JP2010109049A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】本発明は、半導体装置の製造方法等に関し、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域101及びトランジスタ領域100を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜5を形成し、このゲート絶縁膜5上にゲート電極14を形成する。MONOS型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極14上にトンネル酸化膜7、窒化シリコン膜8及び酸化シリコン膜9を形成する。MONOS型メモリトランジスタ領域の酸化シリコン膜9上にマスク膜13を形成し、マスク膜13を用いて酸化シリコン膜9及び窒化シリコン膜8をドライエッチングにより除去する工程とを具備することを特徴とする。
【選択図】図3
【解決手段】本発明に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域101及びトランジスタ領域100を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜5を形成し、このゲート絶縁膜5上にゲート電極14を形成する。MONOS型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極14上にトンネル酸化膜7、窒化シリコン膜8及び酸化シリコン膜9を形成する。MONOS型メモリトランジスタ領域の酸化シリコン膜9上にマスク膜13を形成し、マスク膜13を用いて酸化シリコン膜9及び窒化シリコン膜8をドライエッチングにより除去する工程とを具備することを特徴とする。
【選択図】図3
Description
本発明は、半導体装置の製造方法等に係わり、特に、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法等に関する。
従来、高耐圧トランジスタ、低耐圧トランジスタ及びMONOS型メモリトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する半導体装置がある。
この場合、高耐圧トランジスタ、低耐圧トランジスタ及びMONOS型メモリトランジスタの混載プロセスにおける形成フローは、高耐圧トランジスタのゲート絶縁膜を形成後、MONOS型メモリトランジスタで必要とされるNO膜(窒化膜、酸化膜)を全デバイス領域に堆積させた後、MONOS領域をレジストで覆い、MONOS領域以外の領域においてNO膜を除去している。
また、NO膜は、例えばトンネル酸化膜、窒化シリコン膜及び酸化シリコン膜の3層による積層構造であり、MONOS領域以外の領域においてNO膜を除去する際にはフォトリソグラフィー法及びドライエッチング法が用いられる(例えば特許文献1参照)。
上述したように従来の半導体装置の製造方法では、MONOS型メモリトランジスタ以外のトランジスタである高耐圧トランジスタのゲート絶縁膜上にNO膜が形成された後に、NO膜をドライエッチングで除去している。この際に、高耐圧トランジスタのゲート絶縁膜へドライエッチングによるプラズマダメージが加わり、ゲート絶縁膜にはダメージ層が発生する。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が損なわれる。
本発明に係る態様は、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法である。
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記トランジスタ領域の前記ゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記トランジスタ領域の前記ゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
上記半導体装置の製造方法によれば、前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成する前において、前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成している。これにより、前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する際に、前記トランジスタ領域の前記ゲート絶縁膜にドライエッチングにより生じるプラズマダメージからゲート絶縁膜を保護している。その結果、トランジスタにおけるゲート絶縁膜の信頼性が向上する。
本発明の一態様に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1のゲート絶縁膜上に第1のゲート電極を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上、前記低耐圧トランジスタ領域の前記半導体基板上及び前記高耐圧トランジスタ領域の第1のゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
前記高耐圧トランジスタ領域の前記半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1のゲート絶縁膜上に第1のゲート電極を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上、前記低耐圧トランジスタ領域の前記半導体基板上及び前記高耐圧トランジスタ領域の第1のゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法において、前記第1のゲート電極は第1のポリシリコン膜によって形成されており、
前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程の後に、前記マスク膜を除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第2のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第1のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記第2のゲート絶縁膜上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をエッチングすることにより、前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第2のゲート絶縁膜上それぞれに前記第2のポリシリコン膜からなる第2のゲート電極を形成する工程と、
を具備することを特徴とする。
前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程の後に、前記マスク膜を除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第2のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第1のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記第2のゲート絶縁膜上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をエッチングすることにより、前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第2のゲート絶縁膜上それぞれに前記第2のポリシリコン膜からなる第2のゲート電極を形成する工程と、
を具備することを特徴とする。
上記半導体装置の製造方法によれば、前記低耐圧トランジスタ領域の前記半導体基板上に第2のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第1のゲート電極上に表面酸化膜を形成している。これにより、前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域に前記第2のポリシリコン膜からなる第2のゲート電極を形成する際に、ドライエッチングから前記第1のゲート電極を保護している。
また、本発明の一態様に係る半導体装置の製造方法において、前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程により、前記第1のゲート電極の側壁に前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜からなるサイドウォールが形成されてもよい。
本発明の一態様に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記MONOS型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第1の酸化シリコン膜を形成し、前記第1の酸化シリコン膜上に第1の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1の窒化シリコン膜及び前記第1の酸化シリコン膜を除去する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域の前記第1のゲート絶縁膜上に第1のポリシリコン膜からなる第1のゲート電極を形成する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第1のマスク膜で覆い、前記第1のマスク膜をマスクとして前記MONOS型メモリトランジスタ領域の前記第1の酸化シリコン膜を除去する工程と、
前記第1のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上、前記高耐圧トランジスタ領域の前記第1のゲート電極上及び前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜上にトンネル酸化膜を形成し、前記トンネル酸化膜上に第2の窒化シリコン膜を形成し、前記第2の窒化シリコン膜上に第2の酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の酸化シリコン膜、前記第2の窒化シリコン膜及び前記トンネル酸化膜並びに前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜をドライエッチングにより除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第2のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第1のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上及び前記第2のゲート絶縁膜上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をエッチングすることにより、前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第2のゲート絶縁膜上それぞれに前記第2のポリシリコン膜からなる第2のゲート電極を形成する工程と、
を具備することを特徴とする。
前記MONOS型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第1の酸化シリコン膜を形成し、前記第1の酸化シリコン膜上に第1の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1の窒化シリコン膜及び前記第1の酸化シリコン膜を除去する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域の前記第1のゲート絶縁膜上に第1のポリシリコン膜からなる第1のゲート電極を形成する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第1のマスク膜で覆い、前記第1のマスク膜をマスクとして前記MONOS型メモリトランジスタ領域の前記第1の酸化シリコン膜を除去する工程と、
前記第1のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上、前記高耐圧トランジスタ領域の前記第1のゲート電極上及び前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜上にトンネル酸化膜を形成し、前記トンネル酸化膜上に第2の窒化シリコン膜を形成し、前記第2の窒化シリコン膜上に第2の酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の酸化シリコン膜、前記第2の窒化シリコン膜及び前記トンネル酸化膜並びに前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜をドライエッチングにより除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第2のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第1のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上及び前記第2のゲート絶縁膜上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をエッチングすることにより、前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第2のゲート絶縁膜上それぞれに前記第2のポリシリコン膜からなる第2のゲート電極を形成する工程と、
を具備することを特徴とする。
以下、図を参照して本発明の実施形態について説明する。
図1〜図4の各図は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図1〜図4に示す半導体装置は、同一基板上に高耐圧(HV)トランジスタ領域100、MONOS領域101及び低耐圧(LV)トランジスタ領域102を混載して有している。
図1〜図4の各図は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図1〜図4に示す半導体装置は、同一基板上に高耐圧(HV)トランジスタ領域100、MONOS領域101及び低耐圧(LV)トランジスタ領域102を混載して有している。
まず、図1(a)に示すように、シリコン基板1の表面上に素子分離膜としてのLOCOS酸化膜2とオフセット膜2aを形成する。次いで、シリコン基板1上にレジストパターン(図示せぬ)を形成し、このレジストパターン(図示せぬ)をマスクとしてシリコン基板1にN型不純物イオンを注入する。これにより、高耐圧トランジスタ領域100にN型ウェル領域19が形成される。その後、レジストパターン(図示せぬ)を剥離する。
次いで、シリコン基板1上にレジストパターン(図示せぬ)を形成し、このレジストパターン(図示せぬ)をマスクとしてシリコン基板1にN型不純物イオンを注入することにより、高耐圧トランジスタ領域100にN型不純物層(図示せぬ)を形成する。その後、シリコン基板1に熱処理を施すことによって、高耐圧トランジスタ領域100に形成されたN型不純物層が拡散し、N型オフセット領域20が形成される。その後、シリコン基板1の全面上に熱酸化法にて酸化シリコン膜3を形成する。
次いで、図1(b)に示すように、酸化シリコン膜3上にCVD(Chemical Vapor Deposition)法にて窒化シリコン膜4を形成する。
その後、図1(c)に示すように、高耐圧トランジスタ領域100に形成された窒化シリコン膜4が露出するようにレジストパターン(図示せぬ)を形成する。このレジストパターン(図示せぬ)をマスクにして高耐圧トランジスタ領域100に形成された窒化シリコン膜4をエッチングにて除去する。その後、レジストパターン(図示せぬ)を剥離し、窒化シリコン膜4をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域100の酸化シリコン膜3を除去する。
次いで、図1(d)に示すように、高耐圧トランジスタ領域100に、選択熱酸化法にて第1のゲート絶縁膜5を形成する。この際に、MONOS領域101及び低耐圧トランジスタ領域102に形成されている酸化シリコン膜3及び窒化シリコン膜4は、選択熱酸化用のマスクとして用いられる。
次いで、図2(a)に示すように、酸化シリコン膜3上に形成されている窒化シリコン膜4を除去する。この際に、窒化シリコン膜4は、フッ酸及び熱燐酸を用いたウェットエッチングにより除去される。
次いで、シリコン基板1上にレジストパターン(図示せぬ)を形成し、このレジストパターン(図示せぬ)をマスクとしてシリコン基板1にN型不純物イオンを注入する。これにより、MONOS領域101にN型ウェル領域22が形成されるとともに、低耐圧トランジスタ領域102にN型ウェル領域24が形成される。その後、レジストパターン(図示せぬ)を剥離する。
次いで、図2(b)に示すように、高耐圧トランジスタ領域100、MONOS領域101及び低耐圧トランジスタ領域102を含む基板全面上にCVD法にてポリシリコン膜14を成膜する。その後、高耐圧トランジスタ領域100のポリシリコン膜14上に第1のレジストパターン10を形成する。
次いで、図2(c)に示すように、第1のレジストパターン10をマスクにしてドライエッチングにてポリシリコン膜14を加工することによって、高耐圧トランジスタ領域100においてゲート電極14が形成される。その後、第1のレジストパターン10を剥離する。
次いで、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102を覆うようにレジストパターン(図示せぬ)を形成し、このレジストパターン(図示せぬ)をマスクにしてMONOS領域101の酸化シリコン膜3をフッ酸にて除去する。その後、レジストパターン(図示せぬ)を剥離する。
次いで、図2(d)に示すように、高耐圧トランジスタ領域100のゲート電極14の表面上、MONOS領域101及び低耐圧トランジスタ領域102を含む基板全面に、熱酸化法にてトンネル酸化膜7を膜厚3.8nmまで形成する。次いで、トンネル酸化膜7上にCVD法にて窒化シリコン膜8を膜厚4.5nm形成し、窒化シリコン膜8上に酸化シリコン膜9を膜厚8.5nm形成し、それぞれの膜を積層して3層からなるONO膜を形成する。
次いで、図3(a)に示すように、MONOS領域101を覆うように第2のレジストパターン13を形成する。
次いで、図3(b)に示すように、第2のレジストパターン13をマスクにして、高耐圧トランジスタ領域100及び低耐圧トランジスタ領域102の露出している酸化シリコン膜9、窒化シリコン膜8、トンネル酸化膜7及び酸化シリコン膜3をドライエッチングにて除去する。この際に、高耐圧トランジスタ領域100のゲート電極14の側壁にはトンネル酸化膜7、窒化シリコン膜8及び酸化シリコン膜9が残る。その後、第2のレジストパターン13を剥離する。尚、本実施形態では、ゲート電極14の側壁にトンネル酸化膜7、窒化シリコン膜8及び酸化シリコン膜9が残るようなエッチング条件でエッチングしているが、ゲート電極14の側壁におけるトンネル酸化膜7、窒化シリコン膜8及び酸化シリコン膜9も除去するようなエッチング条件でエッチングすることも可能である。
次いで、図3(c)に示すように、熱酸化法にて低耐圧トランジスタ領域102の第2のゲート絶縁膜12を形成する。この際に、高耐圧トランジスタ領域100に形成されているゲート電極14の表面上にも表面酸化シリコン膜12aが形成される。
次いで、図3(d)に示すように、高耐圧トランジスタ領域100、MONOS領域101及び低耐圧トランジスタ領域102を含む基板全面上にCVD法にてポリシリコン膜26を成膜する。
次いで、図4(a)に示すように、MONOS領域101及び低耐圧トランジスタ領域102において、ポリシリコン膜26上に第3のレジストパターン27を形成する。
次いで、図4(b)に示すように、第4のレジストパターン13をマスクにしてドライエッチングにてポリシリコン膜26を加工することによって、高耐圧トランジスタ領域100のポリシリコン膜26が除去されるとともに、MONOS領域101及び低耐圧トランジスタ領域102においてそれぞれゲート電極26が形成される。この際に、高耐圧トランジスタ領域100のゲート電極14上には表面酸化シリコン膜12aが形成されているため、ゲート電極26形成時にゲート電極14がドライエッチングのプラズマに曝されることはない。また、ゲート電極の側壁には、ポリシリコン膜26によるサイドウォールが形成される。その後、第3のレジストパターン27を剥離する。尚、本実施形態では、ゲート電極14の側壁にポリシリコン膜26からなるサイドウォールが形成されるようなエッチング条件でエッチングしているが、ゲート電極14の側壁におけるポリシリコン膜26も除去するようなエッチング条件でエッチングすることも可能である。
次いで、図4(c)に示すように、MONOS領域101及び低耐圧トランジスタ領域102において、シリコン基板1に低濃度不純物層によるLDD(Lightly Doped Drain)領域16、17を形成する。次いで、それぞれの領域においてゲート電極26、14の側壁にサイドウォール15を形成する。この際に、ゲート電極14上に形成されている表面酸化シリコン膜12aは、サイドウォール15を形成するとともに除去される。その後、高耐圧トランジスタ領域100、MONOS領域101及び低耐圧トランジスタ領域102において、シリコン基板1に不純物層によるソース・ドレイン領域の拡散層18、21、23を形成する。また、高耐圧トランジスタ領域100に形成されている酸化シリコン膜3、MONOS領域101に形成されているトンネル酸化膜7、窒化シリコン膜8、酸化シリコン膜9及び低耐圧トランジスタ領域102に形成されている第2のゲート絶縁膜12は、トランジスタ形成プロセス中に加工及び除去される。
以上、本発明の実施形態によれば、高耐圧トランジスタ領域において、トンネル酸化膜7、窒化シリコン膜8及び酸化シリコン膜9の3層からなるONO膜の形成前にゲート電極14を形成している。これにより、NO膜の加工の際にドライエッチングによってゲート電極14に生じるプラズマダメージは、第1のゲート絶縁膜5に及ぶことはない。つまり、ゲート電極14を保護膜として用いることにより、プラズマダメージから第1のゲート絶縁膜5を保護している。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が向上する。
また、低耐圧トランジスタ領域102の第2のゲート絶縁膜12を形成する際に、高耐圧トランジスタ領域100に形成されているゲート電極14上にも表面酸化シリコン膜12aを形成している。これにより、MONOS領域101及び低耐圧トランジスタ領域におけるゲート電極26の形成時に、ドライエッチングからゲート電極14を保護している。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
1・・・シリコン基板、2・・・LOCOS酸化膜、2a・・・オフセット膜、3,9・・・酸化シリコン膜、4,8・・・窒化シリコン膜、5・・・第1のゲート絶縁膜、6・・・第1のレジストパターン、7・・・トンネル酸化膜、10・・・第1のレジストパターン、12・・・第2のゲート絶縁膜、12a・・・表面酸化シリコン膜、27・・・第3のレジストパターン、14,26・・・ゲート電極(ポリシリコン膜)、15・・・サイドウォール、16,17・・・LDD領域、18,21,23・・・ソース・ドレイン領域、19,22,24・・・N型ウェル領域、20・・・N型オフセット領域、100・・・高耐圧トランジスタ領域、101・・・MONOS領域、102・・・低耐圧トランジスタ領域
Claims (5)
- MONOS型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記トランジスタ領域の前記ゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1のゲート絶縁膜上に第1のゲート電極を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上、前記低耐圧トランジスタ領域の前記半導体基板上及び前記高耐圧トランジスタ領域の第1のゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項2において、前記第1のゲート電極は第1のポリシリコン膜によって形成されており、
前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程の後に、前記マスク膜を除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第2のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第1のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記第2のゲート絶縁膜上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をエッチングすることにより、前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第2のゲート絶縁膜上それぞれに前記第2のポリシリコン膜からなる第2のゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項2又は3において、前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程により、前記第1のゲート電極の側壁に前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜からなるサイドウォールが形成されることを特徴とする半導体装置の製造方法。
- MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記MONOS型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第1の酸化シリコン膜を形成し、前記第1の酸化シリコン膜上に第1の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第1の窒化シリコン膜及び前記第1の酸化シリコン膜を除去する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上に第1のゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第1の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域の前記第1のゲート絶縁膜上に第1のポリシリコン膜からなる第1のゲート電極を形成する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第1のマスク膜で覆い、前記第1のマスク膜をマスクとして前記MONOS型メモリトランジスタ領域の前記第1の酸化シリコン膜を除去する工程と、
前記第1のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上、前記高耐圧トランジスタ領域の前記第1のゲート電極上及び前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜上にトンネル酸化膜を形成し、前記トンネル酸化膜上に第2の窒化シリコン膜を形成し、前記第2の窒化シリコン膜上に第2の酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第2の酸化シリコン膜、前記第2の窒化シリコン膜及び前記トンネル酸化膜並びに前記低耐圧トランジスタ領域の前記第1の酸化シリコン膜をドライエッチングにより除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第2のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第1のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上及び前記第2のゲート絶縁膜上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜をエッチングすることにより、前記MONOS型メモリトランジスタ領域の前記第2の酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第2のゲート絶縁膜上それぞれに前記第2のポリシリコン膜からなる第2のゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
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JP2008278063A JP2010109049A (ja) | 2008-10-29 | 2008-10-29 | 半導体装置の製造方法 |
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2008
- 2008-10-29 JP JP2008278063A patent/JP2010109049A/ja not_active Withdrawn
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