JP2005116973A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2005116973A
JP2005116973A JP2003352707A JP2003352707A JP2005116973A JP 2005116973 A JP2005116973 A JP 2005116973A JP 2003352707 A JP2003352707 A JP 2003352707A JP 2003352707 A JP2003352707 A JP 2003352707A JP 2005116973 A JP2005116973 A JP 2005116973A
Authority
JP
Japan
Prior art keywords
forming
formation region
layer
region
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003352707A
Other languages
English (en)
Inventor
Takashi Noda
貴史 野田
Susumu Inoue
晋 井上
Masahiko Tsuyuki
雅彦 露木
Akihiko Ebina
昭彦 蝦名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003352707A priority Critical patent/JP2005116973A/ja
Priority to US10/961,767 priority patent/US20050148138A1/en
Publication of JP2005116973A publication Critical patent/JP2005116973A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】 ゲート耐圧やドレイン耐圧の異なるトランジスタと、ＭＮＯＳ型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法を提供する。
【解決手段】 高耐圧トランジスタ１００Ｎ，１００Ｐと、低電圧駆動トランジスタ２００Ｎ，２００Ｐと、ＭＮＯＳ型メモリトランジスタ３００Ｐと、を有する半導体装置の製造方法であって、酸化シリコン層と窒化シリコン層とが積層した積層膜を形成する工程と、高耐圧トランジスタ形成領域１０ＨＶに形成された積層膜を除去する工程と、同領域１０ＨＶに、第１ゲート絶縁層６０を形成する工程と、低電圧駆動トランジスタ形成領域１０ＬＶに形成された積層膜を除去する工程と、同領域１０ＬＶに第２ゲート絶縁層６２を形成する工程と、各領域１０ＨＶ，１０ＬＶ，１０Ｍに、ゲート電極７０を形成する工程と、各領域１０ＨＶ，１０ＬＶ，１０Ｍに、ソース／ドレイン領域４２，５２を形成する工程と、を含む。
【選択図】 図１

Description

本発明は、半導体装置、特に、ゲート耐圧やドレイン耐圧の異なるトランジスタと、ＭＮＯＳ型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法に関する。
高耐圧トランジスタの製造プロセスにおいては、低電圧駆動トランジスタに比べ、深いウェルおよび厚いゲート絶縁層の形成のための高温プロセスが必要である。この高温プロセスは、低電圧駆動トランジスタの形成プロセスにとって特異のものであり、通常、高電圧動作用の高耐圧トランジスタと、低電圧駆動トランジスタとは個々に形成されていた。
一方、近年、従来複数個のＩＣを組み合わせて実現していたシステム機能を、１個のＩＣチップ上に実現する、いわゆるＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）化の研究開発が行われている。
本発明の目的は、ゲート耐圧やドレイン耐圧の異なるトランジスタと、ＭＮＯＳ型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法を提供することにある。
本発明にかかる半導体装置の製造方法は、
高耐圧トランジスタと、低電圧駆動トランジスタと、ＭＮＯＳ型メモリトランジスタと、を有する半導体装置の製造方法であって、
半導体層の前記高耐圧トランジスタが形成される高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタが形成される低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタが形成されるＭＮＯＳ型メモリトランジスタ形成領域との上方に、少なくとも酸化シリコン層と、窒化シリコン層とが積層した積層膜を形成する工程と、
前記高耐圧トランジスタの第１ゲート絶縁層形成領域に形成された前記積層膜を除去する工程と、
前記高耐圧トランジスタ形成領域に、熱酸化法により第１ゲート絶縁層を形成する工程と、
前記低電圧駆動トランジスタ形成領域に形成された前記積層膜を除去する工程と、
前記低電圧駆動トランジスタ形成領域に第２ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ゲート電極を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ソース／ドレイン領域を形成する工程と、を含む。
本発明にかかる半導体装置の製造方法において、ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリトランジスタは、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリトランジスタを含む。すなわち、前記積層膜は、少なくとも酸化シリコン層と、窒化シリコン層とが積層したものであり、たとえば、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とが積層したものであることもできる。
本発明にかかる半導体装置の製造方法において、特定の層（以下、「Ａ層」という）の上方に他の特定の層（以下、「Ｂ層」という）を形成するとは、Ａ層上に直接、Ｂ層を形成する場合と、Ａ層上の他の層を介して、Ｂ層を形成する場合と、を含む。また、「ソース／ドレイン領域」とは、ソース領域またはドレイン領域を意味する。
この製造方法によれば、前記低電圧駆動トランジスタに比べ、深いウェルおよび厚い前記第１ゲート絶縁層の形成のための高温プロセスを要する前記高耐圧トランジスタと、特有の積層膜形成プロセスを要する前記ＭＮＯＳ型メモリトランジスタとを混載することができる。
本発明にかかる半導体装置の製造方法においては、前記積層膜は、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とが積層されるように形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記積層膜を形成する工程前に、前記半導体層の上方に犠牲酸化物層を形成する工程を含むことができる。
本発明にかかる半導体装置の製造方法においては、前記第１ゲート絶縁層を形成する工程前に、前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とにおけるウェルを形成する工程を含むことができる。
本発明にかかる半導体装置の製造方法においては、前記第１ゲート絶縁層を形成する工程後に、前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とにウェルを形成する工程を含むことができる。
本発明にかかる半導体装置の製造方法においては、前記高耐圧トランジスタ形成領域における素子分離領域を、ＬＯＣＯＳ法によって形成する工程と、
前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における素子分離領域を、トレンチ素子分離法によって形成する工程と、を含むことができる。
本発明にかかる半導体装置の製造方法において、ＬＯＣＯＳ法は、リセスＬＯＣＯＳ法およびセミリセスＬＯＣＯＳ法を含む。
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程前に形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程後に形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記高耐圧トランジスタはオフセット絶縁層を有するように形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記オフセット絶縁層は、ＬＯＣＯＳ法によって形成されることができる。
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
１．半導体装置
まず、本実施の形態における製造方法によって得られる半導体装置について説明する。図１は、本実施の形態における製造方法によって得られる半導体装置を模式的に示す断面図である。
半導体装置は、半導体層１０を有する。半導体装置には、高耐圧トランジスタ形成領域１０ＨＶと、低電圧駆動トランジスタ形成領域１０ＬＶと、ＭＯＮＯＳ型メモリトランジスタ形成領域（以下、「ＭＯＮＯＳ形成領域」という）１０Ｍが設けられている。高耐圧トランジスタ形成領域１０ＨＶは、ｎ型高耐圧トランジスタ形成領域１０ＨＶｎと、ｐ型高耐圧トランジスタ形成領域１０ＨＶｐとを有する。低電圧駆動トランジスタ形成領域１０ＬＶは、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎと、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐとを有する。ＭＯＮＯＳ形成領域１０Ｍは、ｐ型ＭＯＮＯＳ型メモリトランジスタ形成領域（以下、「ｐ型ＭＯＮＯＳ形成領域」という）１０Ｍｐを有する。
ｎ型高耐圧トランジスタ形成領域１０ＨＶｎには、ｎ型高耐圧トランジスタ１００Ｎが形成され、ｐ型高耐圧トランジスタ形成領域１０ＨＶｐには、ｐ型高耐圧トランジスタ１００Ｐが形成されている。同様に、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎには、ｎ型低電圧駆動トランジスタ２００Ｎが形成され、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐには、ｐ型低電圧駆動トランジスタ２００Ｐが形成されている。ｐ型ＭＯＮＯＳ形成領域１０Ｍｐには、ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐが形成されている。
すなわち、同一基板（同一チップ）上に、ｎ型高耐圧トランジスタ１００Ｎと、ｐ型高耐圧トランジスタ１００Ｐと、ｎ型低電圧駆動トランジスタ２００Ｎと、ｐ型低電圧駆動トランジスタ２００Ｐと、ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐと、が混載されている。なお、図１には５つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各トランジスタが複数形成されていることはいうまでもない。たとえば、ＭＯＮＯＳ形成領域１０Ｍに、ｎ型ＭＯＮＯＳ型メモリトランジスタが形成されていることもできる。
１．１ 高耐圧トランジスタ形成領域１０ＨＶについて
まず、高耐圧トランジスタ形成領域１０ＨＶについて説明する。高耐圧トランジスタ形成領域１０ＨＶには、ｎ型高耐圧トランジスタ１００Ｎと、ｐ型高耐圧トランジスタ１００Ｐとが形成されている。隣り合うｎ型高耐圧トランジスタ１００Ｎと、ｐ型高耐圧トランジスタ１００Ｐとの間には、第１素子分離領域１１０が設けられている。第１の素子分離領域１１０は、セミリセスＬＯＣＯＳ層からなる。
次に、ｎ型高耐圧トランジスタ１００Ｎおよびｐ型高耐圧トランジスタ１００Ｐの構成について説明する。
ｎ型高耐圧トランジスタ１００Ｎは、第1ゲート絶縁層６０と、セミリセスＬＯＣＯＳ層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、ｎ型オフセット領域４０と、サイドウォール絶縁層７２と、ｎ型ソース／ドレイン領域４２とを有する。
第1ゲート絶縁層６０は、少なくともｐ型第１ウェル３２内のチャネル領域の上方に設けられている。ｐ型第１ウェル３２はｎ型第１ウェル３０内に形成されている。オフセット絶縁層２０ｂは、第１ゲート絶縁層６０の両端で、ｎ型オフセット領域４０内に設けられている。ゲート電極７０は、少なくとも第１ゲート絶縁層６０の上に形成されている。ｎ型オフセット領域４０は、ｐ型第１ウェル３２内に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｎ型ソース／ドレイン領域４２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
ｐ型高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層６０と、セミリセスＬＯＣＯＳ層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、ｐ型オフセット領域５０と、サイドウォール絶縁層７２と、ｐ型ソース／ドレイン領域５２とを有する。
第１ゲート絶縁層６０は、少なくともｎ型第１ウェル３０内のチャネル領域の上方に設けられている。オフセット絶縁層２０ｂは、第１ゲート絶縁層６０の両端で、ｐ型オフセット領域５０内に設けられている。ゲート電極７０は、少なくとも第１ゲート絶縁層６０の上に形成されている。ｐ型オフセット領域５０は、ｎ型第１ウェル３０内に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｐ型ソース／ドレイン領域５２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
１．２ 低電圧駆動トランジスタ形成領域１０ＬＶについて
次に、低電圧駆動トランジスタ形成領域１０ＬＶについて説明する。低電圧駆動トランジスタ形成領域１０ＬＶには、ｎ型低電圧駆動トランジスタ２００Ｎと、ｐ型低電圧駆動トランジスタ２００Ｐとが設けられている。隣り合うｎ型低電圧駆動トランジスタ２００Ｎと、ｐ型低電圧駆動トランジスタ２００Ｐとの間には、第２素子分離領域２１０が設けられている。
次に、各トランジスタの構成について説明する。
ｎ型低電圧駆動トランジスタ２００Ｎは、第２ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、ｎ型エクステンション領域４１と、ｎ型ソース／ドレイン領域４２と、を有する。
第２ゲート絶縁層６２は、少なくともｐ型第２ウェル３６内のチャネル領域の上方に設けられている。ゲート電極７０は、第２ゲート絶縁層６２の上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｎ型エクステンション領域４１は、ｐ型第２ウェル３６内に形成されている。ｎ型ソース／ドレイン領域４２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
ｐ型低電圧駆動トランジスタ２００Ｐは、第２ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、ｐ型エクステンション領域５１と、ｐ型ソース／ドレイン領域５２と、を有する。
第２ゲート絶縁層６２は、少なくともｎ型第２ウェル３４内のチャネル領域の上方に設けられている。ゲート電極７０は、第２ゲート絶縁層６２の上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｐ型エクステンション領域５１は、ｎ型第２ウェル３４内に形成されている。ｐ型ソース／ドレイン領域５２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
１．３ ＭＯＮＯＳ形成領域１０Ｍについて
次に、ＭＯＮＯＳ形成領域１０Ｍについて説明する。ＭＯＮＯＳ形成領域１０Ｍには、ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐが設けられている。ｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐは、第３ゲート絶縁層６４と、ゲート電極７０と、サイドウォール絶縁層７２と、ｐ型エクステンション領域５１と、ｐ型ソース／ドレイン領域５２と、を有する。
第３ゲート絶縁層６４は、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層と、が積層した積層膜である。第３ゲート絶縁層６４に印加する電圧により、第１酸化シリコン層に高電界を生じさせ、直接トンネル効果により電子を半導体層と第１酸化シリコン層−窒化シリコン層界面との間で行き来させることで、しきい値電圧を変化させ書き込み・消去動作を行う。第１酸化シリコン層−窒化シリコン層界面には、電子の捕獲準位があるため、ここに電子を捕らえることで情報が記憶・保持される。
第３ゲート絶縁層６２は、少なくともｎ型第３ウェル３８内のチャネル領域の上方に設けられている。ゲート電極７０は、第３ゲート絶縁層６４の上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。サイドウォール絶縁層７２は、たとえばＬ字型の断面形状を有する酸化シリコン層７４と、該酸化シリコン層７４の上に形成されている窒化シリコン層７６と、を有する。ｐ型エクステンション領域５１は、ｎ型第３ウェル３８内に形成されている。ｐ型ソース／ドレイン領域５２は、サイドウォール絶縁層７２の外側の半導体層１０内に設けられている。
２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図１〜１８を参照しながら説明する。図１〜１８は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
（１）まず、図２に示すように、高耐圧トランジスタ形成領域１０ＨＶにおいて、素子分離の役割を果たすセミリセスＬＯＣＯＳ層２０ａと、電界緩和のためのオフセット絶縁層２０ｂとを形成する。以下に、セミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成方法の一例を説明する。
まず、半導体層１０の上に、ＣＶＤ法により、酸化窒化シリコン層を形成する。半導体層１０は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層１０は、バルク状のシリコン基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン層であることができる。酸化窒化シリコン層の膜厚は、たとえば、８〜１２ｎｍである。ついで、酸化窒化シリコン層の上に、ＣＶＤ法により、窒化シリコン層を形成する。ついで、窒化シリコン層の上に、セミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂを形成する領域に開口を有するレジスト層を形成する。ついで、このレジスト層をマスクとして、窒化シリコン層、酸化窒化シリコン層および半導体層１０をエッチングすることによりセミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成領域において、凹部を形成する。ついで、レジスト層を除去する。
次に、熱酸化法により、半導体層１０の露出面の上に、酸化シリコン層を形成することにより、図３に示すように、高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０としてのセミリセスＬＯＣＯＳ層２０ａと、高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂが形成される。
（２）次に、図３に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ｎ型第１ウェル３０の形成を行なう。まず、半導体層１０の全面に犠牲酸化物層１２を形成する。犠牲酸化物層１２としては、たとえば、酸化シリコン膜を形成する。次に、犠牲酸化物層１２の上に、ストッパ層１４を形成する。ストッパ層１４としては、たとえば窒化シリコンを用いることができる。ストッパ層１４は、たとえばＣＶＤ法により形成することができる。
ついで、所定のパターンを有するレジスト層Ｒ１を形成し、レジスト層Ｒ１をマスクとして、リン、砒素などのｎ型不純物を１回もしくは複数回にわたって半導体層１０に注入した後、レジスト層Ｒ１をたとえばアッシングにより除去する。その後熱処理を施すことにより不純物層を拡散させて、半導体層１０内にｎ型第１ウェル３０を形成する。
（３）次に、図４に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ｐ型第２ウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、ｐ型の不純物イオンを１回もしくは複数回にわたって半導体層１０に注入した後、レジスト層Ｒ２をたとえばアッシングにより除去する。その後熱処理を施すことにより不純物層を拡散させてｐ型第１ウェル３２が形成される。
（４）次に、図５に示すように、ｎ型高耐圧トランジスタ領域１０ＨＶｎにおいて、オフセット領域のための不純物層４０ａを形成する。まず、所定の領域を覆うレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、半導体層１０にｎ型不純物を導入することにより、不純物層４０ａを形成する。その後、レジスト層Ｒ３を除去する。
（５）次に、図６に示すように、ｐ型高耐圧トランジスタ領域１０ＨＶｐにおいて、オフセット領域のための不純物層５０ａを形成する。まず、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、ｐ型の不純物を半導体層１０に導入することにより、不純物層５０ａを形成する。その後、レジスト層Ｒ４を除去する。なお、工程（４）および（５）の順序は、本実施の形態と逆の順序で行なうこともできる。
（６）次に、図７に示すように、公知の技術により熱処理を施すことにより不純物層４０ａ，５０ａが拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域４０，５０が形成される。
（７）次に、低電圧駆動トランジスタ形成領域１０ＬＶ、ＭＯＮＯＳ形成領域１０Ｍにおいて、トレンチ絶縁層２２を形成し、第２の素子分離領域２１０の形成を行なう（図９参照）。
まず、図８に示すように、半導体層１０の全面にストッパ層１６を形成する。ストッパ層１６は、たとえば、酸化窒化シリコン層と、その上に形成された窒化シリコン層との積層膜を用いることができる。ストッパ層１６は、たとえば、ＣＶＤ法などにより形成することができる。ついで、ストッパ層１６の上に、第２の素子分離領域２１０が形成される領域に開口を有するマスク層（図示せず）を形成する。このマスク層をマスクとして、図８に示すように、ストッパ層１６および半導体層１０を公知のエッチング技術によりエッチングする。これにより、トレンチ１８が形成される。
（８）次に、図９に示すように、トレンチ１８の表面にトレンチ酸化膜（図示せず）を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、５０〜５００ｎｍである。
ついで、トレンチ１８を埋め込むように、絶縁層（図示せず）を全面に堆積する。堆積された絶縁層を、たとえばＣＭＰ法によりストッパ層１６が露出するまで研磨した後に、ストッパ層１６をエッチングにより半導体層１０の表面が露出するまで除去することにより、トレンチ絶縁層２２を形成することができる。
（９）次に、図１０に示すように、半導体層１０の全面に犠牲酸化物層１３を形成する。犠牲酸化物層１３としては、たとえば酸化シリコンを用いることができる。犠牲酸化物層１３は、たとえば熱酸化法によって形成することができる。
次に、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおいて、ウェルの形成を行なう。まず、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐおよびｐ型ＭＯＮＯＳ形成領域１０Ｍｐ以外を覆うようにレジスト層を形成する。ついで、このレジスト層をマスクとして、リン、砒素などのｎ型不純物を１回もしくは複数回にわたって注入することにより、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐにｎ型第２ウェル３４が形成され、ｐ型ＭＯＮＯＳ形成領域１０Ｍｐにｎ型第３ウェル３８が形成される。ｎ型不純物の注入量は、後述する高耐圧トランジスタの第１ゲート絶縁層６０を形成する工程（１３）におけるｎ型不純物の熱拡散量を考慮して適宜決定される。ついで、レジスト層を除去する。
次に、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層を形成する。ついで、このレジスト層をマスクとして、ボロンなどのｐ型不純物を１回もしくは複数回にわたって注入することにより、ｐ型第２ウェル３６が形成される。ｐ型不純物の注入量は、後述する高耐圧トランジスタの第１ゲート絶縁層６０を形成する工程（１３）におけるｐ型不純物の熱拡散量を考慮して適宜決定される。ついで、レジスト層を除去する。この後、低電圧駆動トランジスタ形成領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおいて、必要に応じて、チャネルドープを行なうこともできる。
なお、後述する積層膜６４ａを形成する工程（１１）前に、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおいて、ウェルの形成を行なうことによって、積層膜６４ａを膜スルーして不純物注入する必要がなく、積層膜６４ａへの注入ダメージを回避することができる。また、積層膜６４ａを膜スルーして不純物注入する必要がないため、精度良く不純物の注入を行うことができる。
（１０）次に、図１１に示すように、ＭＯＮＯＳ形成領域１０Ｍの犠牲酸化物層１３を除去する。犠牲酸化物層１３の除去は、たとえばフッ酸によるウェットエッチングにより行うことができる。
（１１）次に、図１２に示すように、ウェハ全面に第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層と、が積層した積層膜６４ａを形成する。第１酸化シリコン層は、たとえば熱酸化法によって形成することができる。窒化シリコン層および第２酸化シリコン層は、たとえばＣＶＤ法によって形成することができる。
（１２）次に、高耐圧トランジスタ形成領域１０ＨＶにおいて、ｎ型高耐圧トランジスタ１００Ｎの第１ゲート絶縁層６０およびｐ型高耐圧トランジスタ１００Ｐの第１ゲート絶縁層６０を形成する領域（図１参照）以外を覆うように、レジスト層（図示せず）を形成する。該レジスト層をマスクとして、図１３に示すように、露出している積層膜６４ａおよび犠牲酸化物層１３を除去する。この後、高耐圧トランジスタ領域１０ＨＶにおいて、必要に応じて、チャネルドープを行なうこともできる。
（１３）次に、図１４に示すように、高耐圧トランジスタ形成領域１００に第１ゲート絶縁層６０を形成する。第１ゲート絶縁層６０は、積層膜６４ａを耐酸化膜として用いた選択熱酸化法により形成することができる。第１ゲート絶縁層６０の膜厚は、たとえば、５０〜２００ｎｍである。
（１４）次に、図１５に示すように、高耐圧トランジスタ形成領域１０ＨＶおよびＭＯＮＯＳ形成領域１０Ｍを覆うようにレジスト層（図示せず）を形成し、露出している積層膜６４ａおよび犠牲酸化物層１３を除去する。積層膜６４ａの除去は、たとえばウェットエッチング、ドライエッチング、あるいはウェットエッチングとドライエッチングとの組み合わせなどによって行うことができる。その後、該レジスト層をアッシングにより除去する。
（１５）次に、図１６に示すように、絶縁層６２ａを形成する。絶縁層６２ａは、ｎ型低電圧駆動トランジスタ２００Ｎのゲート絶縁層６２およびｐ型低電圧駆動トランジスタ２００Ｐのゲート絶縁層６２（図１参照）となる。絶縁層６２ａは、たとえば、熱酸化法により形成される。絶縁層６２ａの膜厚は、たとえば、１．６〜１５ｎｍである。
（１６）次に、図１７に示すように、高耐圧トランジスタ形成領域１０ＨＶと、低電圧駆動トランジスタ形成領域１０ＬＶと、ＭＯＮＯＳ形成領域１０Ｍとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を用いることができる。導電層７０ａの材質として、ポリシリコンを用いる場合には、導電層７０ａに不純物をイオン注入し、導電層７０ａの低抵抗化を図ることができる。
（１７）次に、図１８に示すように、各トランジスタのゲート電極７０を形成する。さらに、ｎ型低電圧駆動トランジスタ２００Ｎのゲート絶縁層６２、ｐ型低電圧駆動トランジスタ２００Ｐのゲート絶縁層６２、およびｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐのゲート絶縁層６４を形成する。具体的には、まず所定のパターンを有するレジスト層（図示せず）を形成する。ついで該レジスト層をマスクとして、導電層７０ａ、絶縁層６２ａおよび積層膜６４ａ（図１７参照）をパターニングすることにより、各トランジスタのゲート電極７０、ｎ型低電圧駆動トランジスタ２００Ｎのゲート絶縁層６２、ｐ型低電圧駆動トランジスタ２００Ｐのゲート絶縁層６２、およびｐ型ＭＯＮＯＳ型メモリトランジスタ３００Ｐのゲート絶縁層６４が形成される。
（１８）次に、図１９に示すように、ｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎにおいて、ｎ型エクステンション領域となる不純物層４１ａを形成する。ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐにおいて、ｐ型エクステンション領域となる不純物層５１ａを形成する。ｐ型ＭＯＮＯＳ形成領域１０Ｍｐにおいて、ｐ型エクステンション領域となる不純物層５３ａを形成する。不純物層４１ａ，５１ａ，５３ａは、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
（１９）次に、図２０に示すように、全面に絶縁層（図示せず）を形成する。この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２を形成する。図示の例においては、該絶縁層は、たとえば酸化シリコン層７４と、その上に形成された窒化シリコン層７６とを積層した積層膜である。この場合、図２０に示すように、酸化シリコン層７４は、半導体層１０の上面および各ゲート電極７０の側面にＬ字型の断面形状に形成される。酸化シリコン層７４の膜厚は、たとえば１０ｎｍ程度であり、窒化シリコン層７６の膜厚は、たとえば７０ｎｍ程度である。
（２０）次に、図１に示すように、ｎ型高耐圧トランジスタ形成領域１０ＨＶｎおよびｎ型低電圧駆動トランジスタ形成領域１０ＬＶｎにおける半導体層１０の所定の領域に、ｎ型の不純物を導入することにより、サイドウォール絶縁層７２の外側の半導体層１０内にｎ型ソース／ドレイン領域４２を形成する。ｎ型ソース／ドレイン領域４２の形成は、公知の方法により行なうことができる。
次に、ｐ型高耐圧トランジスタ形成領域１０ＨＶｐ、ｐ型低電圧駆動トランジスタ形成領域１０ＬＶｐ、およびｐ型ＭＯＮＯＳ形成領域１０Ｍｐにおける半導体層１０の所定の領域に、ｐ型の不純物を導入することにより、サイドウォール絶縁層７２の外側の半導体層１０内にｐ型ソース／ドレイン領域５２を形成する。ｐ型ソース／ドレイン領域５２の形成は、公知の方法により行なうことができる。
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この半導体装置の製造方法によれば、以下の特徴を有する。
本実施の形態の半導体装置の製造方法によれば、低電圧駆動トランジスタに比べ、深いウェルおよび厚いゲート絶縁層の形成のための高温プロセスを要する高耐圧トランジスタと、特有の積層膜形成プロセスを要するＭＯＮＯＳ型メモリトランジスタとを混載することができる。
また、本実施の形態の半導体装置の製造方法によれば、上述のｎ型およびｐ型高耐圧トランジスタ１００Ｎ，１００Ｐの第１ゲート絶縁層６０を選択熱酸化法により形成する工程（１３）において、該第１ゲート絶縁層６０の形成領域以外の領域は積層膜６４ａによって覆われている。すなわち、積層膜６４ａが耐酸化膜の役割を果たしている。したがって、ＭＯＮＯＳ型メモリトランジスタのゲート絶縁層となる積層膜６４ａを耐酸化膜として用いることによって、たとえば窒化シリコン層を耐酸化膜として別工程によって形成する場合に比べ、製造工程の簡略化を図ることができる。
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変更することが可能である。たとえば、本実施の形態では、ＭＯＮＯＳ型メモリトランジスタについて説明したが、ＭＮＯＳ型メモリトランジスタについても同様の製造方法によって形成することできる。すなわち、積層膜６４ａは、酸化シリコン層と、窒化シリコン層との少なくとも２層の積層膜であることができる。
また、たとえば、本実施の形態では、オフセット絶縁層２０ｂの形成方法として、セミリセスＬＯＣＯＳ法を用いる場合について説明したが、ＬＯＣＯＳ法あるいはリセスＬＯＣＯＳ法により行なうことも可能である。
また、たとえば、本実施の形態では、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおけるウェルを、トレンチ絶縁層２２を形成した後に形成する例について述べたが、トレンチ絶縁層２２を形成する前に、すなわち上述の工程（７）の前に、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおけるウェルを形成することができる。
また、たとえば、本実施の形態では、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおけるウェルを、高耐圧トランジスタにおける第１ゲート絶縁層６０を形成する前に形成する例について述べたが、該第１ゲート絶縁層６０を形成した後に、すなわち上述の工程（１３）の後に、低電圧駆動トランジスタ領域１０ＬＶおよびＭＯＮＯＳ形成領域１０Ｍにおけるウェルを形成することができる。この場合、該第１ゲート絶縁層６０を熱酸化法によって形成する際の熱によって、不純物が熱拡散する量を考慮してあらかじめ不純物を注入する必要がなくなり、前記ウェルの深さを精度良く制御することができる。
実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。 実施の形態にかかる半導体装置の製造方法を示す断面図。
符号の説明
１０ 半導体層、１２ 犠牲酸化物層、１３ 犠牲酸化物層、１４ カバー層、１６ ストッパ層、１８ トレンチ、２０ａ セミリセスＬＯＣＯＳ層、２０ｂ オフセット絶縁層、２２ トレンチ絶縁層、３０ ｎ型第１ウェル、３２ ｐ型第１ウェル、３４ ｎ型第２ウェル、３６ ｐ型第２ウェル、３８ ｎ型第３ウェル、４０ ｎ型オフセット領域、４１ ｎ型エクステンション領域、４２ ｎ型ソース／ドレイン領域、５０ ｐ型オフセット領域、５１ ｐ型エクステンション領域、５１ａ 不純物層、５２ ｐ型ソース／ドレイン領域、５３ ｐ型エクステンション領域、５３ａ 不純物層、６０ 第１ゲート絶縁層、６２ 第２ゲート絶縁層、６２ａ 絶縁層、６４ 第３ゲート絶縁層、６４ａ 積層膜、７０ ゲート電極、７０ａ 導電層、７２ サイドウォール絶縁層、７４ 酸化シリコン層、７６ 窒化シリコン層、１０ＨＶ 高耐圧トランジスタ形成領域、１０ＨＶｎ ｎ型高耐圧トランジスタ形成領域、１０ＨＶｐ ｐ型高耐圧トランジスタ形成領域、１００Ｎ ｎ型高耐圧トランジスタ、１００Ｐ ｐ型高耐圧トランジスタ、１１０ 第１素子分離領域、１０ＬＶ 低耐圧トランジスタ形成領域、１０ＬＶｎ ｎ型低耐圧トランジスタ形成領域、１０ＬＶｐ ｐ型低耐圧トランジスタ形成領域、２００Ｎ ｎ型低耐圧トランジスタ、２００Ｐ ｐ型低耐圧トランジスタ、２１０ 第２素子分離領域、１０Ｍ ＭＯＮＯＳ型メモリトランジスタ形成領域、１０Ｍｐ ｐ型ＭＯＮＯＳ型メモリトランジスタ形成領域、３００Ｐ ｐ型ＭＯＮＯＳ型メモリトランジスタ

Claims (10)

  1. 高耐圧トランジスタと、低電圧駆動トランジスタと、ＭＮＯＳ型メモリトランジスタと、を有する半導体装置の製造方法であって、
    半導体層の前記高耐圧トランジスタが形成される高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタが形成される低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタが形成されるＭＮＯＳ型メモリトランジスタ形成領域との上方に、少なくとも酸化シリコン層と、窒化シリコン層とが積層した積層膜を形成する工程と、
    前記高耐圧トランジスタの第１ゲート絶縁層形成領域に形成された前記積層膜を除去する工程と、
    前記高耐圧トランジスタ形成領域に、熱酸化法により第１ゲート絶縁層を形成する工程と、
    前記低電圧駆動トランジスタ形成領域に形成された前記積層膜を除去する工程と、
    前記低電圧駆動トランジスタ形成領域に第２ゲート絶縁層を形成する工程と、
    前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ゲート電極を形成する工程と、
    前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とに、ソース／ドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
  2. 請求項１において、
    前記積層膜は、第１酸化シリコン層と、窒化シリコン層と、第２酸化シリコン層とが積層されるように形成される、半導体装置の製造方法。
  3. 請求項１または２において、
    前記積層膜を形成する工程前に、前記半導体層の上方に犠牲酸化物層を形成する工程を含む、半導体装置の製造方法。
  4. 請求項１〜３のいずれかにおいて、
    前記第１ゲート絶縁層を形成する工程前に、前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とにウェルを形成する工程を含む、半導体装置の製造方法。
  5. 請求項１〜３のいずれかにおいて、
    前記第１ゲート絶縁層を形成する工程後に、前記低電圧駆動トランジスタ形成領域と前記ＭＮＯＳ型メモリトランジスタ形成領域とにウェルを形成する工程を含む、半導体装置の製造方法。
  6. 請求項１〜５のいずれかにおいて、
    前記高耐圧トランジスタ形成領域における素子分離領域を、ＬＯＣＯＳ法によって形成する工程と、
    前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における素子分離領域を、トレンチ素子分離法によって形成する工程と、を含む、半導体装置の製造方法。
  7. 請求項６において、
    前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程前に形成される、半導体装置の製造方法。
  8. 請求項６において、
    前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記ＭＮＯＳ型メモリトランジスタ形成領域における前記素子分離領域を形成する工程後に形成される、半導体装置の製造方法。
  9. 請求項１〜８のいずれかにおいて、
    前記高耐圧トランジスタはオフセット絶縁層を有するように形成される、半導体装置の製造方法。
  10. 請求項９において、
    前記オフセット絶縁層は、ＬＯＣＯＳ法によって形成される、半導体装置の製造方法。
JP2003352707A 2003-10-10 2003-10-10 半導体装置の製造方法 Withdrawn JP2005116973A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003352707A JP2005116973A (ja) 2003-10-10 2003-10-10 半導体装置の製造方法
US10/961,767 US20050148138A1 (en) 2003-10-10 2004-10-07 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003352707A JP2005116973A (ja) 2003-10-10 2003-10-10 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2005116973A true JP2005116973A (ja) 2005-04-28

Family

ID=34543559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003352707A Withdrawn JP2005116973A (ja) 2003-10-10 2003-10-10 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20050148138A1 (ja)
JP (1) JP2005116973A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165766A (ja) * 2005-12-16 2007-06-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2008235351A (ja) * 2007-03-16 2008-10-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置。
JP2010109049A (ja) * 2008-10-29 2010-05-13 Seiko Epson Corp 半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100552827B1 (ko) * 2004-12-22 2006-02-21 동부아남반도체 주식회사 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법
JP2009206355A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法
CN102593055B (zh) * 2011-01-17 2014-05-21 上海华虹宏力半导体制造有限公司 高压器件集成电路的制造方法
CN104681558B (zh) * 2013-12-03 2017-11-07 珠海创飞芯科技有限公司 Otp器件结构及其加工方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5792858A (en) * 1980-12-01 1982-06-09 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
US20010023107A1 (en) * 1998-12-03 2001-09-20 Gary Hong Method for fabricating a hybrid isolation structure
JP3921363B2 (ja) * 2001-08-20 2007-05-30 松下電器産業株式会社 不揮発性半導体記憶装置の製造方法
US6448137B1 (en) * 2001-11-02 2002-09-10 Macronix International Co. Ltd. Method of forming an NROM embedded with mixed-signal circuits

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165766A (ja) * 2005-12-16 2007-06-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2008235351A (ja) * 2007-03-16 2008-10-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置。
JP4687671B2 (ja) * 2007-03-16 2011-05-25 セイコーエプソン株式会社 半導体装置の製造方法
JP2010109049A (ja) * 2008-10-29 2010-05-13 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20050148138A1 (en) 2005-07-07

Similar Documents

Publication Publication Date Title
US7709324B2 (en) Method for forming a gate within a trench including the use of a protective film
CN107251199B (zh) 形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法
JP2005051022A (ja) 半導体装置およびその製造方法
JP2005116974A (ja) 半導体装置の製造方法
KR101762080B1 (ko) 반도체 장치
JP2005116975A (ja) 半導体装置の製造方法
JP2005116973A (ja) 半導体装置の製造方法
JP2005051148A (ja) 半導体装置の製造方法
KR100710194B1 (ko) 고전압 반도체소자의 제조방법
JP4579512B2 (ja) 半導体装置およびその製造方法
JP2004349377A (ja) 半導体装置及びその製造方法
JP4031677B2 (ja) 半導体装置の製造方法
JP4110089B2 (ja) 二重ゲート型電界効果トランジスタの製造方法
JP4407794B2 (ja) 半導体装置の製造方法
US9508733B1 (en) Methods of fabricating embedded electronic devices including charge trap memory cells
US10446401B2 (en) Method of manufacturing semiconductor device
KR101450436B1 (ko) 반도체 소자의 웰 형성 방법
US10504913B2 (en) Method for manufacturing embedded non-volatile memory
JP5088461B2 (ja) 半導体装置の製造方法
JP2007027175A (ja) 半導体装置及びその製造方法
US6541348B1 (en) Semiconductor device and manufacturing method thereof
JP2005093530A (ja) 半導体装置の製造方法
KR101128698B1 (ko) 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법
JP2005286141A (ja) 半導体装置の製造方法
JP2005136170A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060112

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070109