JP4407794B2 - 半導体装置の製造方法 - Google Patents
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半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層の側方に、トレンチ素子分離法により形成されたオフセットトレンチ絶縁層と、
前記オフセットトレンチ絶縁層の下方に形成されたオフセット不純物層と、
前記ゲート絶縁層上に形成されたゲート電極と、を含み、
前記オフセットトレンチ絶縁層と隣接している前記ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している。
半導体層と、
前記半導体層に、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域とを分離する、トレンチ素子分離法により形成された素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された第1ゲート絶縁層と、
前記第1ゲート絶縁層上に形成された第1ゲート電極と、
前記第1ゲート絶縁層の側方に、トレンチ素子分離法により形成されたオフセットトレンチ絶縁層と、
前記オフセットトレンチ絶縁層の下方に形成されたオフセット不純物層と、
前記低電圧駆動トランジスタ形成領域に形成された第2ゲート絶縁層と、
前記第2ゲート絶縁層上に形成されたゲート電極と、を含み、
前記オフセットトレンチ絶縁層と隣接している前記第1ゲート絶縁層の端部において、該端部の下面は、前記オフセットトレンチ絶縁層に向けて下がるように傾斜している。
半導体層内に、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域とを分離する素子分離領域、および該高耐圧トランジスタ形成領域にオフセットトレンチ絶縁層をトレンチ素子分離法により形成する工程と、
前記オフセットトレンチ絶縁層の下方にオフセット不純物層を形成する工程と、
前記オフセットトレンチ絶縁層と隣接する前記半導体層をエッチングし、前記半導体層の上面に対して傾斜した面を形成する工程と、
前記高耐圧トランジスタ形成領域に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、を含み、
前記傾斜した面は、前記オフセットトレンチ絶縁層に向けて下がっている。
まず、本実施の形態にかかる半導体装置について説明する。図1は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図2は、図1の符号Aで示す部分を拡大して示す図である。
まず、高耐圧トランジスタ形成領域100について説明する。高耐圧トランジスタ形成領域100と、低電圧駆動トランジスタ形成領域200との境界には、第1素子分離領域110が形成される。すなわち、第1素子分離領域110は、高耐圧トランジスタ形成領域100と、低電圧駆動トランジスタ形成領域200とを分離する。結果的に、高耐圧トランジスタ形成領域100は、第1素子分離領域110に囲まれる。
次に、低電圧駆動トランジスタ形成領域200について説明する。低電圧駆動トランジスタ形成領域200には、n型低電圧駆動トランジスタ200nと、p型低電圧駆動トランジスタ200pとが設けられている。隣り合うn型低電圧駆動トランジスタ200nと、p型低電圧駆動トランジスタ200pとの間には、第3素子分離領域210が設けられている。
次に、本実施の形態にかかる半導体装置の製造方法について、図1および図3から図23を参照しながら説明する。図1、図3から図17および図19から図23は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図であり、図18は、図17の符号Aが示す部分を拡大して示す図である。
Claims (3)
- 半導体層内に、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域とを分離する素子分離領域、および該高耐圧トランジスタ形成領域にオフセットトレンチ絶縁層をトレンチ素子分離法により形成する工程と、
前記オフセットトレンチ絶縁層の下方にオフセット不純物層を形成する工程と、
前記オフセットトレンチ絶縁層と隣接する前記半導体層をエッチングし、前記半導体層の上面に対して傾斜した面を形成する工程と、
前記高耐圧トランジスタ形成領域に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、を含み、
前記傾斜した面は、前記オフセットトレンチ絶縁層に向けて下がっている、半導体装置の製造方法。 - 請求項1において、
前記傾斜した面の水平方向に対する傾斜角は、10〜30°である、半導体装置の製造方法。 - 請求項1または2において、
前記傾斜した面の水平方向の長さは、1〜2μmである、半導体装置の製造方法。
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