JP2005159003A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】高耐圧と低耐圧のトランジスタを同一基板に備える半導体装置の工程数を削減する。
【解決手段】支持基板１０ａと絶縁層１０ｂと半導体層１０ｃとが順に形成された基板１０に、絶縁層に到達する第１素子分離領域１１０ａおよび第３素子分離領域１１０ｂを形成することで第１半導体層、第２半導体層および第３半導体層を形成する。第３半導体層には絶縁層に到達しない第２素子分離領域２１０を形成する。第１半導体層内に第１高耐圧トランジスタ１００Ｐを、第２半導体層内に第２高耐圧トランジスタ１００Ｎを、第３半導体層内には第１低耐圧トランジスタ２００Ｐと、第３半導体層内において、第１低耐圧トランジスタと前記第２素子分離領域を介して隣り合う第２低耐圧トランジスタ２００Ｎを形成する。第１、第２高耐圧トランジスタ１００Ｐ，Ｎのための低濃度不純物層５０，４０と低耐圧トランジスタのウェル３６，３４の形成を同一の工程で行う。
【選択図】 図１

Description

本発明は、ドレイン耐圧の異なるＭＯＳトランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、同一のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に備える半導体装置の製造方法に関する。

近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣの縮小化は必須である。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。

しかしながら、高耐圧トランジスタは、十分な耐圧を確保するために、トランジスタ形成領域の面積を縮小することが困難である。従って、低耐圧トランジスタの微細化がどんなに図られても、駆動用ＩＣのチップ面積を大幅に縮小することはできなかった。

また、高耐圧トランジスタと低耐圧トランジスタと、を同一のＳＯＩ基板上に形成する場合、ＳＯＩ基板に特有の基板浮遊効果などを回避するために、ＳＯＩ基板に適したトランジスタとなるようにその構造を変更する必要があり、バルクのシリコン基板上にトランジスタを形成する際に得られた設計資産を活用できなかった。
特開２００１−２５０９２１号公報 特開２００１−７２１９号公報

本発明の目的は、高耐圧トランジスタと、低耐圧トランジスタとを同一基板に備える半導体装置であって、特に高耐圧トランジスタ領域の面積の削減を図り、半導体装置の全体の小型化を実現し、かつ、低耐圧トランジスタ領域においては基板浮遊効果などのＳＯＩ基板特有の効果を排除し、従来の設計資産を活用できる半導体装置の製造方法を提供することにある。

本発明の半導体装置の製造方法は、
支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
前記半導体層内に、前記絶縁層に到達する深さを有する第１素子分離領域および第３素子分離領域を形成することにより、第１半導体層、第２半導体層および第３半導体層を形成する工程と、
前記第３半導体層に前記絶縁層に到達しない深さを有する第２素子分離領域を形成する工程と、
前記第１半導体層内に第１高耐圧トランジスタを形成する工程と、
前記第２半導体層内に第２高耐圧トランジスタを形成する工程と、
前記第３半導体層内に、第１低耐圧トランジスタを形成する工程と、
前記第３半導体層内において、前記第１低耐圧トランジスタと前記第２素子分離領域を介して隣り合う第２低耐圧トランジスタを形成する工程と、を含み、
前記第１または第２高耐圧トランジスタのオフセット領域となる低濃度不純物層と前記第１または第２低耐圧トランジスタのウェルの形成とが同一の工程で行なわれる。

本発明の半導体装置の製造方法によれば、第１または第２高耐圧トランジスタのオフセット領域となる低濃度不純物層の形成と同時に、第１または第２低耐圧トランジスタのウェルのうち形成されるオフセット領域と同一の導電型のウェルの形成を行なうことができる。そのため、工程数の削減を図られた半導体装置の製造方法を提供することができる。また、低耐圧トランジスタのウェルは、高耐圧トランジスタのオフセット領域と同一の工程で形成されるため、絶縁層に到達する深さを有するように形成することができる。そのため、低耐圧トランジスタにおいても接合容量を小さくすることができ、ＳＯＩ基板特有の効果を発揮する事ができる半導体装置を製造することができる。

また、本発明の半導体装置の製造方法によれば、高耐圧トランジスタと低耐圧トランジスタとを、膜厚の等しい半導体層に形成することができる。つまり、低耐圧トランジスタは、前記絶縁層に到達しない深さを有する第２素子分離領域に囲まれた領域に形成されるため、低耐圧トランジスタは従来の設計資産を活用することができる。また、高耐圧トランジスタを第１素子分離領域により分離された半導体層に形成することができるため、素子分離領域の下部に形成されることがあった寄生トランジスタの発生を抑制した半導体装置を製造することができる。

本発明は、下記の態様をとることができる。

（Ａ）本発明の半導体装置の製造方法において、前記低濃度不純物層および前記第１または第２低耐圧トランジスタのウェルは、前記絶縁層に到達する深さを有するように形成されることができる。

（Ｂ）本発明の半導体装置の製造方法において、前記第１および第２高耐圧トランジスタを形成する工程は、
オフセット領域の上方にオフセット絶縁層を形成する工程と、
少なくともチャネル領域および前記オフセット領域の上方に第１ゲート絶縁層を形成する工程と、を含むことができる。

（Ｃ）本発明の半導体装置の製造方法において、前記第２素子分離領域および前記オフセット絶縁層の形成は、同一の工程で行なわれることができる。

（Ｄ）本発明の半導体装置の製造方法において、第１および第３素子分離領域の形成は、ＳＴＩ法により行なわれることができる。

（Ｅ）本発明の半導体装置の製造方法において、第１および第３素子分離領域の形成は、ＬＯＣＯＳ法により行なわれることができる。

次に、本発明の実施の形態の一例について説明する。まず、本実施の形態の半導体装置の製造方法により得られる半導体装置の構造について説明し、その後に半導体装置の製造方法について説明する。

１．半導体装置
図１は、本実施の形態の半導体装置の製造方法により得られる半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、支持基板１０ａの上に、絶縁層１０ｂ、半導体層１０ｃが順に積層されたＳＯＩ基板１０を有する。半導体層１０ｃは、Ｐ型の単結晶シリコン層である。ＳＯＩ基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低耐圧トランジスタ領域１０ＬＶは、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐと、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐには、Ｐチャネル低耐圧トランジスタ２００Ｐが形成され、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎには、Ｎチャネル低耐圧トランジスタ２００Ｎが形成されている。

すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低耐圧トランジスタ２００ＰとＮチャネル低耐圧トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。

また、各トランジスタが形成される領域において、半導体層１０ｃの厚みは等しい。従って、半導体層１０ｃは、厚みが一様な支持基板１０ａと厚みが一様な絶縁層１０ｂとの上方に形成されているため、各トランジスタ形成領域の半導体層１０ｃの表面は同一レベルとなる。

１．１ 高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとの境界には、絶縁層１０ｂに到達する深さの第３素子分離領域１１０ｂが形成される。すなわち、第３素子分離領域１１０ｂは、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとを分離する。結果的に、高耐圧トランジスタ領域１０ＨＶは、絶縁層１０ｂに到達する深さの第３素子分離領域１１０ｂに囲まれる。

高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、絶縁層１０ｂに到達する深さの第１素子分離領域１１０ａが設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、絶縁層１０ｂに到達する深さの第１素子分離領域１１０ａが設けられている。

次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。

Ｐチャネル高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。

第１ゲート絶縁層６０は、チャネル領域となるＮ型のウェル３２上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、後述するように、オフセット絶縁層であるトレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。

Ｎチャネル高耐圧トランジスタ１００Ｎは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。

第１ゲート絶縁層６０は、チャネル領域となるＰ型のウェル３０上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、後述するように、トレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。

１．２ 低耐圧トランジスタ領域
まず、低耐圧トランジスタ領域１０ＬＶについて説明する。低耐圧トランジスタ領域１０ＬＶには、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐと、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低耐圧トランジスタ領域の間には、絶縁層１０ｂに到達しない深さの第２素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低耐圧トランジスタ２００Ｐと、Ｎチャネル低耐圧トランジスタ２００Ｎとの間には、絶縁層１０ｂに到達しない深さの第２素子分離領域２１０が設けられている。

次に、各トランジスタの構成について説明する。

Ｎチャネル低耐圧トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。

ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１は、オフセット領域となる。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。

Ｐチャネル低耐圧トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォ−ル絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。

ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１は、オフセット領域となる。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース／ドレイン領域となる。

２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図２〜１９を参照しながら説明する。図２〜１９は、第１の半導体装置の製造方法の工程を模式的に示す断面図である。

（１）本実施の形態の半導体装置は、図２に示すように、支持基板１０ａの上に、絶縁層１０ｂと、半導体層１０ｃとが積層されたＳＯＩ基板１０に形成される。半導体層１０ｃとしては、たとえば、Ｐ型の単結晶シリコン層を用いることができる。単結晶シリコン層１０ｃの膜厚は、５００〜２０００ｎｍであることが好ましい。図２に示すように、半導体層１０ｃの上に、第１絶縁層１２ａを形成する。第１絶縁層１２ａとしては、酸化シリコン膜、窒化酸化シリコン膜などを用いる。第１絶縁層１２ａは、たとえば、ＣＶＤ法などにより形成することができる。

ついで、第１絶縁層１２ａの上に、ストッパ絶縁層１４ａを形成する。ストッパ絶縁層１４ａとしては、窒化シリコン膜を形成することができる。ストッパ絶縁層１４ａは、ＣＶＤ法などにより形成することができる。ついで、ストッパ絶縁層１４ａの上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、第１および第３素子分離領域１１０ａ，ｂが形成される領域に開口部を有する。

（２）次に、図３に示すように、レジスト層Ｒ１（図２参照）をマスクとして、ストッパ絶縁層１４ａおよび第１絶縁層１２ａをエッチングする。ついで、レジスト層Ｒ１と、ストッパ絶縁層１４ａと、第１絶縁層１２ａとをマスクとして、半導体層１０ｃをエッチングし、トレンチ１６ａを形成する。このトレンチ１６ａの形成では、トレンチ１６ａの底部が、絶縁層１０ｂに到達するように形成する。半導体層１０ｃのエッチングは、たとえば、ドライエッチングにより行う。

（３）次に、図４に示すように、トレンチ１６ａの表面にトレンチ酸化膜１８ａを形成する。トレンチ酸化膜１８ａの形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜１８ａの膜厚は、たとえば、５０〜５００ｎｍである。

また、トレンチ酸化膜１８ａを形成する前に、必要に応じて、第１絶縁層１２ａの端部をエッチングすることができる。このような態様をとることにより、トレンチ酸化膜１８ａの形成において、トレンチ１６ａの上端部にトレンチ酸化膜１８ａを丸みを帯びるように形成することができる。そして、トレンチ１６ａの上端部にトレンチ酸化膜１８ａが丸みを帯びて形成されることにより、段差がなくなるため、後の工程でトレンチ絶縁層を良好に埋め込むことができる。

（４）次に、図５に示すように、所定のパターンを有するレジスト層Ｒ２を形成する。このレジスト層Ｒ２は、高耐圧トランジスタ領域１０ＨＶにおいては、第２ゲート絶縁層１１２を形成する領域の上方に開口部を有しており、低耐圧トランジスタ領域１０ＬＶにおいては、第２素子分離領域２１０が形成される領域の上方に開口部を有している。

（５）次に、図６に示すように、レジスト層Ｒ２をマスクとして、第１絶縁層１２ａと、ストッパ絶縁層１４ａとをエッチングする。ついで、少なくともレジスト層Ｒ２をマスクとして、半導体層１０ｃをエッチングする。このエッチングにより、半導体層１０ｃにはトレンチ１６ｂが形成される。トレンチ１６ｂの形成では、トレンチ１６ｂの底部が絶縁層１０ｂに到達しないように形成する。トレンチ１６ｂの深さとしては、たとえば、４００ｎｍ程度にすることができる。また、第１絶縁層１２ａは、工程（２）と（５）とのパターニングにより、パッド層１２となり、ストッパ絶縁層１４ａは、ストッパ層１４となる。その後、レジスト層Ｒ２をアッシングにより除去する。

（６）次に、図７に示すように、トレンチ１６ｂの表面にトレンチ酸化膜１８ｂを形成する。トレンチ酸化膜１８ｂは、たとえば、熱酸化法により形成される。このとき、トレンチ１６ａではトレンチ酸化膜１８ａの上にトレンチ酸化膜１８ｂが形成されてもよい。また、トレンチ酸化膜１８ａを除去した後にトレンチ酸化膜１８ｂを形成してもよい。

ついで、トレンチ１６ａと、トレンチ１６ｂとを埋め込むように、絶縁層２２を形成する。絶縁層２２は、トレンチ１６ａ，１６ｂを埋めこみ、さらに、ストッパ層１４を覆う膜厚であればよい。ついで、図７に示すように、絶縁層２２の上に、ＳＯＧ膜２４を塗布し平坦な面を形成する。

（７）次に、図８に示すように、ストッパ層１４の上面が露出するまでＳＯＧ膜２４および絶縁層２２を除去する。ＳＯＧ膜２４および絶縁層２２の除去は、たとえばＣＭＰ法などにより行なわれる。これにより、トレンチ１６ａ，１６ｂには、トレンチ絶縁層２０ａ、２０ｂが形成される。その結果、第１および第３素子分離領域１１０ａ，ｂと、第２素子分離領域２１０とが形成される。また、この工程において、高耐圧トランジスタ領域１０ＨＶでは、第２ゲート絶縁層１１２一部であるオフセット絶縁層が形成されることとなる。なお、本実施の形態では、オフセット絶縁層をトレンチ素子分離法により形成しているため、トレンチ絶縁層２０ｂということとする。

（８）次に、図９に示すように、ストッパ層１４を除去する。ストッパ層１４の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。ついで、半導体層１０の上面に、犠牲酸化膜（図示せず）を形成する。犠牲酸化膜としては、たとえば、酸化シリコン膜を形成することができる。この場合、熱酸化法により形成されることができる。

（９）次に、図１０に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型ウェル３０の形成を行なう。具体的には、所定のパターンを有するレジスト層Ｒ３を形成し、レジスト層Ｒ３をマスクとして、Ｐ型の不純物イオンを半導体層１０ｃに導入することによりＰ型ウェル３０が形成される。その後、レジスト層Ｒ３をアッシングにより除去する。

（１０）次に、図１１に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型ウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体層１０ｃに注入することにより、半導体基板１０内にＮ型ウェル３２を形成する。その後、レジスト層Ｒ４をアッシングにより除去する。なお、工程（９）および（１０）の順序は、本実施の形態と逆の順序で行なってもよい。

（１１）次に、図１２に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶの全面に、窒化シリコン膜２６を形成する。この窒化シリコン膜２６は、後述の高耐圧トランジスタのゲート絶縁層を形成する際に、耐酸化マスクの役割を果すことができる。

ついで、高耐圧トランジスタ領域１０ＨＶにおいて、ソース／ドレイン領域のオフセット領域のための不純物層を形成する。

まず、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５は、Ｎチャネル高耐圧トランジスタ形成領域１０ＨＶｎにおいてオフセット領域が形成される領域の上方と、Ｐチャネル低耐圧トランジスタ形成領域１０ＬＶｐの上方とに開口を有する。レジスト層Ｒ５をマスクとして、半導体層１０ｃにＮ型不純物を導入することにより、不純物層４０ａおよび３４ａを形成する。その後、レジスト層Ｒ５をアッシングにより除去する。

（１２）次に、図１３に示すように、所定の領域を覆うレジスト層Ｒ６を形成する。レジスト層Ｒ６は、Ｐチャネル高耐圧トランジスタ形成領域１０ＨＶｐにおいてオフセット領域が形成される上方と、Ｎチャネル低耐圧トランジスタ形成領域１０ＬＶｎの上方とに開口を有する。レジスト層Ｒ６をマスクとして、Ｐ型の不純物を半導体層１０ｃに導入することにより、不純物層５０ａおよび３６ａを形成する。その後、レジスト層Ｒ６を除去する。

（１３）次に、図１４に示すように、熱処理を施すことにより不純物層４０ａ，５０ａが拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。この低濃度不純物層４０，５０は、絶縁層１０ｂに到達する深さを有し、また、オフセット絶縁層２０ｂを覆うような形状となるように拡散される。この熱処理では、低濃度不純物層４０，５０の形成と同時に、不純物層３４ａ，３６ａも熱拡散され、低耐圧トランジスタのＮウェル３４およびＰウェル３６が形成される。Ｎウェル３４およびＰウェル３６は、低濃度不純物層４０，５０と同様に、絶縁層１０ｂに到達する深さを有するように形成される。

（１４）次に、図１５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、各トランジスタのゲート絶縁層を形成する領域以外を覆うように、レジスト層Ｒ７を形成する。レジスト層Ｒ７をマスクとして、露出している窒化シリコン膜２６を除去する。ついで、高耐圧トランジスタ領域１０ＨＶにおいて、必要に応じてチャネルドープを行なう。チャネルドープは、たとえば、以下の方法により行なうことができる。まず、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、ボロンなどの、Ｐ型の不純物を注入する。その後レジスト層をアッシングにより除去する。ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、リンなどのＮ型の不純物を注入する。その後、レジスト層をアッシングにより除去する。

（１５）次に、図１６に示すように、高耐圧トランジスタ領域１０ＨＶに第１ゲート絶縁層６０を形成する。第１ゲート絶縁層６０は、選択熱酸化法により形成することができる。第１ゲート絶縁層６０の膜厚は、約１６００Åである。ついで、残存している窒化シリコン膜２６を除去する。また、この工程で、第１ゲート絶縁層６０の両端に、第１ゲート絶縁層６０と、オフセット絶縁層２０ｂとが積層させた第２ゲート絶縁層１１２が形成される。

ついで、低耐圧トランジスタ２００Ｐ，Ｎのためのチャネルドープを必要に応じて行なう。このチャネルドープは、たとえば、以下のようにして行なうことができる。まず、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、ボロンなどの、Ｐ型の不純物を注入する。その後レジスト層をアッシングにより除去する。ついで、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、リンなどのＮ型の不純物を注入する。その後、レジスト層をアッシングにより除去する。

（１６）次に、図１７に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、第１ゲート絶縁層６０が形成された領域を覆うように、レジスト層Ｒ８を形成し、露出しているパッド層１２を除去する。パッド層１２のエッチングは、たとえば、フッ酸によるウェットエッチングにより行なうことができる。

（１７）次に、図１８に示すように、低耐圧トランジスタのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、４５Åである。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。

ついで、図１８に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低耐圧トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図る。

（１８）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図１９に示すように、ゲート電極７０が形成される。

ついで、低耐圧トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１を形成する。低濃度不純物層４１，５１は、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。

（１９）次に、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低耐圧トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域５２を形成する。ソース／ドレイン領域となるＰ型の高濃度不純物層５２の形成は、公知の方法により行なうことができる。

ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低耐圧トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域４２を形成する。ソース／ドレイン領域となるＮ型の高濃度不純物層４２の形成は、公知の方法により行なうことができる。

本実施の形態の半導体装置の製造方法によれば、工程（１１）〜（１３）において、高耐圧トランジスタ１００Ｐ，Ｎの低濃度不純物層４０，５０の形成と、低耐圧トランジスタ形成領域１０ＬＶにおいてウェル３４，３６の形成とを同一の工程で行なうことができる。そのため、工程を短縮することができ、コストの削減および納期の短縮が図られた半導体装置の製造方法を提供することができる。また、低耐圧トランジスタのためのウェル３４，３６は、絶縁層１０ｂに到達する深さを有するように形成されるため、接合容量を小さくすることができる。つまり、動作速度の高速化など特性が向上した半導体装置を製造することができる。

また、本実施の形態の製造方法によれば、高耐圧トランジスタ１００Ｐ，Ｎは、絶縁層１０ｂに到達する第１および第３素子分離領域１１０ａ，ｂにより分離された領域に形成されることができる。そのため、耐圧を確保するために必要としていた広い素子分離領域が不要となる。また、素子分離領域の下部に形成されることがある寄生ＭＯＳトランジスタの発生を抑制することができる。さらに、高濃度拡散層によるガードリングを設ける必要もなくなるため、高耐圧トランジスタ領域１０ＨＶの面積の削減を図ることができる。さらに、低耐圧トランジスタ領域１０ＬＶにおいては、従来の設計資産を活用することができる。

なお、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形が可能である。たとえば、上述の実施の形態では、Ｐ型の単結晶シリコン層を用いた場合について説明したが、これに限定されることなく、Ｎ型の単結晶シリコン層を用いてもよい。また、第１〜第３素子分離領域およびオフセット絶縁層をＳＴＩ法により形成する場合について説明したが、これに限定されることなくＬＯＣＯＳ法もしくはセミリセスＬＯＣＯＳ法により形成してもよい。また、第１および第３素子分離領域を同一の工程で形成する場合を例として説明したが、これに限定されることなく、別々の工程により形成してもよい。また、第２素子分離領域と、オフセット絶縁層とを同一の工程で形成する場合を例として説明したが、これに限定されることなく、別々の工程により形成してもよい。

本実施の形態の半導体装置の製造方法により製造される半導体装置を模式的に示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。 本実施の形態の半導体装置の製造工程を示す断面図。

符号の説明

１０ ＳＯＩ基板、 １０ａ 支持基板、 １０ｂ 絶縁層、 １０ｃ 半導体層、 １０ＨＶ 高耐圧トランジスタ領域、 １０ＬＶ 低耐圧トランジスタ領域、 １０ＨＶｐ Ｐチャネル高耐圧トランジスタ領域、 １０ＨＶｎ Ｎチャネル高耐圧トランジスタ領域、 １０ＬＶｐ Ｐチャネル低耐圧トランジスタ領域、 １０ＬＶｎ Ｎチャネル低耐圧トランジスタ領域、 １２ パッド層、 １４ ストッパ層、 １６ａ，ｂ トレンチ １８ トレンチ酸化膜、 ２２ 絶縁層、 ２８ 窒化シリコン膜、 ３０，３６ Ｐ型ウェル、 ３２，３４ Ｎ型ウェル、 ４２ Ｎ型の高濃度不純物層、 ５２ Ｐ型の高濃度不純物層、 ６０ ゲート絶縁層、 ６２ ゲート絶縁層、 ７０ ゲート電極、 ７２ サイドウォール絶縁層、 １１０ａ，ｂ 第１および第３素子分離領域、 １１２ 第２ゲート絶縁層、 ２１０ 第２素子分離領域、 １００Ｐ Ｐチャネル高耐圧トランジスタ、 １００Ｎ Ｎチャネル高耐圧トランジスタ、 ２００Ｐ Ｐチャネル低耐圧トランジスタ、 ２００Ｎ Ｎチャネル低耐圧トランジスタ

Claims (6)

1. 支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
   前記半導体層内に、前記絶縁層に到達する深さを有する第１素子分離領域および第３素子分離領域を形成することにより、第１半導体層、第２半導体層および第３半導体層を形成する工程と、
   前記第３半導体層に前記絶縁層に到達しない深さを有する第２素子分離領域を形成する工程と、
   前記第１半導体層内に第１高耐圧トランジスタを形成する工程と、
   前記第２半導体層内に第２高耐圧トランジスタを形成する工程と、
   前記第３半導体層内に、第１低耐圧トランジスタを形成する工程と、
   前記第３半導体層内において、前記第１低耐圧トランジスタと前記第２素子分離領域を介して隣り合う第２低耐圧トランジスタを形成する工程と、を含み、
   前記第１または第２高耐圧トランジスタのオフセット領域となる低濃度不純物層と前記第１または第２低耐圧トランジスタのウェルの形成とが同一の工程で行なわれる、半導体装置の製造方法。
2. 請求項１において、
   前記低濃度不純物層および前記第１または第２低耐圧トランジスタのウェルは、前記絶縁層に到達する深さを有するように形成される、半導体装置の製造方法。
3. 請求項１または２において、
   前記第１および第２高耐圧トランジスタを形成する工程は、
   オフセット領域の上方にオフセット絶縁層を形成する工程と、
   少なくともチャネル領域および前記オフセット領域の上方に第１ゲート絶縁層を形成する工程と、を含み、
   前記オフセット領域の上方には、前記オフセット絶縁層と前記第１ゲート絶縁層とが積層された第２ゲート絶縁層が形成される、半導体装置の製造方法。
4. 請求項３において、
   前記第２素子分離領域および前記オフセット絶縁層の形成は、同一の工程で行なわれる、半導体装置の製造方法。
5. 請求項１〜４のいずれかにおいて、
   第１および第３素子分離領域の形成は、ＳＴＩ法により行なわれる、半導体装置の製造方法。
6. 請求項１〜４のいずれかにおいて、
   第１および第３素子分離領域の形成は、ＬＯＣＯＳ法により行なわれる、半導体装置の製造方法。

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