JP2005116974A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ゲート耐圧やドレイン耐圧の異なるトランジスタと、MNOS型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法を提供する。
【解決手段】 高耐圧トランジスタ形成領域10HVと、低電圧駆動トランジスタ形成領域10LVと、MNOS型メモリトランジスタ形成領域10Mとの上方に、第1マスク層および第2マスク層を形成する工程と、領域10HVに形成された第1マスク層および第2マスク層を除去する工程と、第1ゲート絶縁層60を形成する工程と、第2マスク層を除去する工程と、領域10Mに形成された第1マスク層を除去する工程と、積層膜を形成する工程と、領域10HVと領域10LVとに形成された積層膜を除去する工程と、領域10LVに形成された第1マスク層を除去する工程と、第2ゲート絶縁層62を形成する工程と、ゲート電極70を形成する工程と、ソース/ドレイン領域42,52を形成する工程と、を含む。
【選択図】 図1
【解決手段】 高耐圧トランジスタ形成領域10HVと、低電圧駆動トランジスタ形成領域10LVと、MNOS型メモリトランジスタ形成領域10Mとの上方に、第1マスク層および第2マスク層を形成する工程と、領域10HVに形成された第1マスク層および第2マスク層を除去する工程と、第1ゲート絶縁層60を形成する工程と、第2マスク層を除去する工程と、領域10Mに形成された第1マスク層を除去する工程と、積層膜を形成する工程と、領域10HVと領域10LVとに形成された積層膜を除去する工程と、領域10LVに形成された第1マスク層を除去する工程と、第2ゲート絶縁層62を形成する工程と、ゲート電極70を形成する工程と、ソース/ドレイン領域42,52を形成する工程と、を含む。
【選択図】 図1
Description
本発明は、半導体装置、特に、ゲート耐圧やドレイン耐圧の異なるトランジスタと、MNOS型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法に関する。
高耐圧トランジスタの製造プロセスにおいては、低電圧駆動トランジスタに比べ、深いウェルおよび厚いゲート絶縁層の形成のための高温プロセスが必要である。この高温プロセスは、低電圧駆動トランジスタの形成プロセスにとって特異のものであり、通常、高電圧動作用の高耐圧トランジスタと、低電圧駆動トランジスタとは個々に形成されていた。
一方、近年、従来複数個のICを組み合わせて実現していたシステム機能を、1個のICチップ上に実現する、いわゆるSOC(System On Chip)化の研究開発が行われている。
本発明の目的は、ゲート耐圧やドレイン耐圧の異なるトランジスタと、MNOS型メモリトランジスタとを、同一の半導体層内に有する半導体装置の製造方法を提供することにある。
本発明にかかる半導体装置の製造方法は、
高耐圧トランジスタと、低電圧駆動トランジスタと、MNOS型メモリトランジスタと、を有する半導体装置の製造方法であって、
半導体層の前記高耐圧トランジスタが形成される高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタが形成される低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタが形成されるMNOS型メモリトランジスタ形成領域との上方に、第1マスク層を形成する工程と、
前記第1マスク層の上方に、第2マスク層を形成する工程と、
前記高耐圧トランジスタの第1ゲート絶縁層形成領域に形成された前記第1マスク層および第2マスク層を除去する工程と、
前記高耐圧トランジスタ形成領域に、前記第1マスク層および前記第2マスク層をマスクとして、熱酸化法により第1ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに形成された前記第2マスク層を除去する工程と、
前記MNOS型メモリトランジスタ形成領域に形成された前記第1マスク層を除去する工程と、
前記半導体層の前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域との上方に、少なくとも酸化シリコン層と、窒化シリコン層とが積層した積層膜を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域とに形成された前記積層膜を除去する工程と、
前記低電圧駆動トランジスタ形成領域に形成された前記第1マスク層を除去する工程と、
前記低電圧駆動トランジスタ形成領域に第2ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに、ゲート電極を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに、ソース/ドレイン領域を形成する工程と、を含む。
高耐圧トランジスタと、低電圧駆動トランジスタと、MNOS型メモリトランジスタと、を有する半導体装置の製造方法であって、
半導体層の前記高耐圧トランジスタが形成される高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタが形成される低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタが形成されるMNOS型メモリトランジスタ形成領域との上方に、第1マスク層を形成する工程と、
前記第1マスク層の上方に、第2マスク層を形成する工程と、
前記高耐圧トランジスタの第1ゲート絶縁層形成領域に形成された前記第1マスク層および第2マスク層を除去する工程と、
前記高耐圧トランジスタ形成領域に、前記第1マスク層および前記第2マスク層をマスクとして、熱酸化法により第1ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに形成された前記第2マスク層を除去する工程と、
前記MNOS型メモリトランジスタ形成領域に形成された前記第1マスク層を除去する工程と、
前記半導体層の前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域との上方に、少なくとも酸化シリコン層と、窒化シリコン層とが積層した積層膜を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域とに形成された前記積層膜を除去する工程と、
前記低電圧駆動トランジスタ形成領域に形成された前記第1マスク層を除去する工程と、
前記低電圧駆動トランジスタ形成領域に第2ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに、ゲート電極を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに、ソース/ドレイン領域を形成する工程と、を含む。
本発明にかかる半導体装置の製造方法において、MNOS(Metal Nitride Oxide Semiconductor)型メモリトランジスタは、MONOS(Metal Oxide Nitride Oxide Semiconductor)型メモリトランジスタを含む。すなわち、前記積層膜は、少なくとも酸化シリコン層と、窒化シリコン層とが積層したものであり、たとえば、第1酸化シリコン層と、窒化シリコン層と、第2酸化シリコン層とが積層したものであることもできる。
本発明にかかる半導体装置の製造方法において、特定の層(以下、「A層」という)の上方に他の特定の層(以下、「B層」という)を形成するとは、A層上に直接、B層を形成する場合と、A層上の他の層を介して、B層を形成する場合と、を含む。また、「ソース/ドレイン領域」とは、ソース領域またはドレイン領域を意味する。
この製造方法によれば、前記低電圧駆動トランジスタに比べ、深いウェルおよび厚い前記第1ゲート絶縁層の形成のための高温プロセスを要する前記高耐圧トランジスタと、特有の積層膜形成プロセスを要する前記MNOS型メモリトランジスタとを混載することができる。
本発明にかかる半導体装置の製造方法においては、前記積層膜は、第1酸化シリコン層と、窒化シリコン層と、第2酸化シリコン層とが積層されるように形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域にウェルをイオン注入により形成する工程を含み、
前記イオン注入は、前記第1マスク層を介して行われることができる。
前記イオン注入は、前記第1マスク層を介して行われることができる。
本発明にかかる半導体装置の製造方法においては、前記高耐圧トランジスタ形成領域における素子分離領域を、LOCOS法によって形成する工程と、
前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域における素子分離領域を、トレンチ素子分離法によって形成する工程と、を含むことができる。
前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域における素子分離領域を、トレンチ素子分離法によって形成する工程と、を含むことができる。
本発明にかかる半導体装置の製造方法において、LOCOS法は、リセスLOCOS法およびセミリセスLOCOS法を含む。
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域における前記素子分離領域を形成する工程前に形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域における前記素子分離領域を形成する工程後に形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記高耐圧トランジスタはオフセット絶縁層を有するように形成されることができる。
本発明にかかる半導体装置の製造方法においては、前記オフセット絶縁層は、LOCOS法によって形成されることができる。
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
1.半導体装置
まず、本実施の形態における製造方法によって得られる半導体装置について説明する。図1は、本実施の形態における製造方法によって得られる半導体装置を模式的に示す断面図である。
まず、本実施の形態における製造方法によって得られる半導体装置について説明する。図1は、本実施の形態における製造方法によって得られる半導体装置を模式的に示す断面図である。
半導体装置は、半導体層10を有する。半導体装置には、高耐圧トランジスタ形成領域10HVと、低電圧駆動トランジスタ形成領域10LVと、MONOS型メモリトランジスタ形成領域(以下、「MONOS形成領域」という)10Mが設けられている。高耐圧トランジスタ形成領域10HVは、n型高耐圧トランジスタ形成領域10HVnと、p型高耐圧トランジスタ形成領域10HVpとを有する。低電圧駆動トランジスタ形成領域10LVは、n型低電圧駆動トランジスタ形成領域10LVnと、p型低電圧駆動トランジスタ形成領域10LVpとを有する。MONOS形成領域10Mは、p型MONOS型メモリトランジスタ形成領域(以下、「p型MONOS形成領域」という)10Mpを有する。
n型高耐圧トランジスタ形成領域10HVnには、n型高耐圧トランジスタ100Nが形成され、p型高耐圧トランジスタ形成領域10HVpには、p型高耐圧トランジスタ100Pが形成されている。同様に、n型低電圧駆動トランジスタ形成領域10LVnには、n型低電圧駆動トランジスタ200Nが形成され、p型低電圧駆動トランジスタ形成領域10LVpには、p型低電圧駆動トランジスタ200Pが形成されている。p型MONOS形成領域10Mpには、p型MONOS型メモリトランジスタ300Pが形成されている。
すなわち、同一基板(同一チップ)上に、n型高耐圧トランジスタ100Nと、p型高耐圧トランジスタ100Pと、n型低電圧駆動トランジスタ200Nと、p型低電圧駆動トランジスタ200Pと、p型MONOS型メモリトランジスタ300Pと、が混載されている。なお、図1には5つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各トランジスタが複数形成されていることはいうまでもない。たとえば、MONOS形成領域10Mに、n型MONOS型メモリトランジスタが形成されていることもできる。
1.1 高耐圧トランジスタ形成領域10HVについて
まず、高耐圧トランジスタ形成領域10HVについて説明する。高耐圧トランジスタ形成領域10HVには、n型高耐圧トランジスタ100Nと、p型高耐圧トランジスタ100Pとが形成されている。隣り合うn型高耐圧トランジスタ100Nと、p型高耐圧トランジスタ100Pとの間には、第1素子分離領域110が設けられている。第1の素子分離領域110は、セミリセスLOCOS層からなる。
まず、高耐圧トランジスタ形成領域10HVについて説明する。高耐圧トランジスタ形成領域10HVには、n型高耐圧トランジスタ100Nと、p型高耐圧トランジスタ100Pとが形成されている。隣り合うn型高耐圧トランジスタ100Nと、p型高耐圧トランジスタ100Pとの間には、第1素子分離領域110が設けられている。第1の素子分離領域110は、セミリセスLOCOS層からなる。
次に、n型高耐圧トランジスタ100Nおよびp型高耐圧トランジスタ100Pの構成について説明する。
n型高耐圧トランジスタ100Nは、第1ゲート絶縁層60と、セミリセスLOCOS層からなるオフセット絶縁層20bと、ゲート電極70と、n型オフセット領域40と、サイドウォール絶縁層72と、n型ソース/ドレイン領域42とを有する。
第1ゲート絶縁層60は、少なくともp型第1ウェル32内のチャネル領域の上方に設けられている。p型第1ウェル32はn型第1ウェル30内に形成されている。オフセット絶縁層20bは、第1ゲート絶縁層60の両端で、n型オフセット領域40内に設けられている。ゲート電極70は、少なくとも第1ゲート絶縁層60の上に形成されている。n型オフセット領域40は、p型第1ウェル32内に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。サイドウォール絶縁層72は、たとえばL字型の断面形状を有する酸化シリコン層74と、該酸化シリコン層74の上に形成されている窒化シリコン層76と、を有する。n型ソース/ドレイン領域42は、サイドウォール絶縁層72の外側の半導体層10内に設けられている。
p型高耐圧トランジスタ100Pは、第1ゲート絶縁層60と、セミリセスLOCOS層からなるオフセット絶縁層20bと、ゲート電極70と、p型オフセット領域50と、サイドウォール絶縁層72と、p型ソース/ドレイン領域52とを有する。
第1ゲート絶縁層60は、少なくともn型第1ウェル30内のチャネル領域の上方に設けられている。オフセット絶縁層20bは、第1ゲート絶縁層60の両端で、p型オフセット領域50内に設けられている。ゲート電極70は、少なくとも第1ゲート絶縁層60の上に形成されている。p型オフセット領域50は、n型第1ウェル30内に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。サイドウォール絶縁層72は、たとえばL字型の断面形状を有する酸化シリコン層74と、該酸化シリコン層74の上に形成されている窒化シリコン層76と、を有する。p型ソース/ドレイン領域52は、サイドウォール絶縁層72の外側の半導体層10内に設けられている。
1.2 低電圧駆動トランジスタ形成領域10LVについて
次に、低電圧駆動トランジスタ形成領域10LVについて説明する。低電圧駆動トランジスタ形成領域10LVには、n型低電圧駆動トランジスタ200Nと、p型低電圧駆動トランジスタ200Pとが設けられている。隣り合うn型低電圧駆動トランジスタ200Nと、p型低電圧駆動トランジスタ200Pとの間には、第2素子分離領域210が設けられている。
次に、低電圧駆動トランジスタ形成領域10LVについて説明する。低電圧駆動トランジスタ形成領域10LVには、n型低電圧駆動トランジスタ200Nと、p型低電圧駆動トランジスタ200Pとが設けられている。隣り合うn型低電圧駆動トランジスタ200Nと、p型低電圧駆動トランジスタ200Pとの間には、第2素子分離領域210が設けられている。
次に、各トランジスタの構成について説明する。
n型低電圧駆動トランジスタ200Nは、第2ゲート絶縁層62と、ゲート電極70と、サイドウォール絶縁層72と、n型エクステンション領域41と、n型ソース/ドレイン領域42と、を有する。
第2ゲート絶縁層62は、少なくともp型第2ウェル36内のチャネル領域の上方に設けられている。ゲート電極70は、第2ゲート絶縁層62の上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。サイドウォール絶縁層72は、たとえばL字型の断面形状を有する酸化シリコン層74と、該酸化シリコン層74の上に形成されている窒化シリコン層76と、を有する。n型エクステンション領域41は、p型第2ウェル36内に形成されている。n型ソース/ドレイン領域42は、サイドウォール絶縁層72の外側の半導体層10内に設けられている。
p型低電圧駆動トランジスタ200Pは、第2ゲート絶縁層62と、ゲート電極70と、サイドウォール絶縁層72と、p型エクステンション領域51と、p型ソース/ドレイン領域52と、を有する。
第2ゲート絶縁層62は、少なくともn型第2ウェル34内のチャネル領域の上方に設けられている。ゲート電極70は、第2ゲート絶縁層62の上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。サイドウォール絶縁層72は、たとえばL字型の断面形状を有する酸化シリコン層74と、該酸化シリコン層74の上に形成されている窒化シリコン層76と、を有する。p型エクステンション領域51は、n型第2ウェル34内に形成されている。p型ソース/ドレイン領域52は、サイドウォール絶縁層72の外側の半導体層10内に設けられている。
1.3 MONOS形成領域10Mについて
次に、MONOS形成領域10Mについて説明する。MONOS形成領域10Mには、p型MONOS型メモリトランジスタ300Pが設けられている。p型MONOS型メモリトランジスタ300Pは、第3ゲート絶縁層64と、ゲート電極70と、サイドウォール絶縁層72と、p型エクステンション領域51と、p型ソース/ドレイン領域52と、を有する。
次に、MONOS形成領域10Mについて説明する。MONOS形成領域10Mには、p型MONOS型メモリトランジスタ300Pが設けられている。p型MONOS型メモリトランジスタ300Pは、第3ゲート絶縁層64と、ゲート電極70と、サイドウォール絶縁層72と、p型エクステンション領域51と、p型ソース/ドレイン領域52と、を有する。
第3ゲート絶縁層64は、第1酸化シリコン層と、窒化シリコン層と、第2酸化シリコン層と、が積層した積層膜である。第3ゲート絶縁層64に印加する電圧により、第1酸化シリコン層に高電界を生じさせ、直接トンネル効果により電子を半導体層と第1酸化シリコン層−窒化シリコン層界面との間で行き来させることで、しきい値電圧を変化させ書き込み・消去動作を行う。第1酸化シリコン層−窒化シリコン層界面には、電子の捕獲準位があるため、ここに電子を捕らえることで情報が記憶・保持される。
第3ゲート絶縁層62は、少なくともn型第3ウェル38内のチャネル領域の上方に設けられている。ゲート電極70は、第3ゲート絶縁層64の上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。サイドウォール絶縁層72は、たとえばL字型の断面形状を有する酸化シリコン層74と、該酸化シリコン層74の上に形成されている窒化シリコン層76と、を有する。p型エクステンション領域51は、n型第3ウェル38内に形成されている。p型ソース/ドレイン領域52は、サイドウォール絶縁層72の外側の半導体層10内に設けられている。
2.半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図1〜18を参照しながら説明する。図1〜18は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
次に、本実施の形態の半導体装置の製造方法について、図1〜18を参照しながら説明する。図1〜18は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
(1)まず、図2に示すように、高耐圧トランジスタ形成領域10HVにおいて、素子分離の役割果すセミリセスLOCOS層20aと、電界緩和のためのオフセット絶縁層20bとを形成する。以下に、セミリセスLOCOS層20aおよびオフセット絶縁層20bの形成方法の一例を説明する。
まず、半導体層10の上に、CVD法により、酸化窒化シリコン層を形成する。半導体層10は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層10は、バルク状のシリコン基板や、SOI(Silicon On Insulator)基板におけるシリコン層であることができる。酸化窒化シリコン層の膜厚は、たとえば、8〜12nmである。ついで、酸化窒化シリコン層の上に、CVD法により、窒化シリコン層を形成する。ついで、窒化シリコン層の上に、セミリセスLOCOS層20aおよびオフセット絶縁層20bを形成する領域に開口を有するレジスト層を形成する。ついで、このレジスト層をマスクとして、窒化シリコン層、酸化窒化シリコン層および半導体層10をエッチングすることによりセミリセスLOCOS層20aおよびオフセット絶縁層20bの形成領域において、凹部を形成する。ついで、レジスト層を除去する。
次に、熱酸化法により、半導体層10の露出面の上に、酸化シリコン層を形成することにより、図3に示すように、高耐圧トランジスタ形成領域10HVを画定するための第1の素子分離領域110としてのセミリセスLOCOS層20aと、高耐圧トランジスタ100P,Nのオフセット絶縁層20bが形成される。
(2)次に、図3に示すように、高耐圧トランジスタ領域10HVにおいて、n型第1ウェル30の形成を行なう。まず、半導体層10の全面に犠牲酸化物層12を形成する。犠牲酸化物層12としては、たとえば、酸化シリコン膜を形成する。次に、犠牲酸化物層12の上に、ストッパ層14を形成する。ストッパ層14としては、たとえば窒化シリコンを用いることができる。ストッパ層14は、たとえばCVD法により形成することができる。
ついで、所定のパターンを有するレジスト層R1を形成し、レジスト層R1をマスクとして、リン、砒素などのn型不純物を1回もしくは複数回にわたって半導体層10に注入した後、レジスト層R1をたとえばアッシングにより除去する。その後熱処理を施すことにより不純物層を拡散させて、半導体層10内にn型第1ウェル30を形成する。
(3)次に、図4に示すように、高耐圧トランジスタ領域10HVにおいて、p型第2ウェル32の形成を行なう。まず、所定のパターンを有するレジスト層R2を形成する。レジスト層R2をマスクとして、p型の不純物イオンを1回もしくは複数回にわたって半導体層10に注入した後、レジスト層R2をたとえばアッシングにより除去する。その後熱処理を施すことにより不純物層を拡散させてp型第1ウェル32が形成される。
(4)次に、図5に示すように、n型高耐圧トランジスタ領域10HVnにおいて、オフセット領域のための不純物層40aを形成する。まず、所定の領域を覆うレジスト層R3を形成する。レジスト層R3をマスクとして、半導体層10にn型不純物を導入することにより、不純物層40aを形成する。その後、レジスト層R3を除去する。
(5)次に、図6に示すように、p型高耐圧トランジスタ領域10HVpにおいて、オフセット領域のための不純物層50aを形成する。まず、所定の領域を覆うレジスト層R4を形成する。レジスト層R4をマスクとして、p型の不純物を半導体層10に導入することにより、不純物層50aを形成する。その後、レジスト層R4を除去する。なお、工程(4)および(5)の順序は、本実施の形態と逆の順序で行なうこともできる。
(6)次に、図7に示すように、公知の技術により熱処理を施すことにより不純物層40a,50aが拡散され、高耐圧トランジスタ100P,Nのオフセット領域40,50が形成される。
(7)次に、低電圧駆動トランジスタ形成領域10LV、MONOS形成領域10Mにおいて、トレンチ絶縁層22を形成し、第2の素子分離領域210の形成を行なう(図9参照)。
まず、図8に示すように、半導体層10の全面にストッパ層16を形成する。ストッパ層16は、たとえば、酸化窒化シリコン層と、その上に形成された窒化シリコン層との積層膜を用いることができる。ストッパ層16は、たとえば、CVD法などにより形成することができる。ついで、ストッパ層16の上に、第2の素子分離領域210が形成される領域に開口を有するマスク層(図示せず)を形成する。このマスク層をマスクとして、図8に示すように、ストッパ層16および半導体層10を公知のエッチング技術によりエッチングする。これにより、トレンチ18が形成される。
(8)次に、図9に示すように、トレンチ18の表面にトレンチ酸化膜(図示せず)を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、50〜500nmである。
ついで、トレンチ18を埋め込むように、絶縁層(図示せず)を全面に堆積する。堆積された絶縁層を、たとえばCMP法によりストッパ層16が露出するまで研磨した後に、ストッパ層16をエッチングにより半導体層10の表面が露出するまで除去することにより、トレンチ絶縁層22を形成することができる。
(9)次に、図10に示すように、半導体層10の全面に第1マスク層24および第2マスク層26を形成する。第1マスク層24としては、たとえば酸化シリコンを用いることができる。第2マスク層26としては、たとえば窒化シリコンを用いることができる。第1マスク層24は、たとえば熱酸化法によって形成することができる。第2マスク層26は、たとえばCVD法によって形成することができる。
(10)次に、高耐圧トランジスタ形成領域10HVにおいて、n型高耐圧トランジスタ100Nの第1ゲート絶縁層60およびp型高耐圧トランジスタ100Pの第1ゲート絶縁層60を形成する領域(図1参照)以外を覆うように、レジスト層(図示せず)を形成する。該レジスト層をマスクとして、図11に示すように、露出している第2マスク層26および第1マスク層24を除去する。第2マスク層26の除去は、たとえばドライエッチングもしくはリン酸によるウェットエッチングによって行うことができる。ここで高耐圧トランジスタ領域10HVにおいて、必要に応じてチャネルドープを行うこともできる。チャネルドープは、上述の工程(9)におけるマスク層26の形成前に行うこともできる。第1マスク層24の除去は、たとえばフッ酸によるウェットエッチングによって行うことができる。
(11)次に、図12に示すように、高耐圧トランジスタ形成領域100に第1ゲート絶縁層60を形成する。第1ゲート絶縁層60は、選択熱酸化法により形成することができる。第1マスク層24および第2マスク層26は、選択熱酸化用のマスクとして用いることができる。第1ゲート絶縁層60の膜厚は、たとえば、50〜200nmである。ついで、第2マスク層26を除去する。第2マスク層26の除去は、第2マスク層26にたとえば窒化シリコンを用いる場合、たとえばドライエッチングもしくはリン酸によるウェットエッチングにより行うことができる。
(12)次に、図13に示すように、低電圧駆動トランジスタ領域10LVおよびMONOS形成領域10Mにおいて、ウェルの形成を行なう。ウェルの形成は、たとえば以下の方法によって行うことができる。
まず、p型低電圧駆動トランジスタ形成領域10LVpおよびp型MONOS形成領域10Mp以外を覆うようにレジスト層を形成する。ついで、このレジスト層をマスクとし、第1マスク層24を介して、リン、砒素などのn型不純物を1回もしくは複数回にわたってイオン注入することにより、p型低電圧駆動トランジスタ形成領域10LVpにn型第2ウェル34が形成され、p型MONOS形成領域10Mpにn型第3ウェル38が形成される。ついで、レジスト層を除去する。
次に、n型低電圧駆動トランジスタ形成領域10LVn以外を覆うようにレジスト層を形成する。ついで、このレジスト層をマスクとし、第1マスク層24を介して、ボロンなどのp型不純物を1回もしくは複数回にわたってイオン注入することにより、p型第2ウェル36が形成される。ついで、レジスト層を除去する。この後、低電圧駆動トランジスタ形成領域10LVおよびMONOS形成領域10Mにおいて、必要に応じて、チャネルドープを行なうこともできる。
(13)次に、図14に示すように、MONOS形成領域10Mの第1マスク層24を除去する。第1マスク層24の除去は、たとえばフッ酸によるウェットエッチングにより行うことができる。
(14)次に、図15に示すように、高耐圧トランジスタ形成領域10HVと、低電圧駆動トランジスタ形成領域10LVと、MONOS形成領域10Mとの全面に、第1酸化シリコン層と、窒化シリコン層と、第2酸化シリコン層と、が積層した積層膜64aを形成する。第1酸化シリコン層は、たとえば熱酸化法によって形成することができる。窒化シリコン層および第2酸化シリコン層は、たとえばCVD法によって形成することができる。
(15)次に、図16に示すように、MONOS形成領域10Mを覆うようにレジスト層(図示せず)を形成し、露出している積層膜64aおよび第1マスク層24を除去する。積層膜64aの除去は、たとえばウェットエッチング、ドライエッチング、あるいはウェットエッチングとドライエッチングとの組み合わせによって行うことができる。その後、該レジスト層をアッシングにより除去する。
(16)次に、図17に示すように、絶縁層62aを形成する。絶縁層62aは、n型低電圧駆動トランジスタ200Nのゲート絶縁層62およびp型低電圧駆動トランジスタ200Pのゲート絶縁層62(図1参照)となる。絶縁層62aは、たとえば、熱酸化法により形成される。絶縁層62aの膜厚は、たとえば、1.6〜15nmである。
(17)次に、図18に示すように、高耐圧トランジスタ形成領域10HVと、低電圧駆動トランジスタ形成領域10LVと、MONOS形成領域10Mとの全面に、導電層70aを形成する。導電層70aとしては、たとえば、ポリシリコン層を用いることができる。導電層70aの材質として、ポリシリコンを用いる場合には、導電層70aに不純物をイオン注入し、導電層70aの低抵抗化を図ることができる。
(18)次に、図19に示すように、各トランジスタのゲート電極70を形成する。さらに、n型低電圧駆動トランジスタ200Nのゲート絶縁層62、p型低電圧駆動トランジスタ200Pのゲート絶縁層62、およびp型MONOS型メモリトランジスタ300Pのゲート絶縁層64を形成する。具体的には、まず所定のパターンを有するレジスト層(図示せず)を形成する。ついで該レジスト層をマスクとして、導電層70a、絶縁層62aおよび積層膜64a(図17参照)をパターニングすることにより、各トランジスタのゲート電極70、n型低電圧駆動トランジスタ200Nのゲート絶縁層62、p型低電圧駆動トランジスタ200Pのゲート絶縁層62、およびp型MONOS型メモリトランジスタ300Pのゲート絶縁層64が形成される。
(19)次に、図20に示すように、n型低電圧駆動トランジスタ形成領域10LVnにおいて、n型エクステンション領域となる不純物層41aを形成する。p型低電圧駆動トランジスタ形成領域10LVpにおいて、p型エクステンション領域となる不純物層51aを形成する。p型MONOS形成領域10Mpにおいて、p型エクステンション領域となる不純物層53aを形成する。不純物層41a,51a,53aは、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
(20)次に、図21に示すように、全面に絶縁層(図示せず)を形成する。この絶縁層を異方性エッチングすることにより、ゲート電極70の側面にサイドウォール絶縁層72を形成する。図示の例においては、該絶縁層は、たとえば酸化シリコン層74と、その上に形成された窒化シリコン層76とを積層した積層膜である。この場合、図21に示すように、酸化シリコン層74は、半導体層10の上面および各ゲート電極70の側面にL字型の断面形状に形成される。酸化シリコン層74の膜厚は、たとえば10nm程度であり、窒化シリコン層76の膜厚は、たとえば70nm程度である。
(21)次に、図1に示すように、n型高耐圧トランジスタ形成領域10HVnおよびn型低電圧駆動トランジスタ形成領域10LVnにおける半導体層10の所定の領域に、n型の不純物を導入することにより、サイドウォール絶縁層72の外側の半導体層10内にn型ソース/ドレイン領域42を形成する。n型ソース/ドレイン領域42の形成は、公知の方法により行なうことができる。
次に、p型高耐圧トランジスタ形成領域10HVp、p型低電圧駆動トランジスタ形成領域10LVp、およびp型MONOS形成領域10Mpにおける半導体層10の所定の領域に、p型の不純物を導入することにより、サイドウォール絶縁層72の外側の半導体層10内にp型ソース/ドレイン領域52を形成する。p型ソース/ドレイン領域52の形成は、公知の方法により行なうことができる。
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この半導体装置の製造方法によれば、以下の特徴を有する。
本実施の形態の半導体装置の製造方法によれば、低電圧駆動トランジスタに比べ、深いウェルおよび厚いゲート絶縁層の形成のための高温プロセスを要する高耐圧トランジスタと、特有の積層膜形成プロセスを要するMONOS型メモリトランジスタとを混載することができる。
また、本実施の形態の半導体装置の製造方法によれば、第1マスク層24は、n型およびp型高耐圧トランジスタ100N,100Pの第1ゲート絶縁層60を選択熱酸化法により形成する工程(11)において、選択熱酸化用のマスクとして用いることができ、かつ、低電圧駆動トランジスタ領域10LVおよびMONOS形成領域10Mにおけるウェルを形成する工程(12)において、ウェルをイオン注入により形成する場合に、該イオン注入の際の保護膜として機能する。すなわち、2つの工程において、第1マスク層24は兼用されることができ、その結果、製造工程の簡略化を図ることができる。
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変更することが可能である。たとえば、本実施の形態では、MONOS型メモリトランジスタについて説明したが、MNOS型メモリトランジスタについても同様の製造方法によって形成することできる。すなわち、積層膜64aは、酸化シリコン層と、窒化シリコン層との少なくとも2層の積層膜であることができる。
また、たとえば、本実施の形態では、オフセット絶縁層20bの形成方法として、セミリセスLOCOS法を用いる場合について説明したが、LOCOS法あるいはリセスLOCOS法により行なうことも可能である。
また、たとえば、本実施の形態では、低電圧駆動トランジスタ領域10LVおよびMONOS形成領域10Mにおけるウェルを、トレンチ絶縁層22を形成した後に形成する例について述べたが、トレンチ絶縁層22を形成する前に、すなわち上述の工程(7)の前に、低電圧駆動トランジスタ領域10LVおよびMONOS形成領域10Mにおけるウェルを形成することができる。
10 半導体層、12 犠牲酸化物層、14 カバー層、16 ストッパ層、18 トレンチ、20a セミリセスLOCOS層、20b オフセット絶縁層、22 トレンチ絶縁層、24 第1マスク層、26 第2マスク層、30 n型第1ウェル、32 p型第1ウェル、34 n型第2ウェル、36 p型第2ウェル、38 n型第3ウェル、40 n型オフセット領域、41 n型エクステンション領域、42 n型ソース/ドレイン領域、50 p型オフセット領域、51 p型エクステンション領域、51a 不純物層、52 p型ソース/ドレイン領域、53 p型エクステンション領域、53a 不純物層、60 第1ゲート絶縁層、62 第2ゲート絶縁層、62a 絶縁層、64 第3ゲート絶縁層、64a 積層膜、70 ゲート電極、70a 導電層、72 サイドウォール絶縁層、74 酸化シリコン層、76 窒化シリコン層、10HV 高耐圧トランジスタ形成領域、10HVn n型高耐圧トランジスタ形成領域、10HVp p型高耐圧トランジスタ形成領域、100N n型高耐圧トランジスタ、100P p型高耐圧トランジスタ、110 第1素子分離領域、10LV 低耐圧トランジスタ形成領域、10LVn n型低耐圧トランジスタ形成領域、10LVp p型低耐圧トランジスタ形成領域、200N n型低耐圧トランジスタ、200P p型低耐圧トランジスタ、210 第2素子分離領域、10M MONOS型メモリトランジスタ形成領域、10Mp p型MONOS型メモリトランジスタ形成領域、300P p型MONOS型メモリトランジスタ
Claims (8)
- 高耐圧トランジスタと、低電圧駆動トランジスタと、MNOS型メモリトランジスタと、を有する半導体装置の製造方法であって、
半導体層の前記高耐圧トランジスタが形成される高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタが形成される低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタが形成されるMNOS型メモリトランジスタ形成領域との上方に、第1マスク層を形成する工程と、
前記第1マスク層の上方に、第2マスク層を形成する工程と、
前記高耐圧トランジスタの第1ゲート絶縁層形成領域に形成された前記第1マスク層および第2マスク層を除去する工程と、
前記高耐圧トランジスタ形成領域に、前記第1マスク層および前記第2マスク層をマスクとして、熱酸化法により第1ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに形成された前記第2マスク層を除去する工程と、
前記MNOS型メモリトランジスタ形成領域に形成された前記第1マスク層を除去する工程と、
前記半導体層の前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域との上方に、少なくとも酸化シリコン層と、窒化シリコン層とが積層した積層膜を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域とに形成された前記積層膜を除去する工程と、
前記低電圧駆動トランジスタ形成領域に形成された前記第1マスク層を除去する工程と、
前記低電圧駆動トランジスタ形成領域に第2ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに、ゲート電極を形成する工程と、
前記高耐圧トランジスタ形成領域と前記低電圧駆動トランジスタ形成領域と前記MNOS型メモリトランジスタ形成領域とに、ソース/ドレイン領域を形成する工程と、を含む、半導体装置の製造方法。 - 請求項1において、
前記積層膜は、第1酸化シリコン層と、窒化シリコン層と、第2酸化シリコン層とが積層されるように形成される、半導体装置の製造方法。 - 請求項1または2において、
前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域にウェルをイオン注入により形成する工程を含み、
前記イオン注入は、前記第1マスク層を介して行われる、半導体装置の製造方法。 - 請求項1〜3のいずれかにおいて、
前記高耐圧トランジスタ形成領域における素子分離領域を、LOCOS法によって形成する工程と、
前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域における素子分離領域を、トレンチ素子分離法によって形成する工程と、を含む、半導体装置の製造方法。 - 請求項4において、
前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域における前記素子分離領域を形成する工程前に形成される、半導体装置の製造方法。 - 請求項4において、
前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域におけるウェルは、前記低電圧駆動トランジスタ形成領域および前記MNOS型メモリトランジスタ形成領域における前記素子分離領域を形成する工程後に形成される、半導体装置の製造方法。 - 請求項1〜6のいずれかにおいて、
前記高耐圧トランジスタはオフセット絶縁層を有するように形成される、半導体装置の製造方法。 - 請求項7において、
前記オフセット絶縁層は、LOCOS法によって形成される、半導体装置の製造方法。
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