JP2010109048A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010109048A JP2010109048A JP2008278062A JP2008278062A JP2010109048A JP 2010109048 A JP2010109048 A JP 2010109048A JP 2008278062 A JP2008278062 A JP 2008278062A JP 2008278062 A JP2008278062 A JP 2008278062A JP 2010109048 A JP2010109048 A JP 2010109048A
- Authority
- JP
- Japan
- Prior art keywords
- transistor region
- film
- breakdown voltage
- voltage transistor
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】本発明に係る半導体装置の製造方法は、MONOS型メモリトランジスタ領域101及びトランジスタ領域100を同一の半導体基板に有する場合、MONOS型メモリトランジスタ領域の半導体基板上にトンネル酸化膜7を形成し、そのトンネル酸化膜7上及びトランジスタ領域のゲート絶縁膜5上に窒化シリコン膜8を形成し、その上に酸化シリコン膜9を形成する。MONOS型メモリトランジスタ領域にマスク膜10を形成し、マスク膜10を用いて酸化シリコン膜9を除去し、窒化シリコン膜8をドライエッチングにて除去し、トランジスタ領域100のゲート絶縁膜5の上層部分をウェットエッチングにより除去することを特徴とする。
【選択図】図3
Description
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記MONOS型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上に第1のマスク膜を形成し、前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第1のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
前記第2のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第3のマスク膜を形成し、前記第3のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上に第1のマスク膜を形成し、前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第1のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
前記第2のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第3のマスク膜を形成し、前記第3のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
図1〜図4の各図は、本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。また、図1〜図4に示す半導体装置は、同一基板上に高耐圧(HV)トランジスタ領域100、MONOS領域101及び低耐圧(LV)トランジスタ領域102を混載して有している。
図5〜図8の各図は、本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。また、図5〜図8に示す半導体装置は、同一基板上に高耐圧(HV)トランジスタ領域100、MONOS領域101及び低耐圧(LV)トランジスタ領域102を混載して有している。
Claims (6)
- MONOS型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記MONOS型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上に第1のマスク膜を形成し、前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第1のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
前記第2のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第3のマスク膜を形成し、前記第3のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - MONOS型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上に第1のマスク膜を形成し、前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第1のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第1のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第2のマスク膜を形成し、前記第2のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
前記第2のマスク膜を除去する工程と、
前記MONOS型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第3のマスク膜を形成し、前記第3のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 請求項1乃至4のいずれか一項において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をウェットエッチングにより除去する工程であることを特徴とする半導体装置の製造方法。
- 請求項1乃至5のいずれか一項において、前記ウェットエッチングは、フッ酸によるウェットエッチングであることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008278062A JP5458547B2 (ja) | 2008-10-29 | 2008-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008278062A JP5458547B2 (ja) | 2008-10-29 | 2008-10-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010109048A true JP2010109048A (ja) | 2010-05-13 |
JP5458547B2 JP5458547B2 (ja) | 2014-04-02 |
Family
ID=42298217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008278062A Expired - Fee Related JP5458547B2 (ja) | 2008-10-29 | 2008-10-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5458547B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08321607A (ja) * | 1995-05-26 | 1996-12-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003234325A (ja) * | 2001-12-04 | 2003-08-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005079430A (ja) * | 2003-09-02 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005109297A (ja) * | 2003-10-01 | 2005-04-21 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2005116974A (ja) * | 2003-10-10 | 2005-04-28 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2005116975A (ja) * | 2003-10-10 | 2005-04-28 | Seiko Epson Corp | 半導体装置の製造方法 |
-
2008
- 2008-10-29 JP JP2008278062A patent/JP5458547B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08321607A (ja) * | 1995-05-26 | 1996-12-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003234325A (ja) * | 2001-12-04 | 2003-08-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005079430A (ja) * | 2003-09-02 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005109297A (ja) * | 2003-10-01 | 2005-04-21 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2005116974A (ja) * | 2003-10-10 | 2005-04-28 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2005116975A (ja) * | 2003-10-10 | 2005-04-28 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5458547B2 (ja) | 2014-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI484567B (zh) | 半導體結構與其製造方法 | |
JP2006196843A (ja) | 半導体装置およびその製造方法 | |
JP2006019661A (ja) | 半導体装置及びその製造方法 | |
JP2009200396A (ja) | 半導体装置の製造方法 | |
JP2007088138A (ja) | 半導体装置の製造方法 | |
JP2010129978A (ja) | 半導体装置の製造方法 | |
JP2005353892A (ja) | 半導体基板、半導体装置及びその製造方法 | |
JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
JP5458547B2 (ja) | 半導体装置の製造方法 | |
JP2006310524A (ja) | 半導体装置およびその製造方法 | |
JP2005311390A (ja) | 半導体装置 | |
JP2010109049A (ja) | 半導体装置の製造方法 | |
JP2010098152A (ja) | 半導体装置の製造方法 | |
JP2004179301A (ja) | 半導体集積回路装置の製造方法 | |
JP2013048161A (ja) | 半導体装置の製造方法 | |
KR101128698B1 (ko) | 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 | |
JP2007324430A (ja) | 半導体装置の製造方法 | |
JP2008047691A (ja) | 半導体装置の製法 | |
JP2006237040A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2005286141A (ja) | 半導体装置の製造方法 | |
KR20060000483A (ko) | 반도체 소자의 제조방법 | |
JP2006216815A (ja) | フィールド酸化膜形成法 | |
KR100774788B1 (ko) | 반도체 소자의 제조방법 및 구조 | |
JP2005079290A (ja) | 半導体装置およびその製造方法 | |
JP2005223196A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110908 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130619 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130625 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130801 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131008 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131230 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |