JP2005079430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005079430A JP2005079430A JP2003309879A JP2003309879A JP2005079430A JP 2005079430 A JP2005079430 A JP 2005079430A JP 2003309879 A JP2003309879 A JP 2003309879A JP 2003309879 A JP2003309879 A JP 2003309879A JP 2005079430 A JP2005079430 A JP 2005079430A
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- bit line
- element isolation
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 MONOS型不揮発性メモリ搭載半導体装置で、周辺回路に多電源のMOSトランジスタを形成してもSTI領域(溝型素子分離領域)のエッジ部に生じる電界集中を抑制し、MOSトランジスタのキンク特性をなくす。
【解決手段】 半導体基板1にSTI領域を形成する。次に、半導体基板1表面に、第1のシリコン酸化膜6、シリコン窒化膜7および第2のシリコン酸化膜8から成る積層膜を形成する。次に、メモリセル部のビット線形成領域上と周辺回路部および論理回路部のSTI領域上の積層膜を除去する。次に、ビット線形成領域にビット線拡散層9を形成する。次に、ビット線拡散層9上にシリコン酸化膜10を形成するとともに周辺回路部および論理回路部のSTI領域と半導体基板表面との界面に丸め酸化処理を施す。これによってSTI領域のエッジ部において生じる寄生MOSトランジスタの電界集中が緩和され、キンク特性の発生が抑えられる。
【選択図】 図3
【解決手段】 半導体基板1にSTI領域を形成する。次に、半導体基板1表面に、第1のシリコン酸化膜6、シリコン窒化膜7および第2のシリコン酸化膜8から成る積層膜を形成する。次に、メモリセル部のビット線形成領域上と周辺回路部および論理回路部のSTI領域上の積層膜を除去する。次に、ビット線形成領域にビット線拡散層9を形成する。次に、ビット線拡散層9上にシリコン酸化膜10を形成するとともに周辺回路部および論理回路部のSTI領域と半導体基板表面との界面に丸め酸化処理を施す。これによってSTI領域のエッジ部において生じる寄生MOSトランジスタの電界集中が緩和され、キンク特性の発生が抑えられる。
【選択図】 図3
Description
本発明は、不揮発性半導体メモリと論理回路を混載した半導体装置の製造方法に係わり、特にビット線拡散層を有するMONOS(Metal−Oxide−Nitride−Oxide Silicon)型不揮発性メモリのメモリセル部と周辺回路および論理回路とがSTI(Shallow Trench Isolation:溝型素子分離)領域で電気的に絶縁分離されて同一半導体基板上に混載された半導体装置の製造方法に関する。
MONOS型不揮発性メモリの複数のメモリセルからなるメモリセル部とそれを駆動する周辺回路や論理回路を同一半導体基板上に混載した半導体装置は、メモリセル領域とSTI(溝型素子分離)領域によって電気的に絶縁分離された周辺回路部や論理回路部から構成されており、周辺回路部や論理回路部は複数の電源電圧で使用されるトランジスタで構成されている。例えば、電源電圧1.8Vで駆動される第1のトランジスタと電源電圧3.3Vで駆動される第2のトランジスタである。これら異なる電源電圧を使用するトランジスタは同一半導体基板上にそれぞれ異なる膜厚のゲート酸化膜を具備している。
なお、周辺回路部とは、メモリセルに対して外部から電圧を印加し読み出しや書き換えを制御するための回路を意味し、一方、論理回路部とは、半導体装置のメモリ以外の機能ブロック、たとえばデジタル信号処理などの論理演算ブロックや入出力回路ブロックなどを意味する。周辺回路部や論理回路部内にも内部の素子を分離するためにSTI領域が形成されている。
以下に従来のメモリセル領域と周辺回路部や論理回路部を混載した半導体装置の製造方法について、図14を参照しながら説明する。
図14(a)に示すように、周辺回路部や論理回路部において、上記の異なる膜厚のゲート酸化膜は以下のようにして形成する。まず、メモリセル領域以外の半導体基板1表面のシリコン酸化膜を例えばフッ酸で一旦除去した後、半導体基板表面に酸化処理を施すことにより第2のトランジスタを構成する第2のゲート酸化膜13を形成する。次に、第1のトランジスタ領域上に形成された第2のゲート酸化膜13を同様にフッ酸で除去した後、再び第1のトランジスタ領域上の半導体基板表面に酸化処理を施すことにより第1のトランジスタを構成する第1のゲート酸化膜14を形成する。
次に、図14(b)に示すように、上記の異なる膜厚のゲート酸化膜13、14を形成する際に、周辺回路および論理回路の第1のトランジスタ領域では2回フッ酸処理が施される(後述の図11(a)と図12(a)の工程中)ので、第1のトランジスタ領域の境界のSTI溝4内部に埋め込まれたシリコン酸化膜5も同じようにエッチングされ、STI端部のシリコン酸化膜5がシリコン表面よりも窪んだ形状となる。この状態で多結晶シリコン膜15からなるゲート電極を形成すると、STI端部のゲート電極がSTI領域と交差する個所で発生する電界集中によって、低閾値電圧をもった寄生MOSトランジスタが生じ、MOSトランジスタのゲート電圧−ドレイン電流特性(サブスレッショルド特性)に低閾値電圧をもつ寄生MOSトランジスタのゲート電圧−ドレイン電流特性が合成されたキンク特性が生じる。これによって、半導体装置のスタンバイ電流が増大するなどの問題が生じる。
上記の寄生MOSトランジスタが生じる個所、すなわちSTI端部のゲート電極がSTI領域と交差する個所は、図14の断面図では示されていない場所にあり、図15に示すこの半導体装置の模式的な平面図を用いて説明する。図14(a)は図15のA−A’部分の断面に相当する(ただし、図14(a)はゲート電極形成前の状態である)。STI領域(STI埋め込みシリコン酸化膜5)は、周辺回路・論理回路領域の余白部分に相当し、第1のトランジスタの活性領域と第2のトランジスタの活性領域およびメモリセル領域を隔てて、電気的に絶縁している。いまB−B’断面について考えると、寄生MOSトランジスタは、第1のトランジスタではその活性領域とそのゲート電極15G1が交差する個所21、22で生じる。第2のトランジスタ領域も同様の個所23、24に寄生MOSトランジスタが生じる。
なお、メモリセル領域と周辺回路部や論理回路部とを分離するSTI領域については、メモリセル領域に対して一定のマージンをもってONO膜がカバーされているので、STI領域のメモリセル領域側の端部では影響は相対的に軽微である。しかし、一方のメモリセル領域外(周辺回路部や論理回路部)側の端部では上記と同様の問題がある。
上記の例では電源電圧1.8VのMOSトランジスタと電源電圧3.3VのMOSトランジスタが集積された半導体装置を示したが、同一半導体基板表面にさらに複数の電源電圧をもつMOSトランジスタを形成する場合には、さらに複数種類の膜厚をもつゲート酸化膜を形成する必要が生じ、その度にゲート酸化とゲート酸化膜の除去を施す工程が繰り返されることになるので、STI端部におけるSTI内部に埋め込まれたシリコン酸化膜の落ち込みはより大きくなる。このような場合には、STI端部のゲート電極とSTI領域が交差するところで発生する電界集中はさらに大きくなるので、STI端部でゲート絶縁破壊が起きるなどの歩留まり低下や信頼性低下を引き起こす原因となる。
同様の課題を解決するためになされた例としては、スタックゲート型不揮発性メモリでSTIの溝を絶縁膜で埋め込む前に周辺回路部の素子領域上端部のバーズビーク酸化膜をメモリセル部のそれよりも大きく形成する方法が開示されている(例えば、特許文献1参照)。
上記の問題を図7ないし図13で示す従来の半導体装置の製造方法を示す工程概略断面図(図15のA−A’相当部分での断面)を参照しながら詳細に説明する。なお、従来例の工程概略断面図において、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
まず、図7(a)に示すように、半導体基板1の表面に薄い第1のシリコン酸化膜2をドライ酸化により例えば10nm程度形成したのち、減圧CVD法によりシリコン窒化膜3を180nm程度形成する。
次に、図7(b)に示すように、半導体基板1の表面に光リソグラフィー法によって溝型素子分離領域を形成すべき領域が開口するような所望のレジストパターン101を形成し、これをエッチングマスクとして、反応性イオンエッチングによりシリコン窒化膜3およびシリコン酸化膜2をそれぞれ異方性エッチングする。
さらに、図7(c)に示すように、レジストパターン101を、例えば酸素プラズマによるアッシング処理及び硫酸過水処理により除去したのち、シリコン窒化膜3をエッチングマスクとして反応性イオンエッチングにより半導体基板1を300nm程度異方性エッチングして、半導体基板1に凹部の素子分離溝(STI溝)4を形成する。
次に、図8(a)に示すように、このSTI溝4に素子分離用の絶縁膜を埋め込むために、例えば高密度プラズマCVD法により、USG(Undoped Silicate Galass)膜からなるシリコン酸化膜5を550nm程度半導体基板1に全面成膜する。
次に、図8(b)に示すように、半導体基板1の表面を平坦にするためにCMP(Chemical Mechanical Polishing:化学的機械的研磨)法によって半導体基板1を研磨する。このとき、CMP研磨時のUSG膜(シリコン酸化膜5)に対するシリコン窒化膜3との選択比はおよそ3とシリコン窒化膜3の方がUSG膜に比べて3倍研磨レートが低いのでシリコン窒化膜3はCMP研磨時のストッパー膜として働き、STI溝4内にシリコン酸化膜5(USG膜)が埋め込まれたSTI領域(溝型素子分離領域)が形成される。そのあと、半導体基板1上のシリコン窒化膜3およびシリコン酸化膜2を除去する。
次に、図8(c)に示すように、MONOS型不揮発性メモリの誘電体膜を構成するボトムシリコン酸化膜6を例えばドライ酸化で7nm程度形成する。さらに、シリコン窒化膜7を減圧CVD法により17nm程度堆積し、これを熱酸化することによりトップシリコン酸化膜8を形成し、ボトムシリコン酸化膜厚7nm、シリコン窒化膜厚7nm、トップシリコン酸化膜厚13nmの積層膜を形成する。
次に、図9(a)に示すように、ビット線を形成するためにビット線領域を開口するような所望のレジストパターン102を光リソグラフィー法により形成する。
次に、図9(b)に示すように、レジストパターン102をエッチングマスクとしてトップシリコン酸化膜8、シリコン窒化膜7およびボトムシリコン酸化膜6を異方性エッチングにより除去する。
次に、図9(c)に示すように、この状態で、ビット線拡散層9を形成するために例えば砒素を注入エネルギー30keV、ドーズ量4×1015cm-2の条件でイオン注入法により注入し、ビット線拡散層9を形成し、その後、レジストパターン102を除去する。
次に、図10(a)に示すように、ビット線領域にシリコン酸化膜10を例えばドライ酸化により20nm程度酸化することにより形成する。このとき、シリコン窒化膜7は耐酸化マスクとして働くのでビット線領域以外は酸化されない。
次に、図10(b)に示すように、半導体基板1の表面にシリコン窒化膜11を例えば減圧CVD法により20nm程度堆積し、さらにCVD法によりシリコン酸化膜12を50nm程度堆積する。
次に、図10(c)に示すように、メモリセル領域を少なくとも覆うようなレジストパターン103を光リソグラフィー法により形成し、これをエッチングマスクとしてメモリセル領域以外のシリコン酸化膜12およびシリコン窒化膜11を除去する。さらに、トップシリコン酸化膜8、シリコン窒化膜7およびボトムシリコン酸化膜6を下敷き膜としてイオン注入を行い、周辺回路領域のウエル30を形成する。
次に、図11(a)に示すように、トップシリコン酸化膜8を例えば20:1フッ酸で除去したのち、シリコン窒化膜7を例えば熱燐酸で除去する。さらに、ボトムシリコン酸化膜6も同様に20:1フッ酸で除去し、周辺回路領域の半導体基板1表面のシリコンを露出させる。
次に、図11(b)に示すように、レジストパターン103を除去したのち半導体基板1を例えばウエット酸化により9nm程度酸化することにより、周辺回路領域に第2のゲート酸化膜13を形成する。このとき、メモリセル領域上は耐酸化膜であるシリコン窒化膜11で覆われているので酸化されない。
次に、図11(c)に示すように、メモリセル領域を開口するようなレジストパターン104を形成し、これをエッチングマスクとしてメモリセル領域のシリコン酸化膜12およびシリコン窒化膜11を除去する。
次に、図12(a)に示すように、レジストパターン104を除去し、周辺回路領域の第1のトランジスタ領域を開口するようなレジストパターン105を形成する。これをエッチングマスクとして、第2のゲート酸化膜13を例えば20:1フッ酸を用いて除去する。
次に、図12(b)に示すように、レジストパターン105を除去したのち、半導体基板表面を例えばランプ酸化により3.2nm程度酸化する。これにより第1のトランジスタ領域に膜厚3.2nmの第1のゲート酸化膜14を形成する。同時に第2のトランジスタ領域にも7.5nmの第2ゲート酸化膜13を形成する。
次に、図12(c)に示すように、半導体基板表面に例えば減圧CVD法で多結晶シリコン膜15を200nm堆積したのち、メモリセル領域のワード線および周辺回路領域の周辺回路や論理回路を構成するMOSトランジスタのゲート電極の形成用マスクとなる所望のレジストパターン106を形成する。
次に、図13(a)に示すように、レジストパターン106をエッチングマスクとして多結晶シリコン膜15をエッチングし、メモリセル領域にメモリセルのワード線15Wを周辺回路領域にMOSトランジスタのゲート電極15Gを形成する。
次に、図13(b)に示すように、周辺回路領域のMOSトランジスタのソース・ドレイン拡散層31およびサイドウォール16を形成する。
次に、図13(c)に示すように、例えばコバルトなどの金属膜を堆積し、ランプアニ−ルを行うことにより自己整合的にコバルトシリサイド層17をSTI領域以外のシリコン表面、例えばメモリセル領域のワード線15W上、周辺回路のMOSトランジスタのゲート電極15G上および拡散層31上に形成する。次に、メタル下層間絶縁膜18を堆積する。
特開2001−15618号公報(第10頁、図1−図5)
上記従来の半導体装置の製造方法では、周辺回路部に異なる電源電圧のMOSトランジスタを形成するために、それぞれ異なる膜厚のゲート酸化膜13、14を形成する必要がある。このとき、まず第2のトランジスタ領域に第2のゲート酸化膜13を形成した後、第1のトランジスタ領域を開口するようなレジストパターン105を形成し、これをエッチングマスクとして第1のトランジスタ領域に形成された第2のゲート酸化膜13をフッ酸で一旦除去する必要がある。このとき、STI溝5内部に埋め込まれたシリコン酸化膜5もエッチングされることになり、図14に示されるように、STIエッジに局所的にシリコン酸化膜5の窪みが形成される。この窪みが残った状態で、多結晶シリコン膜15からなるゲート電極15G(図13(a))を形成すると、ゲート電極15GがSTI領域と交差する個所、すなわちゲート電極15Gと直交して配置されたSTI領域(図示せず)と交差する個所において、STIエッジの活性領域の側面と上記の窪みにカバーされたゲート電極によって、寄生MOSトランジスタが形成されることになる。特に、このSTI領域のエッジ部においては活性領域の表面および側面から電界がかかることにより電界集中が生じ、局所的に低閾値の寄生MOSトランジスタが生じる。このため、通常のMOSトランジスタのサブスレッショルド特性に低閾値を持つ寄生MOSトランジスタのサブスレッショルド特性が合成されたようなキンク特性が現れることになり、半導体装置のスタンバイ電流が増加する。なお、図14(a)は図12(b)と同じ状態を示す図であり、図14(b)は図12(c)の状態のときのSTI端部の拡大図である。
上記に示した従来の半導体装置の製造方法では、周辺回路に2電源系のMOSトランジスタを備えた半導体装置の製造方法を例示したが、さらに複数の異なる電源電圧を持つ、多電源電圧のMOSトランジスタを備えた半導体装置の場合には、その製造方法において、さらに複数種類の異なる膜厚のゲート酸化膜を形成する必要があるため、ゲート酸化工程とゲート酸化膜除去工程が増加し、STIエッジに局所的に形成されるシリコン酸化膜5の窪みはさらに大きくなる。これによって、STI領域のエッジ部での電界集中はさらに大きくなり、MOSトランジスタのキンク特性はより顕著になる。このことが半導体装置のスタンバイ電流の増加を招き、さらにはSTI領域のエッジ部におけるゲート酸化膜の信頼性劣化を促進することになる。さらに悪い場合には、ゲート絶縁破壊などの初期不良を招き、歩留り低下の原因となることがある。
本発明は、上記事情に鑑みてなされたもので、周辺回路に多電源のMOSトランジスタを形成してもSTI領域のエッジ部に生じる電界集中を抑制し、MOSトランジスタのキンク特性をなくすことにより、半導体装置のスタンバイ電流を抑えたり、STI領域のエッジ部でのゲート酸化膜の信頼性劣化や絶縁破壊の生じない半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の第1の半導体装置の製造方法は、複数のMONOS型不揮発性メモリセルが形成されたメモリセル部と、メモリセル部を駆動するための周辺回路部および論理回路部とを、第1の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、半導体基板に第1の溝型素子分離領域を形成するとともに周辺回路部および論理回路部の形成領域内に第2の溝型素子分離領域を形成する工程と、次に、半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜から成る積層膜を形成する工程と、次に、メモリセル部のビット線形成領域上と第1の溝型素子分離領域および第2の溝型素子分離領域上との積層膜を除去する工程と、次に、ビット線形成領域にビット線拡散層を形成する工程と、次に、ビット線拡散層上にビット線酸化膜を形成するとともに第1の溝型素子分離領域および第2の溝型素子分離領域と半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする。
本発明の第2の半導体装置の製造方法は、複数のMONOS型不揮発性メモリセルが形成されたメモリセル部と、メモリセル部を駆動するための周辺回路部および論理回路部とを、第1の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、半導体基板に第1の溝型素子分離領域を形成するとともに周辺回路部および論理回路部の形成領域内に第2の溝型素子分離領域を形成する工程と、次に、半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜から成る積層膜を形成する工程と、次に、メモリセル部のビット線形成領域上の積層膜を除去する工程と、次に、ビット線形成領域にビット線拡散層を形成する工程と、次に、第1の溝型素子分離領域および第2の溝型素子分離領域上の積層膜を除去する工程と、次に、ビット線拡散層上にビット線酸化膜を形成するとともに第1の溝型素子分離領域および第2の溝型素子分離領域と半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする。
本発明の第1の半導体装置の製造方法によれば、ビット線形成領域上の積層膜を除去する際に、溝型素子分離領域の積層膜も同時に除去しておき、ビット線形成領域にビット線酸化膜を形成する酸化処理工程において、同時にメモリセル領域以外の溝型素子分離領域のエッジ部に在るシリコン(半導体基板)も酸化されてバーズビークが入り込むので、溝型素子分離領域のエッジ部の活性領域が丸められる。これによって、周辺回路部や論理回路部にゲート酸化膜厚の異なる複数のMOSトランジスタが形成されても、溝型素子分離領域のエッジ部において生じる寄生MOSトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、溝型素子分離領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、溝型素子分離領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
また、本発明の第2の半導体装置の製造方法によれば、ビット線拡散層を形成した後、溝型素子分離領域上の積層膜を除去し、その次のビット線形成領域にビット線酸化膜を形成する酸化処理工程において、同時にメモリセル領域以外の溝型素子分離領域のエッジ部に在るシリコン(半導体基板)も酸化されてバーズビークが入り込むので、溝型素子分離領域のエッジ部の活性領域が丸められる。これによって、周辺回路部や論理回路部にゲート酸化膜厚の異なる複数のMOSトランジスタが形成されても、溝型素子分離領域のエッジ部において生じる寄生MOSトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、溝型素子分離領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、溝型素子分離領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
以下、本発明の実施形態について図面を用いて説明する。なお、実施形態を説明するための全図において、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
(第1の実施形態)
図1乃至図3は、本発明の第1の実施形態を示す半導体装置の製造方法を示す概略工程断面図(図15のA−A’相当部分での断面)である。
図1乃至図3は、本発明の第1の実施形態を示す半導体装置の製造方法を示す概略工程断面図(図15のA−A’相当部分での断面)である。
まず、図1(a)に示すように、従来の半導体装置の製造方法と同様の工程を経て、半導体基板1の主面上に凹部からなるSTI溝4を形成し、シリコン酸化膜5をSTI溝4内部に埋め込んでSTI領域を形成する。(従来技術の図7および図8参照)その後、半導体基板1表面に、MONOS型不揮発性メモリの誘電体膜を構成するボトムシリコン酸化膜6を例えばドライ酸化で7nm程度形成する。さらに、シリコン窒化膜7を減圧CVD法により17nm程度堆積し、これを熱酸化することによりトップシリコン酸化膜8を形成し、ボトムシリコン酸化膜厚7nm、シリコン窒化膜厚7nm、トップシリコン酸化膜厚13nmから成る積層膜を形成する。なお、図示していないが、メモリセル領域と周辺回路部および論理回路部とを分離するSTI領域についても、周辺回路部のSTI領域と同様に形成される。
次に、図1(b)に示すように、メモリセル部のビット線領域およびメモリセル領域外のSTI領域上を開口するような所望のレジストパターン110を光リソグラフィー法により形成する。
次に、図1(c)に示すように、レジストパターン110をエッチングマスクとしてトップシリコン酸化膜8、シリコン窒化膜7およびボトムシリコン酸化膜6を異方性エッチングにより除去する。これにより、メモリセル部のビット線領域およびメモリセル領域以外のSTI領域上を開口し、半導体基板1を露出させる。
次に、図2(a)に示すように、メモリセル部のみを開口するようなレジストパターン111を同様に光リソグラフィーにより形成する。これを注入マスクとして、メモリセル部のビット線領域にビット線拡散層9を形成するために、例えば砒素を注入エネルギー30keV、ドーズ量4×1015cm-2の条件でイオン注入法により注入し、N型のビット線拡散層9を形成する。
次に、図2(b)に示すように、レジストパターン111を、例えば酸素プラズマによるアッシング処理及を施すことにより除去し、メモリセル領域外のSTI領域の半導体基板を再び露出させる。その後、メモリセル部のビット線領域にシリコン酸化膜10(ビット線酸化膜)を例えばドライ酸化により20nm程度酸化することにより形成すると同時に、図3(b)に示すように、STI領域のSTI領域のエッジ部のシリコンに丸め酸化処理を施す。このとき、シリコン窒化膜7は耐酸化マスクとして働くのでメモリセル部のビット線領域のシリコンおよびメモリセル領域以外のSTI領域のエッジ部のシリコン以外は酸化されない。なお、図3(a)は図2(b)と同じ状態を示す図であり、図3(b)はそのときのSTI領域のエッジ部の拡大図である。
次に、図2(c)に示すように、半導体基板1の表面にシリコン窒化膜11を例えば減圧CVD法により20nm程度堆積し、さらにCVD法によりシリコン酸化膜12を50nm程度堆積する。
以降の工程については図示しないが、従来の半導体装置の製造方法と同様の工程(従来技術の図10(c)乃至図13参照)を経ることによって、本発明の第1の実施形態で示す半導体装置を完成する。
なお、図示していないが、論理回路部についても、周辺回路部と同様である。
以上説明したように、本発明の第1の実施形態で示した半導体装置の製造方法によれば、図1(c)のように、ビット線領域上のボトムシリコン酸化膜6、シリコン窒化膜7およびトップシリコン酸化膜8を除去する際に、周辺回路部のSTI領域上のボトム酸化膜6、シリコン窒化膜7およびトップ酸化膜8も同時に除去しておき、図3(b)に示すように、ビット線領域にシリコン酸化膜10を形成する工程において、同時にメモリセル領域以外のSTI領域のエッジ部に在るシリコン(半導体基板1)も酸化されてバーズビークが入り込むので、STIエッジの活性領域が丸められる。これによってSTI領域のエッジ部において生じる寄生MOSトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、STI領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、STI領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
(第2の実施形態)
図4乃至図6は、本発明の第2の実施形態を示す半導体装置の製造方法を示す概略工程断面図(図15のA−A’相当部分での断面)である。
図4乃至図6は、本発明の第2の実施形態を示す半導体装置の製造方法を示す概略工程断面図(図15のA−A’相当部分での断面)である。
まず、図4(a)に示すように、従来の半導体装置の製造方法と同様の工程を経て、半導体基板1の主面上に凹部からなるSTI溝4を形成し、シリコン酸化膜5をSTI溝4内部に埋め込んでSTI領域を形成する。(従来技術の図7および図8参照)その後、半導体基板1表面に、MONOS型不揮発性メモリの誘電体膜を構成するボトムシリコン酸化膜6を例えばドライ酸化で7nm程度形成する。さらに、シリコン窒化膜7を減圧CVD法により17nm程度堆積し、これを熱酸化することによりトップシリコン酸化膜8を形成し、ボトムシリコン酸化膜厚7nm、シリコン窒化膜厚7nm、トップシリコン酸化膜厚13nmから成る積層膜を形成する。なお、図示していないが、メモリセル領域と周辺回路部および論理回路部とを分離するSTI領域についても、周辺回路部のSTI領域と同様に形成される。
次に、図4(b)に示すように、従来の半導体装置の製造方法と同様の方法で、メモリセル部のビット線領域のみを開口するような所望のレジストパターン102を光リソグラフィー法により形成する。
次に、図4(c)に示すように、従来の半導体装置の製造方法と同様の方法で、レジストパターン102をエッチングマスクとしてトップシリコン酸化膜8、シリコン窒化膜7およびボトムシリコン酸化膜6を異方性エッチングにより除去する。
次に、図5(a)に示すように、従来の半導体装置の製造方法と同様の方法で、ビット線拡散層9を形成するために例えば砒素を注入エネルギー30keV、ドーズ量4×1015cm-2の条件でイオン注入法により注入し、ビット線拡散層9を形成し、その後、レジストパターン102を除去する。
次に、図5(b)に示すように、メモリセル領域以外のSTI領域上のみを開口するようなレジストパターン120を光リソグラフィー法により形成する。
次に、図5(c)に示すように、レジストパターン120をエッチングマスクとしてメモリセル領域以外のSTI領域上のトップシリコン酸化膜8、シリコン窒化膜7およびボトムシリコン酸化膜6を異方性エッチングにより除去する。
次に、図6(a)に示すように、レジストパターン120を、例えば酸素プラズマによるアッシング処理及を施すことにより除去し、周辺回路部のSTI領域の半導体基板およびメモリセル部のビット線領域を再び露出させる。その後、メモリセル部のビット線領域にシリコン酸化膜10(ビット線酸化膜)を例えばドライ酸化により20nm程度酸化することにより形成すると同時に、図6(b)に示すように、周辺回路部のSTI領域のエッジ部のシリコンに丸め酸化処理を施す。このとき、シリコン窒化膜7は耐酸化マスクとして働くのでメモリセル部のビット線領域のシリコンおよび周辺回路部のSTI領域のエッジ部のシリコン以外は酸化されない。
次に、図6(c)に示すように、半導体基板1の表面にシリコン窒化膜11を例えば減圧CVD法により20nm程度堆積し、さらにCVD法によりシリコン酸化膜12を50nm程度堆積する。
以降の工程については図示しないが、従来の半導体装置の製造方法と同様の工程(従来技術の図10(c)乃至図13参照)を経ることによって、本発明の第2の実施形態で示す半導体装置を完成する。
なお、図示していないが、論理回路部についても、周辺回路部と同様である。
以上説明したように、本発明の第2の実施形態で示した半導体装置の製造方法によれば、ビット線拡散層9を形成した後、図5(c)のように、周辺回路部のSTI領域上のボトムシリコン酸化膜6、シリコン窒化膜7およびトップシリコン酸化膜8を除去しておき、その次の工程のビット線領域にシリコン酸化膜10を形成する工程において、図6(b)に示すように、周辺回路部のSTI領域のエッジ部に在るシリコン(半導体基板1)も同時に酸化されてバーズビークが入り込み、STI領域のエッジ部の活性領域が丸められる。これによってSTI領域のエッジ部において生じる寄生MOSトランジスタの電界集中が緩和され、キンク特性の発生が抑えられるので、半導体装置のスタンバイ電流を抑制することができる。また、STI領域のエッジ部でのゲート酸化膜の信頼性劣化も抑えることができるので信頼性の高い半導体装置を製造することができる。またさらには、STI領域のエッジ部でのゲート酸化膜の絶縁破壊も抑えることができるので高歩留まりを得ることができる。
以上、本発明を実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
本発明にかかる半導体装置の製造方法は、STI領域のエッジ部の活性領域が丸められ、これによってSTI領域のエッジ部において生じる寄生MOSトランジスタの電界集中が緩和され、キンク特性の発生を抑えることができ、MONOS型不揮発性メモリを搭載した半導体装置等に有用である。
1 半導体基板
4 素子分離溝(STI溝)
5 STI埋め込みシリコン酸化膜
6 ボトムシリコン酸化膜
7 第1のシリコン窒化膜
8 トップシリコン酸化膜
9 ビット線拡散層
10 シリコン酸化膜
11 第2のシリコン窒化膜
13 第2のゲート酸化膜
14 第1のゲート酸化膜
15 多結晶シリコン膜
15G ゲート電極
16 サイドウォール
17 シリサイド層
18 層間絶縁膜
31 ソース・ドレイン拡散層
4 素子分離溝(STI溝)
5 STI埋め込みシリコン酸化膜
6 ボトムシリコン酸化膜
7 第1のシリコン窒化膜
8 トップシリコン酸化膜
9 ビット線拡散層
10 シリコン酸化膜
11 第2のシリコン窒化膜
13 第2のゲート酸化膜
14 第1のゲート酸化膜
15 多結晶シリコン膜
15G ゲート電極
16 サイドウォール
17 シリサイド層
18 層間絶縁膜
31 ソース・ドレイン拡散層
Claims (2)
- 複数のMONOS型不揮発性メモリセルが形成されたメモリセル部と、前記メモリセル部を駆動するための周辺回路部および論理回路部とを、第1の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、
前記半導体基板に前記第1の溝型素子分離領域を形成するとともに前記周辺回路部および論理回路部の形成領域内に第2の溝型素子分離領域を形成する工程と、
次に、前記半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜から成る積層膜を形成する工程と、
次に、前記メモリセル部のビット線形成領域上と前記第1の溝型素子分離領域および前記第2の溝型素子分離領域上との前記積層膜を除去する工程と、
次に、前記ビット線形成領域にビット線拡散層を形成する工程と、
次に、前記ビット線拡散層上にビット線酸化膜を形成するとともに前記第1の溝型素子分離領域および前記第2の溝型素子分離領域と前記半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする半導体装置の製造方法。 - 複数のMONOS型不揮発性メモリセルが形成されたメモリセル部と、前記メモリセル部を駆動するための周辺回路部および論理回路部とを、第1の溝型素子分離領域を介して同一半導体基板上に配置した半導体装置の製造方法であって、
前記半導体基板に前記第1の溝型素子分離領域を形成するとともに前記周辺回路部および論理回路部の形成領域内に第2の溝型素子分離領域を形成する工程と、
次に、前記半導体基板表面に、第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜から成る積層膜を形成する工程と、
次に、前記メモリセル部のビット線形成領域上の前記積層膜を除去する工程と、
次に、前記ビット線形成領域にビット線拡散層を形成する工程と、
次に、前記第1の溝型素子分離領域および前記第2の溝型素子分離領域上の前記積層膜を除去する工程と、
次に、前記ビット線拡散層上にビット線酸化膜を形成するとともに前記第1の溝型素子分離領域および前記第2の溝型素子分離領域と前記半導体基板表面との界面に丸め酸化処理を施す工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003309879A JP2005079430A (ja) | 2003-09-02 | 2003-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003309879A JP2005079430A (ja) | 2003-09-02 | 2003-09-02 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005079430A true JP2005079430A (ja) | 2005-03-24 |
Family
ID=34411909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003309879A Pending JP2005079430A (ja) | 2003-09-02 | 2003-09-02 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005079430A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010109048A (ja) * | 2008-10-29 | 2010-05-13 | Seiko Epson Corp | 半導体装置の製造方法 |
US8236707B2 (en) | 2010-02-25 | 2012-08-07 | Mitsubishi Electric Corporation | Method of manufacturing a semiconductor device |
-
2003
- 2003-09-02 JP JP2003309879A patent/JP2005079430A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010109048A (ja) * | 2008-10-29 | 2010-05-13 | Seiko Epson Corp | 半導体装置の製造方法 |
US8236707B2 (en) | 2010-02-25 | 2012-08-07 | Mitsubishi Electric Corporation | Method of manufacturing a semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7858490B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
US7511331B2 (en) | Semiconductor device having side wall spacers | |
US7709347B2 (en) | Semiconductor device and method of fabricating the same | |
KR100232668B1 (ko) | 반도체장치 및 그 제조방법 | |
TW550816B (en) | Semiconductor device and manufacturing method thereof | |
US7791163B2 (en) | Semiconductor device and its manufacturing method | |
JP2007335559A (ja) | 半導体装置の製造方法 | |
KR100569634B1 (ko) | 반도체 장치 및 그 제조방법 | |
JP2004363443A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR100655289B1 (ko) | 플래시 메모리 제조 방법 | |
US6844239B2 (en) | Method for forming shallow well of semiconductor device using low-energy ion implantation | |
JP2010109019A (ja) | 半導体装置およびその製造方法 | |
US7250339B2 (en) | Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof | |
JP2005079430A (ja) | 半導体装置の製造方法 | |
US20020187615A1 (en) | Method for forming isolations in memory devices with common source lines | |
JP2009164504A (ja) | 容量素子、容量素子を含む不揮発性記憶装置およびその製造方法 | |
JP3860408B2 (ja) | 半導体装置、及び、半導体装置の製造方法 | |
JP2005142362A (ja) | 半導体装置及びその製造方法 | |
US7408221B2 (en) | Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof | |
JP2006352003A (ja) | 半導体装置およびその製造方法 | |
JP2006080129A (ja) | 半導体装置の製造方法 | |
JP2005005508A (ja) | 半導体装置及びその製造方法 | |
JP5691412B2 (ja) | 半導体装置及びその製造方法 | |
JPH08335627A (ja) | 半導体装置およびその製造方法 | |
KR20050112990A (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 |