KR100552827B1 - 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법 - Google Patents
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Abstract
고전압 반도체 소자의 제조 방법을 제공한다. 본 발명은 실리콘 기판 내에 각각 P형 불순물 및 N형 불순물이 주입된 P형 영역 및 N형 영역을 형성하는 것을 포함한다. 상기 실리콘 기판의 표면을 노출하는 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성한다. 상기 실리콘 질화막 패턴을 식각 마스크로 상기 노출된 실리콘 기판을 식각하여 트랜치를 형성한다. 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 제거하여 상기 트랜치에 트랜치 산화막 패턴을 형성한다. 상기 트랜치 산화막 패턴이 형성된 실리콘 기판 상에 게이트 산화막을 형성함과 아울러 상기 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물을 실리콘 기판 내로 드라이브 인시켜 깊은 P웰과 N웰을 동시에 형성한다. 이와 같이 게이트 형성 공정에서 깊은 P웰과 N웰을 동시에 형성함으로써 웰 드라이브 인 공정 시간을 줄일 수 있고, 제조 공정 시간을 줄일 수 있다.
웰, 게이트 산화막, 드라이브 인
Description
도 1 내지 도 7은 본 발명에 의한 고전압 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 고전압 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 깊은 웰 및 게이트 산화막 형성 공정을 포함하는 고전압 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 고전압 반도체 소자는 실리콘 기판 내에 P웰 및 N웰을 구비한다. 상기 P웰은 실리콘 기판에 P형 불순물을 주입한 후 고온에서 장시간 어닐링하여 P형 불순물을 실리콘 기판 내로 드라이브 인(drive in)시켜 형성한다. 그리고, 상기 N웰은 실리콘 기판에 N형 불순물을 주입한 후 고온에서 장시간 어닐링하여 N형 불순물을 실리콘 기판 내로 드라이브 인(drive in)시켜 형성한다.
그런데, 상기 P웰 및 N웰을 형성하기 위한 각각의 드라이브 인 공정은 공정 시간이 길고 개개의 드라이브 인 공정을 수행해야 하기 때문에 고전압 반도체 소자의 제조 시간이 매우 길어지는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 P웰 및 N웰을 형성하기 위한 드라이브 인 공정의 문제점을 개선할 수 있는 고집적 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 고전압 반도체 소자의 제조 방법은 실리콘 기판 내에 각각 P형 불순물 및 N형 불순물이 주입된 P형 영역 및 N형 영역을 형성하는 것을 포함한다. 상기 실리콘 기판의 표면을 노출하는 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성한다. 상기 실리콘 질화막 패턴을 식각 마스크로 상기 노출된 실리콘 기판을 식각하여 트랜치를 형성한다. 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 제거하여 상기 트랜치에 트랜치 산화막 패턴을 형성한다. 상기 트랜치 산화막 패턴이 형성된 실리콘 기판 상에 게이트 산화막을 형성함과 아울러 상기 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물을 실리콘 기판 내로 드라이브 인시켜 깊은 P웰과 N웰을 동시에 형성한다.
이와 같이 게이트 형성 공정에서 깊은 P웰과 N웰을 동시에 형성함으로써 웰 드라이브 인 공정 시간을 줄일 수 있고, 제조 공정 시간을 줄일 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 7은 본 발명에 의한 고전압 반도체 소자의 제조 방법을 설명하 기 위하여 도시한 단면도들이다.
도 1을 참조하면, 실리콘 기판(100) 상에 버퍼 산화막(102)을 형성한다. 이어서, 상기 버퍼 산화막(102) 상에 상기 버퍼 산화막(102)의 제1 부분을 노출하는 제1 마스크 패턴(104)을 형성한다. 이어서, 상기 제1 마스크 패턴(104)을 이온주입마스크로 하여 P웰 형성용 불순물(105, P형 불순물)을 주입하여 실리콘 기판(100) 내에 P형 영역(106)을 형성한다.
도 2를 참조하면, 상기 제1 마스크 패턴(104)을 제거한다. 이어서, 상기 버퍼 산화막(102) 상에 상기 버퍼 산화막(102)의 제2 부분을 노출하는 제2 마스크 패턴(108)을 형성한다. 이어서, 상기 제2 마스크 패턴(108)을 이온주입마스크로 하여 N웰 형성용 불순물(109, N형 불순물)을 주입하여 실리콘 기판(100) 내에 N형 영역(110)을 형성한 후, 버퍼 산화막(102)을 제거한다.
도 3을 참조하면, 상기 P형 영역(106) 및 N형 영역(110)이 형성된 실리콘 기판(100) 상에 패드 산화막(112) 및 실리콘 질화막(114)을 순차적으로 형성한다. 상기 패드 산화막(112) 및 실리콘 질화막(114)은 후에 소자 분리 공정을 진행하기 위하여 형성하는 것이다.
도 4를 참조하면, 상기 실리콘 질화막(114) 및 패드 산화막(112)을 패터닝하여 상기 실리콘 기판(100)의 표면을 노출하는 실리콘 질화막 패턴(114a) 및 패드 산화막 패턴(112a)을 형성한다. 이어서, 상기 실리콘 질화막 패턴(114a)을 식각 마스크로 상기 노출된 실리콘 기판(100)을 식각하여 트랜치(116)를 형성한다.
도 5 및 도 6을 참조하면, 상기 트랜치(116) 내부를 매몰하도록 트랜치 산화 막(118)을 형성한다. 이어서, 상기 실리콘 질화막 패턴(114a)의 표면을 노출하도록 상기 매몰 산화막(118)을 화학기계적연마한다. 이후에, 상기 실리콘 질화막 패턴(114a) 및 패드 산화막 패턴(112a)을 식각하여 제거한다. 이에 따라, 상기 트랜치(116)에는 트랜치 산화막 패턴(118a)이 형성되어 소자분리가 완성된다.
도 7을 참조하면, 트랜치 산화막 패턴(118a)이 형성된 실리콘 기판(100) 상에 게이트 산화막(120)을 형성함과 아울러 P웰(106a)과 N웰(110a)을 동시에 형성한다. 다시 말해, 상기 게이트 산화막 형성시 수행하는 어닐 스텝(anneal step)에서 P형 영역(106) 및 N형 영역(110) 내의 P형 불순물 및 N형 불순물이 실리콘 기판(100) 내로 드라이브 인되는 드라이브 인 공정을 진행하여 깊은(deep) P웰(106a)과 N웰(110a)을 동시에 형성한다.
이와 같이 게이트 형성 공정의 어닐 스텝에서 깊은 P웰(106a)과 N웰(110a)을 동시에 형성함으로써 웰 드라이브 인 공정 시간을 줄일 수 있고, 불필요한 장비 투자를 줄일 수 있고, 생산 재료 절약 등의 이익을 얻을 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다.
상술한 바와 같이 본 발명은 게이트 산화막 형성시 수행하는 어닐 스텝(anneal step)에서 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물이 실리콘 기판 내로 드라이브 인되어 P웰과 N웰을 동시에 형성한다. 이에 따라, 본 발명은 제조 공정 수를 줄일 수 있어 전체적인 제조 공정시간을 줄일 수 있다. 그리고, 본 발명은 불필요한 장비 투자를 줄일 수 있고, 생산 재료 절약 등의 이익을 얻을 수 있다.
Claims (5)
- 실리콘 기판 내에 각각 P형 불순물 및 N형 불순물이 주입된 P형 영역 및 N형 영역을 형성하는 단계;상기 실리콘 기판의 표면을 노출하는 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성하는 단계;상기 실리콘 질화막 패턴을 식각 마스크로 상기 노출된 실리콘 기판을 식각하여 트랜치를 형성하는 단계;상기 실리콘 질화막 패턴과 패드 산화막 패턴을 제거하여 상기 트랜치에 트랜치 산화막 패턴을 형성하는 단계; 및상기 트랜치 산화막 패턴이 형성된 실리콘 기판 상에 게이트 산화막을 형성함과 아울러 상기 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물을 실리콘 기판 내로 드라이브 인시켜 깊은 P웰과 N웰을 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 P웰과 N웰은 상기 게이트 산화막 형성시 수행하는 어닐 스텝(anneal step)에서 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 P형 영역 및 N형 영역을 형성하는 단계 는,상기 실리콘 기판 상에 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막의 제1 부분을 노출하는 제1 마스크 패턴을 형성하는 단계와, 상기 제1 마스크 패턴을 이온주입마스크로 하여 P웰 형성용 불순물을 주입하여 실리콘 기판 내에 P형 영역을 형성하는 단계와, 상기 제1 마스크 패턴을 제거하는 단계와, 상기 버퍼 산화막의 제2 부분을 노출하는 제2 마스크 패턴을 형성하는 단계와, 상기 제2 마스크 패턴을 이온주입마스크로 하여 N웰 형성용 불순물을 주입하여 실리콘 기판 내에 N형 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성하는 단계는,상기 P형 영역 및 N형 영역이 형성된 실리콘 기판 상에 패드 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계와, 상기 실리콘 질화막 및 패드 산화막을 패터닝하여 상기 실리콘 기판의 표면을 노출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
- 제 1항 또는 제 2항에 있어서, 상기 트랜치에 트랜치 산화막 패턴을 형성하는 단계는,상기 트랜치 내부를 충분히 매몰하도록 트랜치 산화막을 형성하는 단계와, 상기 실리콘 질화막 패턴의 표면을 노출하도록 상기 매몰 산화막을 화학기계적연마하는 단계와, 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 식각하여 제거하는 단계로 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
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