KR100552827B1 - 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법 - Google Patents

깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100552827B1
KR100552827B1 KR1020040110626A KR20040110626A KR100552827B1 KR 100552827 B1 KR100552827 B1 KR 100552827B1 KR 1020040110626 A KR1020040110626 A KR 1020040110626A KR 20040110626 A KR20040110626 A KR 20040110626A KR 100552827 B1 KR100552827 B1 KR 100552827B1
Authority
KR
South Korea
Prior art keywords
forming
pattern
silicon substrate
trench
type region
Prior art date
Application number
KR1020040110626A
Other languages
English (en)
Inventor
임태홍
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020040110626A priority Critical patent/KR100552827B1/ko
Priority to US11/313,693 priority patent/US7507647B2/en
Application granted granted Critical
Publication of KR100552827B1 publication Critical patent/KR100552827B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

고전압 반도체 소자의 제조 방법을 제공한다. 본 발명은 실리콘 기판 내에 각각 P형 불순물 및 N형 불순물이 주입된 P형 영역 및 N형 영역을 형성하는 것을 포함한다. 상기 실리콘 기판의 표면을 노출하는 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성한다. 상기 실리콘 질화막 패턴을 식각 마스크로 상기 노출된 실리콘 기판을 식각하여 트랜치를 형성한다. 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 제거하여 상기 트랜치에 트랜치 산화막 패턴을 형성한다. 상기 트랜치 산화막 패턴이 형성된 실리콘 기판 상에 게이트 산화막을 형성함과 아울러 상기 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물을 실리콘 기판 내로 드라이브 인시켜 깊은 P웰과 N웰을 동시에 형성한다. 이와 같이 게이트 형성 공정에서 깊은 P웰과 N웰을 동시에 형성함으로써 웰 드라이브 인 공정 시간을 줄일 수 있고, 제조 공정 시간을 줄일 수 있다.
웰, 게이트 산화막, 드라이브 인

Description

깊은 웰과 게이트 산화막을 동시에 형성하는 고전압 반도체 소자의 제조 방법{Fabrication method of high voltage semiconductor device for forming deep well and gate oxide simultaneously}
도 1 내지 도 7은 본 발명에 의한 고전압 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 고전압 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 깊은 웰 및 게이트 산화막 형성 공정을 포함하는 고전압 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 고전압 반도체 소자는 실리콘 기판 내에 P웰 및 N웰을 구비한다. 상기 P웰은 실리콘 기판에 P형 불순물을 주입한 후 고온에서 장시간 어닐링하여 P형 불순물을 실리콘 기판 내로 드라이브 인(drive in)시켜 형성한다. 그리고, 상기 N웰은 실리콘 기판에 N형 불순물을 주입한 후 고온에서 장시간 어닐링하여 N형 불순물을 실리콘 기판 내로 드라이브 인(drive in)시켜 형성한다.
그런데, 상기 P웰 및 N웰을 형성하기 위한 각각의 드라이브 인 공정은 공정 시간이 길고 개개의 드라이브 인 공정을 수행해야 하기 때문에 고전압 반도체 소자의 제조 시간이 매우 길어지는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 P웰 및 N웰을 형성하기 위한 드라이브 인 공정의 문제점을 개선할 수 있는 고집적 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 고전압 반도체 소자의 제조 방법은 실리콘 기판 내에 각각 P형 불순물 및 N형 불순물이 주입된 P형 영역 및 N형 영역을 형성하는 것을 포함한다. 상기 실리콘 기판의 표면을 노출하는 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성한다. 상기 실리콘 질화막 패턴을 식각 마스크로 상기 노출된 실리콘 기판을 식각하여 트랜치를 형성한다. 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 제거하여 상기 트랜치에 트랜치 산화막 패턴을 형성한다. 상기 트랜치 산화막 패턴이 형성된 실리콘 기판 상에 게이트 산화막을 형성함과 아울러 상기 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물을 실리콘 기판 내로 드라이브 인시켜 깊은 P웰과 N웰을 동시에 형성한다.
이와 같이 게이트 형성 공정에서 깊은 P웰과 N웰을 동시에 형성함으로써 웰 드라이브 인 공정 시간을 줄일 수 있고, 제조 공정 시간을 줄일 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 7은 본 발명에 의한 고전압 반도체 소자의 제조 방법을 설명하 기 위하여 도시한 단면도들이다.
도 1을 참조하면, 실리콘 기판(100) 상에 버퍼 산화막(102)을 형성한다. 이어서, 상기 버퍼 산화막(102) 상에 상기 버퍼 산화막(102)의 제1 부분을 노출하는 제1 마스크 패턴(104)을 형성한다. 이어서, 상기 제1 마스크 패턴(104)을 이온주입마스크로 하여 P웰 형성용 불순물(105, P형 불순물)을 주입하여 실리콘 기판(100) 내에 P형 영역(106)을 형성한다.
도 2를 참조하면, 상기 제1 마스크 패턴(104)을 제거한다. 이어서, 상기 버퍼 산화막(102) 상에 상기 버퍼 산화막(102)의 제2 부분을 노출하는 제2 마스크 패턴(108)을 형성한다. 이어서, 상기 제2 마스크 패턴(108)을 이온주입마스크로 하여 N웰 형성용 불순물(109, N형 불순물)을 주입하여 실리콘 기판(100) 내에 N형 영역(110)을 형성한 후, 버퍼 산화막(102)을 제거한다.
도 3을 참조하면, 상기 P형 영역(106) 및 N형 영역(110)이 형성된 실리콘 기판(100) 상에 패드 산화막(112) 및 실리콘 질화막(114)을 순차적으로 형성한다. 상기 패드 산화막(112) 및 실리콘 질화막(114)은 후에 소자 분리 공정을 진행하기 위하여 형성하는 것이다.
도 4를 참조하면, 상기 실리콘 질화막(114) 및 패드 산화막(112)을 패터닝하여 상기 실리콘 기판(100)의 표면을 노출하는 실리콘 질화막 패턴(114a) 및 패드 산화막 패턴(112a)을 형성한다. 이어서, 상기 실리콘 질화막 패턴(114a)을 식각 마스크로 상기 노출된 실리콘 기판(100)을 식각하여 트랜치(116)를 형성한다.
도 5 및 도 6을 참조하면, 상기 트랜치(116) 내부를 매몰하도록 트랜치 산화 막(118)을 형성한다. 이어서, 상기 실리콘 질화막 패턴(114a)의 표면을 노출하도록 상기 매몰 산화막(118)을 화학기계적연마한다. 이후에, 상기 실리콘 질화막 패턴(114a) 및 패드 산화막 패턴(112a)을 식각하여 제거한다. 이에 따라, 상기 트랜치(116)에는 트랜치 산화막 패턴(118a)이 형성되어 소자분리가 완성된다.
도 7을 참조하면, 트랜치 산화막 패턴(118a)이 형성된 실리콘 기판(100) 상에 게이트 산화막(120)을 형성함과 아울러 P웰(106a)과 N웰(110a)을 동시에 형성한다. 다시 말해, 상기 게이트 산화막 형성시 수행하는 어닐 스텝(anneal step)에서 P형 영역(106) 및 N형 영역(110) 내의 P형 불순물 및 N형 불순물이 실리콘 기판(100) 내로 드라이브 인되는 드라이브 인 공정을 진행하여 깊은(deep) P웰(106a)과 N웰(110a)을 동시에 형성한다.
이와 같이 게이트 형성 공정의 어닐 스텝에서 깊은 P웰(106a)과 N웰(110a)을 동시에 형성함으로써 웰 드라이브 인 공정 시간을 줄일 수 있고, 불필요한 장비 투자를 줄일 수 있고, 생산 재료 절약 등의 이익을 얻을 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다.
상술한 바와 같이 본 발명은 게이트 산화막 형성시 수행하는 어닐 스텝(anneal step)에서 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물이 실리콘 기판 내로 드라이브 인되어 P웰과 N웰을 동시에 형성한다. 이에 따라, 본 발명은 제조 공정 수를 줄일 수 있어 전체적인 제조 공정시간을 줄일 수 있다. 그리고, 본 발명은 불필요한 장비 투자를 줄일 수 있고, 생산 재료 절약 등의 이익을 얻을 수 있다.

Claims (5)

  1. 실리콘 기판 내에 각각 P형 불순물 및 N형 불순물이 주입된 P형 영역 및 N형 영역을 형성하는 단계;
    상기 실리콘 기판의 표면을 노출하는 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성하는 단계;
    상기 실리콘 질화막 패턴을 식각 마스크로 상기 노출된 실리콘 기판을 식각하여 트랜치를 형성하는 단계;
    상기 실리콘 질화막 패턴과 패드 산화막 패턴을 제거하여 상기 트랜치에 트랜치 산화막 패턴을 형성하는 단계; 및
    상기 트랜치 산화막 패턴이 형성된 실리콘 기판 상에 게이트 산화막을 형성함과 아울러 상기 P형 영역 및 N형 영역 내의 P형 불순물 및 N형 불순물을 실리콘 기판 내로 드라이브 인시켜 깊은 P웰과 N웰을 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 P웰과 N웰은 상기 게이트 산화막 형성시 수행하는 어닐 스텝(anneal step)에서 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 P형 영역 및 N형 영역을 형성하는 단계 는,
    상기 실리콘 기판 상에 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막의 제1 부분을 노출하는 제1 마스크 패턴을 형성하는 단계와, 상기 제1 마스크 패턴을 이온주입마스크로 하여 P웰 형성용 불순물을 주입하여 실리콘 기판 내에 P형 영역을 형성하는 단계와, 상기 제1 마스크 패턴을 제거하는 단계와, 상기 버퍼 산화막의 제2 부분을 노출하는 제2 마스크 패턴을 형성하는 단계와, 상기 제2 마스크 패턴을 이온주입마스크로 하여 N웰 형성용 불순물을 주입하여 실리콘 기판 내에 N형 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 형성하는 단계는,
    상기 P형 영역 및 N형 영역이 형성된 실리콘 기판 상에 패드 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계와, 상기 실리콘 질화막 및 패드 산화막을 패터닝하여 상기 실리콘 기판의 표면을 노출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 트랜치에 트랜치 산화막 패턴을 형성하는 단계는,
    상기 트랜치 내부를 충분히 매몰하도록 트랜치 산화막을 형성하는 단계와, 상기 실리콘 질화막 패턴의 표면을 노출하도록 상기 매몰 산화막을 화학기계적연마하는 단계와, 상기 실리콘 질화막 패턴 및 패드 산화막 패턴을 식각하여 제거하는 단계로 이루어지는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
KR1020040110626A 2004-12-22 2004-12-22 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법 KR100552827B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040110626A KR100552827B1 (ko) 2004-12-22 2004-12-22 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법
US11/313,693 US7507647B2 (en) 2004-12-22 2005-12-22 Method of manufacturing a high voltage semiconductor device including a deep well and a gate oxide layer simultaneously

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110626A KR100552827B1 (ko) 2004-12-22 2004-12-22 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR100552827B1 true KR100552827B1 (ko) 2006-02-21

Family

ID=36596482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110626A KR100552827B1 (ko) 2004-12-22 2004-12-22 깊은 웰과 게이트 산화막을 동시에 형성하는 고전압반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US7507647B2 (ko)
KR (1) KR100552827B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123890A (ja) * 2007-11-14 2009-06-04 Sharp Corp 半導体装置及びその製造方法
US8258042B2 (en) * 2009-08-28 2012-09-04 Macronix International Co., Ltd. Buried layer of an integrated circuit
CN102569648B (zh) 2010-12-27 2014-09-03 中芯国际集成电路制造(北京)有限公司 相变存储器及其制备方法
JP6013084B2 (ja) * 2012-08-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1225614B (it) * 1988-08-04 1990-11-22 Sgs Thomson Microelectronics Processo per la fabbricazione di dispositivi integrati cmos con lunghezze di gate ridotte e drain leggermente drogato
US5888873A (en) * 1996-11-06 1999-03-30 Advanced Micro Devices, Inc. Method of manufacturing short channel MOS devices
US6534828B1 (en) * 2000-09-19 2003-03-18 Fairchild Semiconductor Corporation Integrated circuit device including a deep well region and associated methods
US6835985B2 (en) * 2000-12-07 2004-12-28 Chartered Semiconductor Manufacturing Ltd. ESD protection structure
JP2005116975A (ja) * 2003-10-10 2005-04-28 Seiko Epson Corp 半導体装置の製造方法
JP2005116973A (ja) * 2003-10-10 2005-04-28 Seiko Epson Corp 半導体装置の製造方法
US7087470B2 (en) * 2004-06-21 2006-08-08 International Business Machines Corporation Dual gate dielectric thickness devices
US20060113588A1 (en) * 2004-11-29 2006-06-01 Sillicon-Based Technology Corp. Self-aligned trench-type DMOS transistor structure and its manufacturing methods

Also Published As

Publication number Publication date
US7507647B2 (en) 2009-03-24
US20060134850A1 (en) 2006-06-22

Similar Documents

Publication Publication Date Title
US5691230A (en) Technique for producing small islands of silicon on insulator
JP2003523629A (ja) Ｃｍｏｓデバイスにおけるストレス誘発転位を除去する方法
US7144786B2 (en) Technique for forming a transistor having raised drain and source regions with a reduced number of process steps
US5413944A (en) Twin tub CMOS process
KR20130024691A (ko) 향상된 반도체 채널 기판 물질을 위한 방법 및 구조
EP0417715B1 (en) Method of manufacturing a semicondcutor device
US7507647B2 (en) Method of manufacturing a high voltage semiconductor device including a deep well and a gate oxide layer simultaneously
JP2003273010A (ja) 活性領域限定用アラインキーを有する半導体素子及びその製造方法
KR100710194B1 (ko) 고전압 반도체소자의 제조방법
CN107464741A (zh) 一种半导体器件及其制造方法、电子装置
JPH1065019A (ja) Ｃｍｏｓデバイスの製造方法
KR101450436B1 (ko) 반도체 소자의 웰 형성 방법
KR100613349B1 (ko) 두 개 이상의 구동 전압을 갖는 게이트를 포함하는 반도체소자 및 그 제조 방법
US6998324B2 (en) Methods of fabricating silicon on insulator substrates for use in semiconductor devices
JP2006024953A (ja) 半導体装置およびその製造方法
CN113611654B (zh) 降低浅沟槽隔离的高度差的制作方法
US5830796A (en) Method of manufacturing a semiconductor device using trench isolation
KR100596752B1 (ko) 고전압소자의 형성방법
KR101128708B1 (ko) 반도체 소자의 제조방법
US8012877B2 (en) Backside nitride removal to reduce streak defects
KR19990007493A (ko) 단일 마스크로 상보형 웰과 자기 정렬 트렌치를 형성하는 방법
KR20090070445A (ko) 반도체 소자 동시 제조 방법
KR100591169B1 (ko) 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체소자 및 그 제조 방법
KR20060009422A (ko) 반도체 소자의 제조방법
KR100234718B1 (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110120

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee