KR19990007493A - 단일 마스크로 상보형 웰과 자기 정렬 트렌치를 형성하는 방법 - Google Patents

단일 마스크로 상보형 웰과 자기 정렬 트렌치를 형성하는 방법 Download PDF

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스콧 티. 마이쿠엔
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Abstract

본 발명은 단결정 기판에 형성된 복수의 CMOS 트랜지스터들을 구성하는 집적회로를 가리킨다. 복수의 상보적인 p-웰(well) 영역과 n-웰(well) 영역의 공간 쌍들은 기판내에 있다. 반도체 물질로 채워진 자기 정렬 트렌치는 각각의 웰 영역 사이에 있다. 각각의 웰 영역은 또한 소스, 게이트 및 드레인을 갖는다.
이 트렌지스터 제조방법은 단결정 기판 위에 한 층의 첫 번째 절연물질을 형성하는 첫 번째 단계를 필요로 한다. 다음에, 한 층의 반도체 물질이 첫 번째 절연물질 위에 형성된다. 그 다음 단계는 밑에 있는 반도체 층의 첫 번째 구획을 노출시키기 위하여 반도체 층 위로 p-웰 또는 n-웰 마스킹 층중 하나를 형성하고 패터닝하는 것을 포함한다. 일단 이 패터닝 단계가 완료되면, 첫 번째 불순물의 한 극성은 반도체 층의 첫 번째 구획으로 정렬된 기판 영역에 주입된다. 이 첫 번째 구획은 다음엔 두 번째 절연물질로 전환되고, 마스킹 층은 제거되고, 그것에 의해서 반도체 층의 나머지 구획을 노출시킨다. 첫 번째 불순물과 반대 극성인 두 번째 불순물은 그 다음에 나머지 구획으로 주입된다.

Description

단일 마스크로 상보형 웰과 자기 정렬 트렌치를 형성하는 방법
본 발명은 전계 효과 트랜지스터(FET) 소자에 관한 것이며, 좀 더 특별하게는, 개선된 FET 소자와 이를 형성하는 공정에 관한 것이다.
고급(advanced) CMOS 기술은 동시에 NMOS 트랜지스터와 PMOS 트랜지스터를 최적화하기 위하여 상보적인 n-웰과 p-웰을 사용한다. 종래의 상보형 웰 형성 공정은 한 개나 두 개의 마이크로리소그래피(microlithography) 마스킹 단계를 사용한다. 두 개의 마스크 제조공정은 실리콘 표면의 플레이너리티(planarity)나 토포그래피(topograpy)를 저하시키지 않는다는 장점을 갖고 있다. 이는, 심지어 n-웰 영역과 p-웰 영역 사이의 작은(예를 들면 수 천 옹스트롬) 단계라도 NMOS 트랜지스터와 PMOS 트랜지스터 사이의 게이트 길이의 변형을 야기할 수 있는 고급 CMOS 기술의 중요한 요구사항이다. CMOS 트랜지스터의 게이트 길이 변형은 제조성능과 수율을 저하시킬 수 있다. 따라서, 단일 마스크 공정은 공정하는 동안에 한 단계나 바람직하지 않은 표면 토포그래피를 만듦으로, 종래의 단일 마스크 제조공정의 공정 단순성은 반도체 기술에서 단일 마스크 제조공정의 사용을 정당화하기 위한 강하고 충분한 장점/개선점이 아니다.
종래의 단일 마스크 제조공정에서의 표면 토포그래피 문제는 선택적인 열산화 공정에 의해 발생된다. 미국 특허 제 5,252,501호 명세서는 웰들 중의 하나를 정의하는 이온 주입 마스크로 (대개 포토레지스트 마스크와 함께) 사용되고 패턴된 산화물/질화물 더미와의 공정을 밝힌다. 포토레지스트를 제거한 후에, 주입된 영역 위로 산화물 하드(hard) 마스크를 선택적으로 정의하는 산화 단계가 수행된다. 두 번째의 (반대) 웰 영역들을 정의하기 위해 두 번째 이온 주입 단계가 쓰인다. 이 공정은 선택적인 열산화 단계에 의한 실리콘 소모 때문에 n-웰 영역과 p-웰 영역 사이에서 바람직하지 않은 표면 토포그래피나 단계를 발생시킨다.
종래의 공정은 선택적인 반도체 성장 공정들을 이용해 이 단계의 문제를 풀려고 시도한다. 그러나, 만일 종래의 물질들과 종래의 공정들이 쓰인다면, 이 단계의 문제에 대한 해법은 이 문제를 해결하지 못한다.
본 발명은 다음의 단계들 즉, 단결정 기판 위에 한 층의 첫 번째 절연물질을 형성하는 단계;
상기 절연물질 위에 한 층의 반도체 물질을 형성하는 단계;
밑에 있는 반도체 층의 첫 번째 구획을 노출시키기 위해 상기 반도체 층 위에 하나의 p 또는 n-웰 마스킹 층을 형성하고 패터닝하는 단계;
반도체 층의 첫 번째 구획으로 정렬된 기판 영역에 한개 극성의 첫 번째 불순물을 주입시키는 단계;
반도체 층의 첫 번째 구획을 두 번째 절연물질로 전환시키는 단계;
반도체 층의 나머지 구획을 노출시키기 위하여 마스킹 층을 제거하는 단계; 및 반도체 물질의 나머지 노출된 구획으로 정렬된 기판 영역에, 상기 첫 번째 불순물에 반대 극성인 두 번째 불순물을 주입시키는 단계로 구성되는 전계 효과 트랜지스터를 제조하는 방법을 포함한다.
본 발명은 또한 다음의 단계들, 한 층의 실리콘 이산화물을 형성하기 위하여 실리콘 단결정 기판을 산화시키는 단계;
상기 실리콘 이산화물 위에 한 층의 폴리실리콘을 증착시키는 단계;
p-웰 영역들을 정의하기 위하여 상기 폴리실리콘 위에 한 층의 질화물을 형성하고 패터닝하는 단계;
기판에 p-웰들을 형성하기 위해 p형 불순물을 주입시키는 단계;
폴리실리콘 층의 p-웰 영역들을 산화시키는 단계;
질화물 층을 제거하는 단계;
일 단의 폴리실리콘을 형성하기 위해 상기 폴리실리콘 층의 p-웰 영역들과 n-웰 영역들을 제거하는 것을 포함해, 기판에 n-웰들을 형성하기 위해 n형 불순물을 주입시키는 단계;
폴리실리콘 단으로 정렬되고 p-웰과 n-웰에 정렬된 트렌치를 형성하는 단계로 구성되는 전계 효과 트랜지스터의 제조방법을 포함한다.
편리하게도, 본 발명은 복수의 CMOS 트랜지스터들을 포함하는 하나의 집적회로를 가리킨다. CMOS 트랜지스터들은 단결정 기판에 형성된다. p-웰 영역과 n-웰 영역의 복수의 상보형 공간 쌍들은 기판 내에 있다. 반도체 물질로 채워진 자기 정렬 트렌치는 각각의 웰 영역 사이에 있다. 각각의 웰 영역은 또한 소스, 게이트 및 드레인을 갖는다.
유리하게도, 이 트랜지스터의 제조방법은 단결정 기판 위에 한 층의 첫 번째 절연물질을 형성하는 첫 단계를 수반한다. 다음으로, 첫 번째 절연물질 위로 한 층의 반도체 물질이 형성된다. 다음 단계는 밑에 있는 반도체 층의 첫 구획을 노출시키기 위하여 반도체 층 위로 p 또는 n-웰 마스킹 층중 하나를 형성하고 패터닝하는 것을 포함한다. 일단 이 패터닝 단계가 완료되면, 한 개 극성의 첫 번째 불순물은 반도체 층의 첫 구획으로 정렬된 기판 영역에 주입된다. 첫 구획은 두 번째 절연물질로 전환되고, 마스킹 층은 제거되고, 그것으로 반도체 층의 나머지 구획을 노출시킨다. 첫 불순물과 반대 극성의 두 번째 불순물은 나머지 구획으로 주입된다.
이 방법은 또한 첫 구획과 반도체 물질의 노출된 나머지 구획을 제거하는 것을 포함한다. 이 제거 공정은 한 단계의 반도체 물질을 노출시킨다. 이 단계는 트렌치를 형성하기 위하여, 이 단계로 정렬된 기판의 한 구획을 따라 다음에 제거된다. 이 트렌치는 두 번째 반도체 물질로 채워진다.
본 발명에서 단일 마스크 제조공정은 열산화 절차에 의해 만들어진 단계를 이용한다. 이 단계는 윗 표면들이 실질적으로 공통 평면에 놓여있는 두 개의 상보형 웰들 사이에 위치한 자기 정렬 트렌치를 형성하기 위해, 기판 아래에 놓여있는 한 구획을 따라 제거된다.
도 1a는 본 발명의 CMOS 트랜지스터의 도식적인 표현이다.
도 1b는 도 1a의 테두리선1의 확장된 모습이다.
도 2a 내지 2i는 본 발명의 도식적인 공정 묘사이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : CMOS 트랜지스터 24 : 게이트
11 : 산화된 막 26 : 제 1 반도체 물질(폴리실리콘)
12 : 단결정 기판 28 : 마스킹 층(질화물)
13 : 윗 표면 29 : 반도체 물질
14 : 절연층(산화막) 30 : 첫 구획
16 : p-웰 32 : 영역(p-웰)
18 : n-웰 34 : 제 2 절연물질(산화막)
20 : 자기 정렬 트렌치 36 : 나머지 구획
22 : 제 2 반도체 물질(폴리실리콘) 38 : 영역
17,19,21,23 : 짙게 도핑된 영역 42 : 제 2 보호막(질화막)
도 1은 복수의 CMOS 트랜지스터(10)들을 구성하는 집적회로를 가리킨다. CMOS 트랜지스터(10)들은 단결정 기판(12)에 만들어진다. 복수의 p-웰 영역(16)과 n-웰 영역(18)의 상보형 공간 쌍들은 기판(12)내에 있다. 두 번째 반도체 물질(22)로 채워진 자기 정렬 트렌치(20)는 이들 웰 영역들(16,18) 사이에 있다. 한 세트의 짙게 도핑된 영역들(17,19,21,23)은 각각의 웰 영역(16,18) 내에 있다. 각각의 짙게 도핑된 영역(17,19,21,23)들은 이들이 놓여있는 웰 영역(16,18)과 반대의 극성으로 도핑된다.
각각의 웰 영역 내에서 짙게 도핑된 영역들 중의 하나는 소스를 가리키고 나머지는 드레인을 가리킨다. 게이트(24)는 각각의 소스와 각각의 드레인 사이에 있다. 게이트(24)는 기판(10) 위의 절연층(14)과 절연체(14) 위의 반도체 물질(29)로 구성된다. 그러나, 본 발명을 위한 공정은 도 1b에 보인 구조를 가리킨다.
도 1b에 도해된 본 발명은 도 2에 도해된 단일 마스크 기술을 통해 달성된다. 도 2a를 참조하면, 한 층의 첫 번째 절연물질(14)은 단결정 기판(12) 위에 적용된다. 특히, 기판(12)은 단결정 실리콘의 예를 위해 구성된, 처음에 시작하는 웨이퍼이다. 절연막(14), 바람직하게는, 산화막은 웨이퍼(12) 상부 표면(13) 상에, 혹은 위 쪽(over)에 만들어진다. 산화막(14)은 250~350 옹스트롬 범위의 절연물질을 형성하는 저온 화학 기상 증착 기술이나 빠른 열산화 공정에 의해 만들어진다. 이들 공정들은 첫 번째 절연막(14)이 성분들의 더 깊은 증착을 위해 기판 위 쪽에, 바람직하게는 바로 위에, 적절히 부착되도록 보장해준다.
기판(12) 위쪽에 절연물질(14)을 적용하는 처음 단계 후에, 한 층의 첫 번째 반도체 물질(26)은, 도 2b에 도해되었듯이, 절연물질(14) 위쪽에, 바람직하게는 바로 위에, 적용된다. 반도체 물질(26)은 4,500~5,500 옹스트롬 범위의 두께를 갖고, 저압 화학 기상 증착(LPCVD) 공정에 의해 적용될 수 있다. 본 발명의 이런 구체화에 있어, 반도체 물질(26)은 폴리실리콘 물질이다.
다음 단계는, 도 2c에 보인 바와 같이, 밑에 있는 반도체 층(26)의 첫 번째 구획(30)을 노출시키기 위하여 반도체 층(26) 위 쪽에, 바람직하게는 바로 위에, p- 또는 n-웰 마스킹 층(28)중 하나를 만들고 패터닝하는 것을 수반한다. 마스킹 층(28)은 종래대로 700~900 옹스트롬의 두께이다. 본 발명의 구체화에 있어, 마스킹 층(28)은 질화물 물질이다.
도 2d를 참조하면, 한 개 극성의 첫 번째 불순물은 첫 번째 구획(30)으로 정렬된 기판(12) 영역(32)에 주입된다. 첫 번째 불순물은 반도체 물질(26)을 관통하는데 사용된 고주입의 에너지 소스이다. 종래에는, 이 주입은 붕소 360KeV 에너지를 지닌 2e12의 도우스(dose)이고, p-웰(16)을 형성한다. 마스킹 층(26)은 붕소 이온들이 밑에 있는 기판(12) 속으로 관통해 들어가는 것을 막는다.
도 2e에 도시된 바와 같이, 첫 번째 구획(30)은 (종래에는 PBLOCOS로 알려진) 다중 완충(poly-buffered) 국부 산화 절연법을 이용해 두 번째 절연물질(34)로 전환된다. 두 번째 절연물질(34)은, 본 실시 예에서는, 실리콘 이산화물의 유도체이다. 정상적으로, PBLOCOS 공정은 약 2시간 동안 약 섭씨 1000도에서 첫 번째 구획(30)을 가열하는 열산화 단계이다. 이 공정 단계 동안에, 기판(12)은 영향받지 않는다.
첫 번째 구획(30)의 전환 후에, 마스킹 층(28)은 반도체 층(26)의 남아있는 구획(36)을 노출시키며 제거된다. 도 2f에 도해되었듯이, 첫 번째 불순물과 반대 극성의 두 번째 불순물은, 노출된 나머지 구획(36)으로 정렬된 기판(12) 영역(38)에 주입된다. 두 번째 불순물은 정상적으로 인 이온들로 n-웰(18)을 형성한다. 산화막(34)은 인 이온들이 p-웰(32)에 들어가는 것을 막는다.
도 2g를 참조하면, 첫 번째 구획(30)과 반도체 물질(26)의 노출된 나머지 구획(36)은 제거된다. 이 제거 공정은 반도체 물질(26)의 단계(40)를 드러낸다. 첫 번째 구획(30)과 노출된 나머지 구획(36)을 제거하는 표준 공정은 반발하는 이온 에칭 시스템에서의 이방성 에칭이다.
도 2h를 참조하면, 노출된 절연물질(14)에 따른 단계(40)는 두 번째 보호막(42)으로, 바람직하게는, 질화막으로 코팅된다. 단계(40) 위에 입히는 두 번째 보호막(42) 구획은 제거된다. 이 제거 공정은 깊숙히 에칭하든가, 화학적이고 기계적인 세척 공정에 의해 정상적으로 완료된다. 그것에 의해서, 단계(40)는 노출되고 두 번째 보호막(42)에 의해 에워싸인다.
단계(40)는 다음에, 트렌치(20)를 형성하기 위해 단계(40)로 정렬된 기판(12) 구획들에 따라 제거된다. 이 단계와 기판(12)의 구획을 제거하는 트렌치 형성 공정은 종래의 에칭 공정이다. 바람직하게는, 트렌치(20)는 가장 깊은 웰(n-웰 혹은 p-웰)의 깊이와 대략 같다.
트렌치(20)가 만들어진 후에, 남아있는 두 번째 보호막(42)과 산화막(14)의 미리 결정된 구획들은 도 2i에 도시된 바와 같이 제거된다. 이 제거 공정은, 바람직하게는, 반도체 산업의 종래의 제거 절차들에 의해서 생긴다.
도 1b를 참조하면, 트렌치(40)는 기판(12)이 산화된 막(11)을 형성하기 위해 산화되었던 것과 같은 방법으로 열적으로 산화되고, LPCVD 공정에 의해 두 번째 반도체 물질(22), 바람직하게는, 폴리실리콘으로 채워진다.
이 접합을 너무 깊게 밀치지 않고 각각의 n-웰과 p-웰의 불순물들을 충분히 활성화 시키기 위하여, 고온의 빠른 열적 어닐링(RTA)이 이용된다.
본 발명은 단결정 기판에 형성된, 복수의 CMOS 트랜지스터들을 구성하는 집적회로를 가리킨다. p-웰 영역과 n-웰 영역의 복수의 상보형 공간 쌍들은 기판 내에 있다. 반도체 물질로 채워진 자기 정렬 트렌치는 각각의 웰 영역 사이에 있다. 각각의 웰 영역은 또한 소스, 게이트 및 드레인을 갖는다.
이 트랜지스터 제조방법은 단결정 기판 위에 한 층의 첫 번째 절연물질을 형성하는 첫 번째 단계를 수반한다. 다음에 한 층의 반도체 물질은 첫 번째 절연물질 위에 형성된다. 그 다음 단계는 밑에 있는 반도체 층의 첫 번째 구획을 노출시키기 위하여 반도체 물질 위에 p 또는 n-웰 마스킹 층중의 하나를 만들고 패터닝하는 것을 포함한다. 일단 이 패터닝 단계가 완료되면, 한 개 극성의 첫 번째 불순물은, 반도체 층의 첫 번째 구획으로 정렬된 기판 영역에 주입된다. 이 첫 번째 구획은 다음엔 두 번째 절연물질로 전환되고, 마스킹 층은 제거되고, 그것에 의해 반도체 층의 나머지 구획을 노출시킨다. 첫 번째 불순물에 반대 극성인 두 번째 불순물은 다음엔 나머지 구획으로 주입된다.
본 발명은 단일 마스크 공정으로 바람직하지 않은 표면 토포그래피 문제를 일으키지 않고, 상보형 웰과 자기 정렬 트렌치를 만들 수 있게 해준다.

Claims (11)

  1. 단결정 기판 위에 한 층의 첫 절연물질을 형성하는 단계; 상기 절연물질 위에 한 층의 반도체 물질을 형성하는 단계;
    밑에 있는 반도체 층의 첫 구획을 노출시키기 위하여 상기 반도체 층 위에 p 또는 n-웰 마스킹 층중 하나를 형성하고 패터닝하는 단계;
    반도체 층의 첫 구획으로 정렬된 기판 영역에 단극성의 첫 불순물을 주입시키는 단계;
    반도체 층의 첫 구획을 두 번째 절연물질로 전환시키는 단계;
    반도체 층의 나머지 구획을 노출시키기 위하여 마스킹 층을 제거하는 단계; 반도체 물질의 나머지 노출된 구획으로 정렬된 기판 영역에, 상기 첫 불순물에 반대 극성인 두 번째 불순물을 주입시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 한 단계의 반도체 물질을 형성하기 위하여 첫 구획과 노출된 나머지 구획을 제거하는 단계와, 반도체 물질의 단계로 정렬되고 제 1, 제 2 웰에 정렬된 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항 혹은 제 2 항에 있어서, 반도체 물질의 단계 주위에 제 2 마스킹 층을 형성하고 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 제 1 불순물의 주입은 p-웰을 만들고, 제 2 불순물의 주입은 n-웰을 형성하는 것을 특징으로 하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제 1 구획의 전환은 약 두 시간 동안 약 섭씨 1000도에서 발생하고, 상기 제 1 구획의 전환은 열산화로 발생하는 것을 특징으로 하는 방법.
  6. 제 2 항에 있어서, 트렌치의 깊이가 가장 깊은 웰의 깊이와 대략 같고, 트렌치의 측면 벽을 산화시키는 단계와, 제 2 반도체 물질로 트렌치를 채우는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 제 1 반도체 물질과 제 2 반도체 물질이 폴리실리콘 물질인 것을 특징으로 하는 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 단결정 기판 위에 한 층의 제 1 절연물질을 형성하고;
    상기 절연물질 위에 한 층의 반도체 물질을 만들고;
    상기 반도체 층 위에 p 혹은 n-웰 마스킹 층중 하나를 형성하고 패터닝하며, 여기서 제 1 구획의 전환(converting)은 반도체 물질에만 발생하고, 주입된 영역들은 산화되지 않는 것을 특징으로 하는 방법.
  9. 한 층의 실리콘 이산화물을 형성하기 위해 실리콘 단결정 기판을 산화시키는 단계;
    상기 실리콘 이산화물 위에 한 층의 폴리실리콘을 증착시키는 단계;
    p-웰 영역을 정의하기 위해 상기 폴리실리콘 위에 한 층의 질화물을 만들고 패터닝하는 단계;
    기판에 p-웰을 형성하기 위해 p형 불순물을 주입시키는 단계;
    폴리실리콘 층의 p-웰 영역을 산화시키는 단계;
    질화막을 제거하는 단계;
    일 단계의 폴리실리콘을 형성하기 위해 상기 폴리실리콘 층의 p-웰 영역과 n-웰 영역을 제거하는 것을 포함해서, 기판에 n-웰을 형성하기 위해 n형 불순물을 주입시키는 단계;
    폴리실리콘의 단계로 정렬되고 p-웰과 n-웰에 정렬된 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  10. 제 9 항에 있어서, 폴리실리콘 단계 주위에 제 2 마스킹 층을 만들고 패터닝하는 단계를 추가로 포함하며, 여기서 또한 p-웰 영역을 산화시키는 것은 약 두 시간 동안에 약 섭씨 1000도에서 발생하고, p-웰 영역을 산화시키는 것은 열산화로 발생하는 것을 특징으로 하는 방법.
  11. 제 9 항 혹은 제 10 항에 있어서, 트렌치의 깊이가 가장 깊은 웰의 깊이와 대략 같고, 트렌치의 측면벽을 산화시키는 단계와, 제 2 폴리실리콘 물질로 트렌치를 채우는 단계를 포함하며, 여기서 한 층의 폴리실리콘을 상기 실리콘 이산화물 위에 증착시키고, 상기 폴리실리콘 위에 한 층의 질화물을 만들고 패터닝하는 것을 특징으로 하는 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599813B2 (en) 2001-06-29 2003-07-29 International Business Machines Corporation Method of forming shallow trench isolation for thin silicon-on-insulator substrates
US6703187B2 (en) * 2002-01-09 2004-03-09 Taiwan Semiconductor Manufacturing Co. Ltd Method of forming a self-aligned twin well structure with a single mask
KR100589489B1 (ko) * 2003-12-31 2006-06-14 동부일렉트로닉스 주식회사 횡형 디모스의 제조방법
US9018048B2 (en) * 2012-09-27 2015-04-28 Stmicroelectronics S.R.L. Process for manufactuirng super-barrier rectifiers

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4244752A (en) * 1979-03-06 1981-01-13 Burroughs Corporation Single mask method of fabricating complementary integrated circuits
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4470191A (en) * 1982-12-09 1984-09-11 International Business Machines Corporation Process for making complementary transistors by sequential implantations using oxidation barrier masking layer
US4509991A (en) * 1983-10-06 1985-04-09 International Business Machines Corporation Single mask process for fabricating CMOS structure
US4584027A (en) * 1984-11-07 1986-04-22 Ncr Corporation Twin well single mask CMOS process
US4656730A (en) * 1984-11-23 1987-04-14 American Telephone And Telegraph Company, At&T Bell Laboratories Method for fabricating CMOS devices
US4654119A (en) * 1985-11-18 1987-03-31 International Business Machines Corporation Method for making submicron mask openings using sidewall and lift-off techniques
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
IT1213457B (it) * 1986-07-23 1989-12-20 Catania A Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca.
US4735681A (en) * 1986-08-15 1988-04-05 Motorola Inc. Fabrication method for sub-micron trench
US4906585A (en) * 1987-08-04 1990-03-06 Siemens Aktiengesellschaft Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches
US5272367A (en) * 1988-05-02 1993-12-21 Micron Technology, Inc. Fabrication of complementary n-channel and p-channel circuits (ICs) useful in the manufacture of dynamic random access memories (drams)
GB8820058D0 (en) * 1988-08-24 1988-09-28 Inmos Ltd Mosfet & fabrication method
US5132241A (en) * 1991-04-15 1992-07-21 Industrial Technology Research Institute Method of manufacturing minimum counterdoping in twin well process
US5252501A (en) * 1991-12-30 1993-10-12 Texas Instruments Incorporated Self-aligned single-mask CMOS/BiCMOS twin-well formation with flat surface topography
US5219783A (en) * 1992-03-20 1993-06-15 Texas Instruments Incorporated Method of making semiconductor well structure
US5567550A (en) * 1993-03-25 1996-10-22 Texas Instruments Incorporated Method of making a mask for making integrated circuits
US5759881A (en) * 1993-09-10 1998-06-02 Micron Technology, Inc. Low cost well process
JPH07326745A (ja) * 1994-05-31 1995-12-12 Sanyo Electric Co Ltd 半導体装置の製造方法
US5573962A (en) * 1995-12-15 1996-11-12 Vanguard International Semiconductor Corporation Low cycle time CMOS process

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