JP2500630B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
シリコン・オン・インシュレータ（ＳＯＩ）構造の半導
体装置に関する。
シリコン・オン・インシュレータ（ＳＯＩ）構造の半導
体装置に関する。
【０００２】
【従来の技術】従来のＳＯＩ基板上に形成されたバイポ
ーラトランジスタについて説明する。図８は、シリコン
基板１上に形成された酸化膜２０上に、例えば張り合わ
せによって形成したＳＯＩ層の所定の位置あるいは、全
面に高濃度Ｎ+ 型埋込層６を介して成長したＮ型エピタ
キシャル層５に、素子分離領域として、酸化膜２０まで
達したトレンチの側壁に酸化膜を形成し（図示せず）、
ノンドープ多結晶シリコン膜７ａを埋設した構造になっ
ている。また、１２ａ〜ｃは電極であり、１６はマスク
酸化膜である。酸化膜２０と、ノンドープ多結晶シリコ
ン膜７ａによって、素子分離構造が形成されている。従
来技術であるこの様な素子分離構造は、"High-Speed So
ft-Error-Immune ECL Circuits with Fully Isolated T
ransistors" (IEEE Trans. on Electron Devices, vol.
39, No. 3, MARCH 1992) に示されている。この場合、
支持基板としてのシリコン基板１の全面に酸化膜２０を
０．５μｍ形成し、半導体基体となるべきシリコン基板
とはり合わせた後に、パルス印加を行い、そして、熱処
理を施すことで接着する。次に、研磨によって、半導体
基体部分を約２．０μｍ厚さだけ残す。そして、素子分
離領域のトレンチを酸化膜までシリコンエッチングを行
い、多結晶シリコン膜を埋設することで形成する。ま
た、トランジスタ主要部分は、従来の製造方法であるＥ
ＳＰＥＲを用いて、作製している。
ーラトランジスタについて説明する。図８は、シリコン
基板１上に形成された酸化膜２０上に、例えば張り合わ
せによって形成したＳＯＩ層の所定の位置あるいは、全
面に高濃度Ｎ+ 型埋込層６を介して成長したＮ型エピタ
キシャル層５に、素子分離領域として、酸化膜２０まで
達したトレンチの側壁に酸化膜を形成し（図示せず）、
ノンドープ多結晶シリコン膜７ａを埋設した構造になっ
ている。また、１２ａ〜ｃは電極であり、１６はマスク
酸化膜である。酸化膜２０と、ノンドープ多結晶シリコ
ン膜７ａによって、素子分離構造が形成されている。従
来技術であるこの様な素子分離構造は、"High-Speed So
ft-Error-Immune ECL Circuits with Fully Isolated T
ransistors" (IEEE Trans. on Electron Devices, vol.
39, No. 3, MARCH 1992) に示されている。この場合、
支持基板としてのシリコン基板１の全面に酸化膜２０を
０．５μｍ形成し、半導体基体となるべきシリコン基板
とはり合わせた後に、パルス印加を行い、そして、熱処
理を施すことで接着する。次に、研磨によって、半導体
基体部分を約２．０μｍ厚さだけ残す。そして、素子分
離領域のトレンチを酸化膜までシリコンエッチングを行
い、多結晶シリコン膜を埋設することで形成する。ま
た、トランジスタ主要部分は、従来の製造方法であるＥ
ＳＰＥＲを用いて、作製している。
【０００３】
【発明が解決しようとする課題】この従来のＳＯＩ基板
上のバイポーラトランジスタでは、高速化のために、対
基板間容量Ｃcsを減らすために、基板１上の酸化膜２０
の膜厚を例えば、０．５μｍ以上の厚さにする必要があ
った。（図９） しかしながら、このような構造において、酸化膜２０の
膜厚を厚くすると、トランジスタのコレクタ、すなわ
ち、Ｎ+ 型埋込層に、電流が流することにより発生する
熱は、トレンチ部分の側壁に伝わると同時に、底部に向
かって逃げるが、シリコンより熱抵抗が１００倍高い酸
化膜２０を介しているため、シリコン基板１に伝わりに
くくなり、放熱状態が悪くなり、半導体素子の温度上昇
を高めるという欠点があった。
上のバイポーラトランジスタでは、高速化のために、対
基板間容量Ｃcsを減らすために、基板１上の酸化膜２０
の膜厚を例えば、０．５μｍ以上の厚さにする必要があ
った。（図９） しかしながら、このような構造において、酸化膜２０の
膜厚を厚くすると、トランジスタのコレクタ、すなわ
ち、Ｎ+ 型埋込層に、電流が流することにより発生する
熱は、トレンチ部分の側壁に伝わると同時に、底部に向
かって逃げるが、シリコンより熱抵抗が１００倍高い酸
化膜２０を介しているため、シリコン基板１に伝わりに
くくなり、放熱状態が悪くなり、半導体素子の温度上昇
を高めるという欠点があった。
【０００４】
【課題を解決するための手段】本発明は、第１半導体層
上に形成された第１絶縁層と、前記第１絶縁層上に形成
された第２半導体層と、前記第２半導体層上に形成され
た第２絶縁層と、前記第２絶縁層上に形成された、第３
半導体層を有する構造において、前記第３半導体層の一
部に、この表面から前記第２絶縁層まで達する絶縁領域
を有する半導体素子を形成し、前記半導体素子外部の前
記第３半導体層の表面から、第２絶縁層を貫通して、底
部が前記第２半導体層に達して形成された溝を有する構
造とし、前記溝の底部に接して埋設された多結晶シリコ
ン膜と、前記多結晶シリコン膜に接続された金属電極
と、を有する半導体装置であり、具体的には、酸化膜の
上の半導体層に形成された半導体装置において、第１半
導体層と、この第１半導体層上に形成された第１酸化膜
と、この第１酸化膜上に形成された第２半導体層と、こ
の第２半導体層上に形成された第２酸化膜と、この第２
酸化膜上に形成したＮ+ 型埋込層を介して、成長したＮ
型エピタキシャル層を第３半導体層として、この第３半
導体層中に、絶縁領域で周囲を囲われた半導体素子部
と、この半導体素子部の外に設けられた、前記Ｎ型エピ
タキシャル層表面から、第２酸化膜を貫通している溝
と、この溝の底部から埋設したノンドープ多結晶シリコ
ン膜を有し、この溝の表面でこの多結晶シリコン膜と接
続した金属電極を有しているものである。
上に形成された第１絶縁層と、前記第１絶縁層上に形成
された第２半導体層と、前記第２半導体層上に形成され
た第２絶縁層と、前記第２絶縁層上に形成された、第３
半導体層を有する構造において、前記第３半導体層の一
部に、この表面から前記第２絶縁層まで達する絶縁領域
を有する半導体素子を形成し、前記半導体素子外部の前
記第３半導体層の表面から、第２絶縁層を貫通して、底
部が前記第２半導体層に達して形成された溝を有する構
造とし、前記溝の底部に接して埋設された多結晶シリコ
ン膜と、前記多結晶シリコン膜に接続された金属電極
と、を有する半導体装置であり、具体的には、酸化膜の
上の半導体層に形成された半導体装置において、第１半
導体層と、この第１半導体層上に形成された第１酸化膜
と、この第１酸化膜上に形成された第２半導体層と、こ
の第２半導体層上に形成された第２酸化膜と、この第２
酸化膜上に形成したＮ+ 型埋込層を介して、成長したＮ
型エピタキシャル層を第３半導体層として、この第３半
導体層中に、絶縁領域で周囲を囲われた半導体素子部
と、この半導体素子部の外に設けられた、前記Ｎ型エピ
タキシャル層表面から、第２酸化膜を貫通している溝
と、この溝の底部から埋設したノンドープ多結晶シリコ
ン膜を有し、この溝の表面でこの多結晶シリコン膜と接
続した金属電極を有しているものである。
【０００５】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］図１（ａ）は、本発明の実施例１の半導体
装置の断面図、図１（ｂ）は平面図である。Ｐ型シリコ
ン基板１上に第１酸化膜２を有し、この上にＮ型半導体
層３を有し、この上に薄い第２酸化膜４を形成し、その
上のＳＯＩ層として、Ｎ型エピタキシャル層５をＮ+ 型
埋込層６を介して成長し、絶縁領域として、側壁酸化膜
上の側壁窒化膜８を有して、ノンドープ多結晶シリコン
膜７ａを埋設した素子分離トレンチ１５を有する。ま
た、半導体素子内部には、バイポーラトランジスタのコ
レクタとしてのＮ+ 型埋込層６と、Ｎ+ 型領域９および
Ｐ+ 型ベース領域１０、Ｎ+ 型エミッタ領域１１を有し
ている。そして、素子の絶縁領域外部には、ノンドープ
多結晶シリコン膜７ｂを埋設した放熱用トレンチ１４が
形成されている。また、この放熱用トレンチ１４の表面
は、金属電極１３と接続されている。第１酸化膜２は、
対基板間容量を減らすために約１．０μｍの厚さで形成
し、また、Ｎ型半導体層３は熱を伝導しやすいように、
約１．０μｍ以上の厚さを要する。さらに、第２酸化膜
４の厚さはＮ型半導体層３へ熱伝導しやすくするため
に、０．２μｍ以下に薄くして形成している。また、図
１（ｂ）のように、放熱トレンチ１４および放熱電極１
３を素子周囲にＬ字型に形成する以外に、素子部周囲を
囲むように形成することもレイアウトの自由度により変
更可能である。
する。 ［実施例１］図１（ａ）は、本発明の実施例１の半導体
装置の断面図、図１（ｂ）は平面図である。Ｐ型シリコ
ン基板１上に第１酸化膜２を有し、この上にＮ型半導体
層３を有し、この上に薄い第２酸化膜４を形成し、その
上のＳＯＩ層として、Ｎ型エピタキシャル層５をＮ+ 型
埋込層６を介して成長し、絶縁領域として、側壁酸化膜
上の側壁窒化膜８を有して、ノンドープ多結晶シリコン
膜７ａを埋設した素子分離トレンチ１５を有する。ま
た、半導体素子内部には、バイポーラトランジスタのコ
レクタとしてのＮ+ 型埋込層６と、Ｎ+ 型領域９および
Ｐ+ 型ベース領域１０、Ｎ+ 型エミッタ領域１１を有し
ている。そして、素子の絶縁領域外部には、ノンドープ
多結晶シリコン膜７ｂを埋設した放熱用トレンチ１４が
形成されている。また、この放熱用トレンチ１４の表面
は、金属電極１３と接続されている。第１酸化膜２は、
対基板間容量を減らすために約１．０μｍの厚さで形成
し、また、Ｎ型半導体層３は熱を伝導しやすいように、
約１．０μｍ以上の厚さを要する。さらに、第２酸化膜
４の厚さはＮ型半導体層３へ熱伝導しやすくするため
に、０．２μｍ以下に薄くして形成している。また、図
１（ｂ）のように、放熱トレンチ１４および放熱電極１
３を素子周囲にＬ字型に形成する以外に、素子部周囲を
囲むように形成することもレイアウトの自由度により変
更可能である。
【０００６】次に、半導体装置の製造方法を説明するた
めの主要工程順を示した略断面図である（ａ）〜
（ｃ）、及び図３（ｄ）〜（ｆ）、並びに図１（ａ）
（ｂ）とをあわせて参照して説明する。この実施例１の
バイポーラトランジスタは以下のように形成される。ま
ず、Ｐ型シリコン基板１の表面全体を酸化し、第１酸化
膜２約１．０μｍに形成する。次に、Ｎ型シリコン基板
をはり合わせによって接着した後、研磨によって約２．
０μｍまで薄くして、Ｎ型シリコン層３を形成する。
［図２（ａ）］ 次に、加速電圧２００ｋｅＶ、ドーズ量約０．５×１０
18cm-2の酸素イオンの注入を行った後、１２８０℃以上
の熱処理により、Ｎ型シリコン層３内部に第２酸化膜４
を約０．１μｍの厚さに形成する。［図２（ｂ）］ さらに、トランジスタの埋め込みコレクタとしてのＮ+
型埋込層６を所定の位置にホトリソグラフィ技術を用い
て、例えば、ヒ素のイオン注入により形成する。その後
Ｎ型エピタキシャル層５を成長する。（Ｎ型シリコン層
３の上部はこの層に含めている。）［図２（ｃ）］ 次に、パターニングによって、素子分離トレンチ１５お
よび放熱トレンチ１４の部分のシリコンエッチングを行
う。このとき、シリコンと、酸化膜のエッチング比が大
きく、トレンチ底部の第２酸化膜４はエッチングされず
残すことができる。［図３（ｄ）］ さらに、窒化膜成長を行った後、イオンエッチングをト
レンチ底部の第２酸化膜４が露出するまで行い、側壁窒
化膜８を残す。そして、ウェットエッチングにより、ト
レンチ底部の第２酸化膜４を除去する。［図３（ｅ）］
めの主要工程順を示した略断面図である（ａ）〜
（ｃ）、及び図３（ｄ）〜（ｆ）、並びに図１（ａ）
（ｂ）とをあわせて参照して説明する。この実施例１の
バイポーラトランジスタは以下のように形成される。ま
ず、Ｐ型シリコン基板１の表面全体を酸化し、第１酸化
膜２約１．０μｍに形成する。次に、Ｎ型シリコン基板
をはり合わせによって接着した後、研磨によって約２．
０μｍまで薄くして、Ｎ型シリコン層３を形成する。
［図２（ａ）］ 次に、加速電圧２００ｋｅＶ、ドーズ量約０．５×１０
18cm-2の酸素イオンの注入を行った後、１２８０℃以上
の熱処理により、Ｎ型シリコン層３内部に第２酸化膜４
を約０．１μｍの厚さに形成する。［図２（ｂ）］ さらに、トランジスタの埋め込みコレクタとしてのＮ+
型埋込層６を所定の位置にホトリソグラフィ技術を用い
て、例えば、ヒ素のイオン注入により形成する。その後
Ｎ型エピタキシャル層５を成長する。（Ｎ型シリコン層
３の上部はこの層に含めている。）［図２（ｃ）］ 次に、パターニングによって、素子分離トレンチ１５お
よび放熱トレンチ１４の部分のシリコンエッチングを行
う。このとき、シリコンと、酸化膜のエッチング比が大
きく、トレンチ底部の第２酸化膜４はエッチングされず
残すことができる。［図３（ｄ）］ さらに、窒化膜成長を行った後、イオンエッチングをト
レンチ底部の第２酸化膜４が露出するまで行い、側壁窒
化膜８を残す。そして、ウェットエッチングにより、ト
レンチ底部の第２酸化膜４を除去する。［図３（ｅ）］
【０００７】次に、ノンドープ多結晶シリコン膜を成長
して、素子分離トレンチ１５と放熱トレンチ１４を埋設
する。なお、ノンドープにすることで誘電率を高くし
て、トレンチ側壁部分の容量を低減できる。そして、エ
ッチバックにより、Ｎ型エピタキシャル層５の表面のノ
ンドープ多結晶シリコン膜を除去する。［図３（ｆ）］
その後、コレクタ引き出しとなるＮ+ 型領域９Ｐ+ 型ベ
ース領域１０、Ｎ+ 型エミッタ領域１１を各々拡散もし
くは、イオン注入により、形成した後、全面にマスク酸
化膜１６を成長し、コレクタ、ベース、エミッタおよび
放熱トレンチ１４上部のマスク酸化膜１６をパターニン
グして除去した後、各電極１２ａ〜ｃ，１３を形成す
る。［図１（ａ）］ 次に、放熱効果を示すための断面模式図である図４を参
照すると、この実施例１において、バイポーラトランジ
スタに電流が流れて、コレクタであるＮ+ 型埋込層６に
発熱すると、それは薄い第２酸化膜を介して、Ｎ型半導
体層３へ伝わる。そして、Ｎ型半導体層３は、放熱トレ
ンチ１４に埋設されたノンドープ多結晶シリコン膜７ｂ
と接続しているため、熱が伝わり、さらに、表面に設け
た放熱電極１３を介して素子外部に放熱することが可能
となる。さらに、第１酸化膜を、厚く１．０μｍ以上に
して対基板間容量を低減しても、この放熱効果は維持す
ることが可能である。
して、素子分離トレンチ１５と放熱トレンチ１４を埋設
する。なお、ノンドープにすることで誘電率を高くし
て、トレンチ側壁部分の容量を低減できる。そして、エ
ッチバックにより、Ｎ型エピタキシャル層５の表面のノ
ンドープ多結晶シリコン膜を除去する。［図３（ｆ）］
その後、コレクタ引き出しとなるＮ+ 型領域９Ｐ+ 型ベ
ース領域１０、Ｎ+ 型エミッタ領域１１を各々拡散もし
くは、イオン注入により、形成した後、全面にマスク酸
化膜１６を成長し、コレクタ、ベース、エミッタおよび
放熱トレンチ１４上部のマスク酸化膜１６をパターニン
グして除去した後、各電極１２ａ〜ｃ，１３を形成す
る。［図１（ａ）］ 次に、放熱効果を示すための断面模式図である図４を参
照すると、この実施例１において、バイポーラトランジ
スタに電流が流れて、コレクタであるＮ+ 型埋込層６に
発熱すると、それは薄い第２酸化膜を介して、Ｎ型半導
体層３へ伝わる。そして、Ｎ型半導体層３は、放熱トレ
ンチ１４に埋設されたノンドープ多結晶シリコン膜７ｂ
と接続しているため、熱が伝わり、さらに、表面に設け
た放熱電極１３を介して素子外部に放熱することが可能
となる。さらに、第１酸化膜を、厚く１．０μｍ以上に
して対基板間容量を低減しても、この放熱効果は維持す
ることが可能である。
【０００８】［実施例２］次に、本発明の実施例２につ
いて図面を参照して説明する。図７は、本発明の実施例
２の半導体装置の断面図である。Ｐ型シリコン基板１上
に、第１酸化膜２、Ｎ型半導体層３、第２酸化膜４を有
し、その上にＮ+ 型埋込層６を介してＮ型エピタキシャ
ル層５を成長し、ＳＯＩ層として設け、絶縁領域とし
て、側壁酸化膜上の側壁窒化膜８を有した素子分離トレ
ンチ１５を有し、また半導体素子内部にはＮ+ 型埋込層
６、Ｎ+ 型領域９およびＤ+ 型ベース領域１０、Ｎ+ 型
エミッタ領域１１を有し、素子の絶縁領域外部に、放熱
用トレンチ１４が形成されている点は、上記実施例１と
同様である。実施例１と異なるのは、素子分離トレンチ
１５と、放熱用トレンチ１４を別々に形成することで、
放熱用トレンチ１４に、導体膜であるタングステン膜を
埋設している点である。また、素子分離トレンチ１５の
底部の第２酸化膜４をエッチングで除去してないため、
埋設する多結晶シリコン膜１７はドープしていてもよ
い。
いて図面を参照して説明する。図７は、本発明の実施例
２の半導体装置の断面図である。Ｐ型シリコン基板１上
に、第１酸化膜２、Ｎ型半導体層３、第２酸化膜４を有
し、その上にＮ+ 型埋込層６を介してＮ型エピタキシャ
ル層５を成長し、ＳＯＩ層として設け、絶縁領域とし
て、側壁酸化膜上の側壁窒化膜８を有した素子分離トレ
ンチ１５を有し、また半導体素子内部にはＮ+ 型埋込層
６、Ｎ+ 型領域９およびＤ+ 型ベース領域１０、Ｎ+ 型
エミッタ領域１１を有し、素子の絶縁領域外部に、放熱
用トレンチ１４が形成されている点は、上記実施例１と
同様である。実施例１と異なるのは、素子分離トレンチ
１５と、放熱用トレンチ１４を別々に形成することで、
放熱用トレンチ１４に、導体膜であるタングステン膜を
埋設している点である。また、素子分離トレンチ１５の
底部の第２酸化膜４をエッチングで除去してないため、
埋設する多結晶シリコン膜１７はドープしていてもよ
い。
【０００９】次に、半導体装置の製造方法を説明するた
めの主要工程順の略断面図である図５（ａ）〜（ｃ）、
及び図６（ｄ）〜（ｆ）、並びに図５をあわせて参照し
ながら説明する。この実施例２のバイポーラトランジス
タは以下のように形成される。まず、Ｐ型シリコン基板
１の表面全体を酸化し、第１酸化膜２を形成し、Ｎ型シ
リコン基板をはり合わせて、研磨を行い、Ｎ型シリコン
層３を形成する。［図５（ａ）］ 次に、加速電圧２００ｋｅＶ、ドーズ量約０．５×１０
18cm-2の酸素イオン注入を行い、１２８０℃以上の熱処
理により、Ｎ型シリコン層３の内部に第２酸化膜４を約
０．１μｍの厚さに形成する。「図５（ｂ）］ さらに、トランジスタの所定の位置に、ホトリソグラフ
ィ技術により、ヒ素のイオン注入により、Ｎ+ 型埋込層
６を形成し、次いで、Ｎ型エピタキシャル層５を成長す
る。［図５（ｃ）］
めの主要工程順の略断面図である図５（ａ）〜（ｃ）、
及び図６（ｄ）〜（ｆ）、並びに図５をあわせて参照し
ながら説明する。この実施例２のバイポーラトランジス
タは以下のように形成される。まず、Ｐ型シリコン基板
１の表面全体を酸化し、第１酸化膜２を形成し、Ｎ型シ
リコン基板をはり合わせて、研磨を行い、Ｎ型シリコン
層３を形成する。［図５（ａ）］ 次に、加速電圧２００ｋｅＶ、ドーズ量約０．５×１０
18cm-2の酸素イオン注入を行い、１２８０℃以上の熱処
理により、Ｎ型シリコン層３の内部に第２酸化膜４を約
０．１μｍの厚さに形成する。「図５（ｂ）］ さらに、トランジスタの所定の位置に、ホトリソグラフ
ィ技術により、ヒ素のイオン注入により、Ｎ+ 型埋込層
６を形成し、次いで、Ｎ型エピタキシャル層５を成長す
る。［図５（ｃ）］
【００１０】次に、パターニングによって、素子分離ト
レンチ１５のシリコンエッチングを行う。このとき、シ
リコンと酸化膜のエッチング比が大きく、トレンチ底部
の第２酸化膜４はエッチングされず残すことができる。
［図６（ｄ）］ さらに、トレンチ側壁酸化を行い、側壁窒化膜８を成長
し、多結晶シリコン膜１７を成長する。エッチバックに
より、表面の多結晶シリコン膜、窒化膜を除去した後
に、窒化膜１８をマスクとして、放熱トレンチ１４のパ
ターニングを行う。次いで、第２酸化膜４に達するま
で、シリコンエッチングを行う。［図６（ｅ）］ さらに、窒化膜成長を行った後、放熱トレンチ１４底部
の第２酸化膜４が露出するまで、イオンエッチングを行
い、側壁窒化膜８を残す。そして、ウェットエッチング
により、トレンチ底部の第２酸化膜４を除去する。
レンチ１５のシリコンエッチングを行う。このとき、シ
リコンと酸化膜のエッチング比が大きく、トレンチ底部
の第２酸化膜４はエッチングされず残すことができる。
［図６（ｄ）］ さらに、トレンチ側壁酸化を行い、側壁窒化膜８を成長
し、多結晶シリコン膜１７を成長する。エッチバックに
より、表面の多結晶シリコン膜、窒化膜を除去した後
に、窒化膜１８をマスクとして、放熱トレンチ１４のパ
ターニングを行う。次いで、第２酸化膜４に達するま
で、シリコンエッチングを行う。［図６（ｅ）］ さらに、窒化膜成長を行った後、放熱トレンチ１４底部
の第２酸化膜４が露出するまで、イオンエッチングを行
い、側壁窒化膜８を残す。そして、ウェットエッチング
により、トレンチ底部の第２酸化膜４を除去する。
【００１１】次に、ブランケットＣＶＤにより、タング
ステン膜を成長し、エッチバックにより放熱トレンチ１
４内部のみ、タングステン膜１９を埋設する［図６
（ｆ）］ その後、コレクタ引き出しのＮ+ 型領域９、Ｐ+ 型ベー
ス領域１０、Ｎ+ 型エミッタ領域１１を形成し、全面に
マスク酸化膜１６を成長する。そして、コレクタ、ベー
ス、エミッタおよび放熱トレンチ１４上部のマスク酸化
膜１６をパターニングにより除去した後に、各電極１２
ａ〜ｃ，１３を形成する。［図７］ この構造は、図１、図２及び図３に示される実施例１よ
りも、パターニングの回数が１回多いが、素子分離トレ
ンチ１５の底部の第２酸化膜４を除去する必要が無く、
また、放熱トレンチ１４にタングステン膜１９のよう
な、より熱伝導の優れた材料を選ぶことが出来る点が優
れている。また、素子分離トレンチ１５が、電気的にＮ
型シリコン層３と接続していないので、素子周辺部分を
含めた対基板間容量をより小さくすることが可能であ
る。
ステン膜を成長し、エッチバックにより放熱トレンチ１
４内部のみ、タングステン膜１９を埋設する［図６
（ｆ）］ その後、コレクタ引き出しのＮ+ 型領域９、Ｐ+ 型ベー
ス領域１０、Ｎ+ 型エミッタ領域１１を形成し、全面に
マスク酸化膜１６を成長する。そして、コレクタ、ベー
ス、エミッタおよび放熱トレンチ１４上部のマスク酸化
膜１６をパターニングにより除去した後に、各電極１２
ａ〜ｃ，１３を形成する。［図７］ この構造は、図１、図２及び図３に示される実施例１よ
りも、パターニングの回数が１回多いが、素子分離トレ
ンチ１５の底部の第２酸化膜４を除去する必要が無く、
また、放熱トレンチ１４にタングステン膜１９のよう
な、より熱伝導の優れた材料を選ぶことが出来る点が優
れている。また、素子分離トレンチ１５が、電気的にＮ
型シリコン層３と接続していないので、素子周辺部分を
含めた対基板間容量をより小さくすることが可能であ
る。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
第１半導体層上に形成された第１酸化膜、この第１酸化
膜上に形成した第２半導体層、そして、この第２半導体
層上に形成された第２酸化膜、およびこの第２酸化膜上
に形成したエピタキシャル層を半導体基体とした半導体
素子の素子分離領域外部に、このエピタキシャル層の表
面から、第２酸化膜を貫通して底部が第２半導体層に達
してエピタキシャル層中に設けられた溝、およびこの溝
の側面はエピタキシャル層と分離して、この溝の底部か
ら表面までノンドープ多結晶シリコン膜が埋設され、こ
のノンドープ多結晶シリコン膜は表面の放熱電極と接続
している。また、第１酸化膜を１．０μｍの厚さに形成
し、第２酸化膜を０．２μｍ以下の厚さに形成してい
る。その結果、対基板間容量を増加することなく、半導
体素子の放熱効果を上げることが可能となる。酸化膜厚
が１／５になったために、温度上昇率を約２０％まで減
少可能である。
第１半導体層上に形成された第１酸化膜、この第１酸化
膜上に形成した第２半導体層、そして、この第２半導体
層上に形成された第２酸化膜、およびこの第２酸化膜上
に形成したエピタキシャル層を半導体基体とした半導体
素子の素子分離領域外部に、このエピタキシャル層の表
面から、第２酸化膜を貫通して底部が第２半導体層に達
してエピタキシャル層中に設けられた溝、およびこの溝
の側面はエピタキシャル層と分離して、この溝の底部か
ら表面までノンドープ多結晶シリコン膜が埋設され、こ
のノンドープ多結晶シリコン膜は表面の放熱電極と接続
している。また、第１酸化膜を１．０μｍの厚さに形成
し、第２酸化膜を０．２μｍ以下の厚さに形成してい
る。その結果、対基板間容量を増加することなく、半導
体素子の放熱効果を上げることが可能となる。酸化膜厚
が１／５になったために、温度上昇率を約２０％まで減
少可能である。
【図１】本発明の実施例１を説明するための略断面図で
ある。
ある。
【図２】本発明の実施例１の製造方法を説明するための
主要工程順（ａ）〜（ｃ）の略断面図である。
主要工程順（ａ）〜（ｃ）の略断面図である。
【図３】本発明の実施例１の製造方法を説明するための
主要工程順（ｄ）〜（ｆ）の略断面図である。
主要工程順（ｄ）〜（ｆ）の略断面図である。
【図４】本発明の実施例１の作用、効果を説明するため
の断面模式図である。
の断面模式図である。
【図５】本発明の実施例２の製造方法を説明するための
主要工程順（ａ）〜（ｃ）の略断面図である。
主要工程順（ａ）〜（ｃ）の略断面図である。
【図６】本発明の実施例２の製造方法を説明するための
主要工程順（ｄ）〜（ｆ）の略断面図である。
主要工程順（ｄ）〜（ｆ）の略断面図である。
【図７】本発明の実施例２を説明するための略断面図で
ある。
ある。
【図８】従来のＳＯＩ基板上のバイポーラトランジスタ
を説明するための略断面図である。
を説明するための略断面図である。
【図９】従来のＳＯＩ基板上のバイポーラトランジスタ
の問題点を説明するための断面模式図である。
の問題点を説明するための断面模式図である。
１ Ｐ型シリコン基板 ２ 第１酸化膜 ３ Ｎ型シリコン層 ４ 第２酸化膜 ５ Ｎ型エピタキシャル層 ６ Ｎ+ 型埋込層 ７ａ，ｂ ノンドープ多結晶シリコン膜 ８ 側壁窒化膜 ９ Ｎ+ 型領域 １０ Ｐ+ 型ベース領域 １１ Ｎ+ 型エミッタ領域 １２ａ〜ｃ 電極 １３ 放熱電極 １４ 放熱トレンチ １５ 素子分離トレンチ １６ マスク酸化膜 １７ 多結晶シリコン膜 １８ 窒化膜 １９ タングステン膜 ２０ 酸化膜
Claims (5)
- 【請求項１】 第１半導体層上に形成された第１絶縁層
と、前記第１絶縁層上に形成された第２半導体層と、前
記第２半導体層上に形成された第２絶縁層と、前記第２
絶縁層上に形成された、第３半導体層を有する構造にお
いて、前記第３半導体層の一部に、この表面から前記第
２絶縁層まで達する絶縁領域を有する半導体素子を形成
し、前記半導体素子外部の前記第３半導体層の表面か
ら、第２絶縁層を貫通して底部が前記第２半導体層に達
して形成された溝を有する構造とし、前記溝の底部に接
して埋設された多結晶シリコン膜と、前記多結晶シリコ
ン膜に接続された金属電極と、を有することを特徴とす
る半導体装置。 - 【請求項２】 埋設された多結晶シリコン膜の代わり
に、溝の底部に接して埋設された導体膜と、前記導体膜
に接続された金属電極と、を有することを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 半導体素子周囲を囲むよう設けられた、
第３半導層の表面から第２絶縁層を貫通して底部が前記
第２半導体層に達して設けられた溝を有することを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 第１絶縁層は、第２絶縁層よりも膜厚が
厚いことを特徴とする請求項１又は２記載の半導体装
置。 - 【請求項５】 溝に埋設された多結晶シリコン膜は、不
純物導入されていないことを特徴とする請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080593A JP2500630B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080593A JP2500630B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786298A JPH0786298A (ja) | 1995-03-31 |
| JP2500630B2 true JP2500630B2 (ja) | 1996-05-29 |
Family
ID=16089660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18080593A Expired - Fee Related JP2500630B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500630B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013118618A1 (ja) | 2012-02-08 | 2013-08-15 | ソニー株式会社 | 高周波半導体装置およびその製造方法 |
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| US6222254B1 (en) * | 1997-03-31 | 2001-04-24 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US7067406B2 (en) | 1997-03-31 | 2006-06-27 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US6288426B1 (en) * | 2000-02-28 | 2001-09-11 | International Business Machines Corp. | Thermal conductivity enhanced semiconductor structures and fabrication processes |
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| US6717212B2 (en) * | 2001-06-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure |
-
1993
- 1993-06-25 JP JP18080593A patent/JP2500630B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013118618A1 (ja) | 2012-02-08 | 2013-08-15 | ソニー株式会社 | 高周波半導体装置およびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JPH0786298A (ja) | 1995-03-31 |
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