JP2918925B2

JP2918925B2 - 半導体装置

Info

Publication number: JP2918925B2
Application number: JP25212989A
Authority: JP
Inventors: 紀夫安原; 明夫中川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1999-07-12
Anticipated expiration: 2014-07-12
Also published as: JPH03116877A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、誘電体分離構造の高耐圧素子を用いる半導
体装置に関する。

（従来の技術）高耐圧半導体素子を分離する有力な方法として、誘電
体分離法がよく知られている。

第14図は、その様な誘電体分離を施した従来の高耐圧
ダイオードの例である。71はp⁺型Si基板であり、直接接
着技術によってこれとp^-型Si基板を接着した基板ウェー
ハを用いている。73は接着界面であり、72はこの接着界
面部の酸化膜である。この接着基板ウェーハのp^-型基板
側を接着界面73に達する深さにエッチングして溝を掘る
ことにより島状のp^-型層74を形成し、溝の側面に酸化膜
厚75を形成して、この溝には多結晶シリコン膜76を埋め
込む。こうして酸化膜72,75により他の領域から分離さ
れた島状p^-型層74の中央表面部にn⁺型層78,更にその周
辺にn^-型層79を形成して、ダイオードが構成されてい
る。p^-型層74の周辺部にはアノード電極を取出すための
p⁺型層80が形成されている。また、大電流を流せるよう
にするために、島状p^-型層74の周囲を取囲むように酸化
膜72,75に沿ってp⁺型層77が設けられている。

このダイオードは、アノード・カソード間に逆バイア
スを印加した時、空乏層はn⁺型層78からp^-型層74側に伸
びる。空乏層先端がp⁺型層77に達するまで逆バイアスを
大きくすると、パンチスルーを応じる。従ってこのダイ
オードの耐圧を充分高いものとするためには、n⁺型層78
とp⁺型層77間の距離ｄを十分大きくとることが必要であ
る。具体的に例えば、600Vの耐圧を得るためには、およ
そｄ＝45μｍが必要である。このようにp^-型層74の厚み
を大きくすると、素子分離のための溝もそれだけ深くす
ることが必要になり、特に横方向の誘電体分離を行うこ
とが困難になる。

（発明が解決しようとする課題）以上のように従来の誘電体分離構造の半導体素子で
は、十分な高耐圧化を図るためには空乏層が伸びる高抵
抗半導体層を十分に厚くすることが必要となり、そうす
ると素子分離が技術的に難しくなる、という問題があっ
た。

本発明は、この様な問題を解決した、誘電体分離構造
の高耐圧素子を用いる半導体装置を提供することを目的
とする。

［発明の構成］（課題を解決するための手段）本発明の半導体装置は、下地半導体基板と、この半導
体基板上に形成された厚さ１μｍ以上の第１の絶縁体膜
と、この第１の絶縁体膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成されかつ前記第１の絶縁
体膜に達する溝の側壁に形成された第２の絶縁体膜およ
び前記溝内に埋め込まれた多結晶シリコン膜によって前
記高抵抗半導体層を高耐圧素子領域と低耐圧素子領域と
に横方向に分離する素子分離領域と、前記高耐圧素子領
域の表面の前記素子分離領域から所定距離離れた位置に
形成された第１導電型で高不純物濃度の第１の低抵抗領
域と、前記高耐圧素子領域の表面の前記第１の低抵抗領
域から所定距離離れ前記素子分離領域からも所定距離離
れた位置で前記素子分離領域との間に前記高抵抗半導体
層が介在するよう形成された第２導電型で高不純物濃度
の第２の低抵抗領域と、前記第１の低抵抗領域に形成さ
れた第１の電極と、前記第２の低抵抗領域に形成された
第２の電極とを備え、前記第１および第２の低抵抗領域
間に逆バイアス電圧を印加して空乏層が前記第１の絶縁
体膜に達したときに、前記第１の絶縁体膜が前記第１ま
たは第２の低抵抗領域と前記下地半導体基板との間に印
加される電圧の一部を分担することを特徴とする。

本発明の半導体装置は、下地半導体基板と、この半導
体基板上に形成された厚さ１μｍ以上の第１の絶縁体膜
と、この第１の絶縁体膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成されかつ前記第１の絶縁
体膜に達する溝の側壁に形成された第２の絶縁体膜およ
び前記溝内に埋め込まれ電位が特定の値に固定された多
結晶シリコン膜によって前記高抵抗半導体層を高耐圧素
子領域と低耐圧素子領域とに横方向に分離する素子分離
領域と、前記高耐圧素子領域の表面の前記素子分離領域
から所定距離離れた位置に形成された第１導電型で高不
純物濃度の第１の低抵抗領域と、前記高耐圧素子領域の
表面の前記第１の低抵抗領域から所定距離離れ前記素子
分離領域からも所定距離離れた位置で前記素子分離領域
との間に前記高抵抗半導体層が介在するよう形成された
第２導電型で高不純物濃度の第２の低抵抗領域と、前記
第１の低抵抗領域に形成された第１の電極と、前記第２
の低抵抗領域に形成された第２の電極とを備え、前記第
１および第２の低抵抗領域間に逆バイアス電圧を印加し
て空乏層が前記第１の絶縁体膜に達したときに、前記第
１の絶縁体膜が前記第１または第２の低抵抗領域と前記
下地半導体基板との間に印加される電圧の一部を分担す
ることを特徴とする。

（作用）本発明では、第1,第２の低抵抗領域間に逆バイアス電
圧を印加したときに、この電圧は横方向にかかると同時
に、高電位側電極に続くn⁺型領域と基板との間に深さ方
向にも印加される。すると、第１または第２の低抵抗領
域の周囲のpn接合から高抵抗半導体層内に空乏層が広が
る。印加電圧を大きくすると、空乏層は第１の絶縁体膜
にまで達し、深さ方向に印加された電圧は高抵抗半導体
層と第１の絶縁体膜とで分担される。高電圧をかけたと
きにアバランシェブレークダウンを防ぐには、印加電圧
全体のうち第１の絶縁体膜にかかる部分が大きい方が良
い。しかも、高抵抗半導体層と第１の絶縁体膜との界面
で電束密度は連続であるので、高抵抗半導体層内で縦方
向の電界が強くならないようにするためには、第１の絶
縁体膜中の電界も弱い方が良い。従って第１の絶縁体膜
に大きな電圧がかかっても、その電界が強くならないよ
うに、この膜は厚い方が良い。印加電圧が同じなら、こ
の膜の厚さは厚い方が、高抵抗半導体層にかかる電圧は
小さく、電界も弱くなる。本発明では、この第１の絶縁
体膜を１μｍ以上と厚くして、高耐圧化を図っている。

また、高抵抗半導体層の表面において高電位側電極が
低電位側の電極よりも外側にあるとき、この高電位側電
極を設けてあるn⁺型領域と分離領域との間にも電圧が生
じる。本発明の素子では、分離領域の電位を０電位から
浮いたある適当な電位に設定することによって、この部
分の電圧を小さくし、アバランジェ・ブレークダウンを
防ぐことができる。

こうして本発明によれば、誘電対分離構造の素子の高
耐圧化が図られ、また従来と同程度の耐圧でよい場合に
は高抵抗半導体層の厚みを薄くすることができ、素子分
離が容易になる。

（実施例）第１図は、一実施例の高耐圧ダイオードである。１は
Si基板であり、この上に酸化膜２（第１の絶縁体膜）に
より基板１から分離され、酸化膜３（第２の絶縁体膜）
により横方向に他の素子領域から分離された島状の高抵
抗シリコン層４が形成されている。下地の酸化膜２は、
１μｍ以上の厚さとする。高抵抗シリコン層４は、不純
物濃度が十分に低いn^-型である。素子分離領域には他結
晶シリコン膜５が埋め込まれている。高抵抗シリコン層
４の表面中央部にアノード領域となる高不純物濃度のp⁺
型層６（第１の低抵抗領域）が形成されている。p⁺型領
域６から距離をおいて、カソード領域となる高不純物濃
度のn⁺型領域７（第２の低抵抗領域）が形成されてい
る。上から見たとき、n⁺型領域７はp⁺型領域６を取り囲
む形になっている。n⁺型領域７は第２の絶縁体膜３から
も距離所定の距離をとってある。p⁺型領域６には第１の
電極８が、n⁺型領域７には第２の電極９がそれぞれ形成
されている。

このダイオードを製造するには先ず、シリコン基板１
と高抵抗シリコン層４に対応する高抵抗シリコン基板と
を直接接着技術を用いて貼り合わせる。即ち２枚の基板
を鏡面研磨しておき、その研磨面同志を洗浄な雰囲気下
で密着させ、所定の熱処理を加えることにより一体化す
る。この際、少なくとも一方の基板の接着面に予め酸化
膜２を形成しておくことにより、図のように基板１と電
気的に分離された高抵抗シリコン層４が得られる。次に
エッチングにより素子分離溝を形成し、島状に分離され
たシリコン層４の側面に酸化膜３を形成する。そして分
離溝内に多結晶シリコン膜５を埋め込んだ後、p⁺型領域
６およびn⁺型領域７を拡散形状し、電極8,9を形成す
る。

このように構成されたダイオードにおいて、第１の電
極８と第２の電極９間に逆バイアスを印加すると、p⁺型
領域６の周辺部分から外側へ向かって空乏層が広がる。
また、基板１は通常接地されるので、酸化膜２と高抵抗
シリコン層４との界面からも上へ向かって空乏層が広が
る。印加電圧を高くすると、空乏層はp⁺型領域６の周囲
のpn接合から酸化膜２やn⁺型領域7,更には酸化膜３にま
で達し、n⁺型領域７から下方へ向かう強い電界が生じ
る。しかし酸化膜２の厚さを１μｍ以上と厚くしてある
ので、印加電圧の多くの部分をこの酸化膜で支え、高抵
抗シリコン層４中の電界はアバランシェブレークダウン
を生じる値以下に抑えられる。こうして、350V以上の高
耐圧が得られる。酸化膜２の厚さを２μｍ以上にする
と、450V以上と更に高耐圧になるので、より望ましい。

また高抵抗シリコン層４と酸化膜２との界面には、素
子を作る工程において自然に正の界面電荷が生じてお
り、この電荷は酸化膜２中の電界を強くして高抵抗シリ
コン層４中の電界を弱める効果を持つので、更に耐圧を
高める働きがある。

多結晶シリコン膜５の内部は電位が均一であり、その
値はほぼ０であるので、n⁺型層７から分離領域の多結晶
シリコン膜５へ向かって横方向の電界も生じる。n⁺型層
７と酸化膜３との間に距離を設けることによって、この
電界が強くなってブレークダウンすることを防いでい
る。酸化膜２と同様に、酸化膜３の厚さは、厚い方が望
ましい。

第２図は第１図の実施例において高抵抗シリコン層４
の底部に低不純物濃度のバッファ用n^-型層10を設けた例
である。この層は、アノード・カソード間に逆バイアス
を印加したときに空乏化して正の空間電荷を生じ、酸化
膜２中に生じている強い電界を高抵抗シリコン層４中で
速やかに弱めることにより、耐圧を高める働きを持つ。
但し、第１図の例のように、このバッファ用n^-層４がな
くても、高抵抗シリコン層４と酸化膜２との間に生じて
いる正の界面電荷が、同様の効果を持つ。

第３図は第１図の実施例のダイオードにおいて分離領
域の多結晶シリコン膜５を接地した例である。多結晶シ
リコン膜５の電位を固定して耐圧を高めるために、こう
することが望ましい。なお、逆バイアス印加時に高電位
のn⁺型領域７と多結晶シリコン膜５との間に電圧がかか
っているので、多結晶シリコン膜５の電位を浮かせるこ
とは更に望ましい。また、第２図と同様に、高抵抗シリ
コン層４の底部にバッファ用n^-型層10を更に設けること
は好ましい。

第４図は第２図の実施例において、多結晶シリコン膜
５の電位をアノード電極電位とカソード電極電位の中間
の電位に固定した例である。n⁺型領域７から多結晶シリ
コン膜５へ向かう電界を弱めるために、第３図のように
多結晶シリコン膜５を接地する方法よりも更に望まし
い。また、多結晶シリコン膜５の電位を浮かせる方法に
比べても、耐圧が安定するので更に好ましい。r₁，r₂の
抵抗値は等しくても良いが、異なっても良い。

r₁，r₂を加えた全抵抗値は大きい方が望ましい。な
お、バッファ用n^-型層10と酸化膜２との界面には正の界
面電荷が生じているので、バッファ用n^-型層10はなくて
も良い。

第５図は第３図のダイオードにおいて第２の電極９と多
結晶シリコン膜５とを高抵抗膜（例えばSIPOS）11でつ
ないだ実施例である。この膜を微小電流が流れて一様な
電位勾配を作ることにより、n⁺型領域７から多結晶シリ
コン膜５に至る部分において局所的な電界集中を抑え、
この部分でのブレークダウンを防ぐ。第２図と同様に高
抵抗シリコン層４の底部にバッファ用n^-型層を設けても
良い。

第６図は、第１図の例において、pn接合終端における
電界集中を防ぐためにp⁺型領域６の周囲にp^-型領域12を
形成した例である。やはり第２図と同様に高抵抗シリコ
ン層４の底部にバッファ用n^-型層を設けてもよい。

第７図は誘電体分離を用いてロジックと高耐圧素子を
同一基板上に形成した例である。高耐圧素子部分は第２
図のダイオードにおいてp⁺型領域６とn⁺型領域７の位置
を交換し、更に高抵抗シリコン層４と酸化膜３との界面
にn⁺型層13を形成した構成になっている。このダイオー
ドから、多結晶シリコン膜５を埋め込んだ素子分離領域
を隔てて島状の高抵抗シリコン層に、ロジックを構成す
る素子の１つとしてnpnトランジスタ14が形成されてい
る。高耐圧素子におけるn⁺型層13は、ロジック素子の側
面にn⁺型層を形成するために、必然的に同時に形成され
ている層である。

アノードカソード間に逆バイアスを印加したときに、
n⁺型層13とn⁺型領域７とが空乏層によって隔てられずに
中性領域でつながっていると、n⁺型層13もカソード電極
と同じ電位になる。こうしてn⁺型層13が高電位になる
と、酸化膜２のn⁺型層13の下に位置する部分に高電圧が
かかり、このため高抵抗シリコン層４中のn⁺型層13とn^-
型層10との境界付近にも強い電界が生じてアバランシェ
ブレークダウンが起こりやすい。しかし、この実施例に
おいては、逆バイアス印加時にp⁺型領域６の周囲と酸化
膜２の上面とから空乏層が広がり、ある電圧以上の逆バ
イアスをかけるとこれらの空乏層がつながってn⁺型層13
とn⁺型領域７とを分断するので、n⁺型層13の電位はそれ
以上上がらない。こうしてn⁺型層13とn^-型層10との境界
付近におけるブレークダウンは防がれる。

またn⁺型層13を設けることにより、縦に流れる電子電
流に対する抵抗が下がるので電流を多くとることができ
る（Ｐチャネルの場合）。その結果、ラッチアップを防
ぐことができる。

第８図は、第７図の高耐圧ダイオードにおいてバッフ
ァ用n^-型層がない例である。高抵抗シリコン層４と酸化
膜２との界面に正の界面電荷が存在するので、この実施
例でもやはり高耐圧が得られる。

第９図は、第７図においてpn接合終端部の電界集中を
弱めるために、p⁺型領域６の内側にp^-型領域15を形成し
た例である。逆バイアスがある電圧以上になるとp⁺型領
域６から酸化膜２に至るまで空乏層がつながり、それよ
りも酸化膜３側に残ったｎ型領域はそれ以上電位が上が
らないので、p⁺型領域６の外側にはp^-型領域がなくても
良い。n⁺型層13が空乏層によってn⁺型領域７から分断さ
れる以前でのpn接合終端での電界集中を弱めるために、
p⁺型領域６の外側にもp^-型領域を設けても良い。また、
第８図と同様にn^-型層10がなくても良い。

第10図は、第８図において高耐圧ダイオードを第１図
の構造にしたものである。但し、同一基板上にロジック
素子も形成しているために、高耐圧ダイオードの側面に
n⁺型層13が形成されている。n⁺型領域７からn⁺型層13ま
でｎ型の中性領域でつながっていると、n⁺型層13全体が
カソード電極と同じく高電位となるので、高抵抗シリコ
ン層４とn⁺型層13との境界を酸化膜２に近い部分で局所
的に電界が強くなるのでアバランシェブレークダウンが
起こりやすい。しかし、この実施例では、p⁺型領域６の
周囲から空乏層が広がると同時に高抵抗シリコン層４と
酸化膜２との界面からも空乏層が広がり、ある電圧以上
を印加すると空乏層がn⁺型領域７の周囲にまで達し、n⁺
型層13はn⁺型領域７から空乏層によって隔てられる。n⁺
型層13の電位はそれ以上上がらないので、この部分での
ブレークダウンは抑えられる。

なお、第７図と同様に素子の底部にバッファ用n^-型層
があっても良い。

第11図は、第10図において第５図と同様にn⁺型領域７
と多結晶シリコン膜５との間に高抵抗膜11を設けた例で
ある。この膜に一様な電位勾配が生じるために更に高耐
圧化が図れる。また、素子底部にバッファ用n^-型層を形
成しても良い。

第12図は、第７図の例においてp⁺型領域６とn⁺型層13
とを高抵抗膜16でつないだ例である。この膜に一様な電
位勾配を作ることにより、更に高耐圧化を図っている。
また素子底部のn^-型層10はなくても良い。

第13図は、第12図の例において、p⁺型領域６とn⁺型領
域７の位置を交換した例である。やはり高抵抗膜16を設
けることにより耐圧を高めている。またn^-型層10はなく
ても良い。

以上の全ての実施例において、下地基板はシリコンと
熱膨張係数の地階絶縁体であっても良い。

［発明の効果］以上述べたように本発明によれば、絶縁体膜で分離さ
れた十分に不純物濃度が低い高抵抗の半導体層の表面に
第１導電型の第１の低抵抗領域を有し、その領域から所
定距離離れて第２導電型の第２の低抵抗領域を有する誘
電体分離構造の高耐圧素子を用いた半導体装置におい
て、分離絶縁体膜を厚くして素子の逆バイアス印加電圧
の一部を分離絶縁膜に負担させ、かつ絶縁体膜中の電界
が強くなりすぎないように抑えることにより、高抵抗半
導体層が薄いものであっても十分な高耐圧特性を得るこ
とが可能になる。また高抵抗半導体層が薄くてもよい結
果、誘導体分離構造の形成が容易になる。

【図面の簡単な説明】

第１図は本発明の一実施例のダイオードを示す図，第２
図は素子の底部にn^-型層を設けた実施例のダイオードを
示す図，第３図は分離領域を接地した誘電体分離構造の
実施例のダイオードを示す図，第４図は第３図の実施例
を変形して分離領域の電位を適当な値に設定した実施例
のダイオードを示す図，第５図は第３図の実施例を変形
した他の実施例を示す図，第６図は第１図の実施例を変
形した実施例のダイオードを示す図，第７図はロジック
素子と高耐圧素子を同一基板上に作った実施例を示す
図，第８図，第９図は第７図の実施例を変形した実施例
を示す図、第10図は第８図の実施例の高耐圧素子のアノ
ード領域とカソード領域の位置を交換した実施例を示す
図，第11図は第10図の実施例を変形した実施例を示す
図，第12図，第13図はそれぞれ第７図，第10図の実施例
を変形した実施例を示す図、第14図は従来例のダイオー
ドを示す図である。１…基板,2…酸化膜（第１の素子分離絶縁体膜）,3…酸
化膜（第２の素子分離絶縁体膜）,4…高抵抗シリコン
層,5…多結晶シリコン膜,6…p⁺型領域（第１の低抵抗領
域）,7…n⁺型領域（第２の低抵抗領域）,8…第１の電極
（アノード電極）,9…第２の電極（カソード電極）,10
…n^-型層（バッファ用半導体層）,11…高抵抗膜,12…p^-
型領域,13…n⁺型領域,14…npnトランジスタ,15…p^-型領
域,16…高抵抗膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/861 H01L 21/762 H01L 29/68

Claims

(57)【特許請求の範囲】

【請求項１】下地半導体基板と、この半導体基板上に形成された厚さ１μｍ以上の第１の
絶縁体膜と、この第１の絶縁体膜上に形成された高抵抗半導体層と、この高抵抗半導体層に形成されかつ前記第１の絶縁体膜
に達する溝の側壁に形成された第２の絶縁体膜および前
記溝内に埋め込まれた多結晶シリコン膜によって前記高
抵抗半導体層を高耐圧素子領域と低耐圧素子領域とに横
方向に分離する素子分離領域と、前記高耐圧素子領域の表面の前記素子分離領域から所定
距離離れた位置に形成された第１導電型で高不純物濃度
の第１の低抵抗領域と、前記高耐圧素子領域の表面の前記第１の低抵抗領域から
所定距離離れ前記素子分離領域からも所定距離離れた位
置で前記素子分離領域との間に前記高抵抗半導体層が介
在するよう形成された第２導電型で高不純物濃度の第２
の低抵抗領域と、前記第１の低抵抗領域に形成された第１の電極と、前記第２の低抵抗領域に形成された第２の電極とを備え、前記第１および第２の低抵抗領域間に逆バイアス電圧を
印加して空乏層が前記第１の絶縁体膜に達したときに、
前記第１の絶縁体膜が前記第１または第２の低抵抗領域
と前記下地半導体基板との間に印加される電圧の一部を
分担することを特徴とする半導体装置。
【請求項２】下地半導体基板と、この半導体基板上に形成された厚さ１μｍ以上の第１の
絶縁体膜と、この第１の絶縁体膜上に形成された高抵抗半導体層と、この高抵抗半導体層に形成されかつ前記第１の絶縁体膜
に達する溝の側壁に形成された第２の絶縁体膜および前
記溝内に埋め込まれ電位が特定の値に固定された多結晶
シリコン膜によって前記高抵抗半導体層を高耐圧素子領
域と低耐圧素子領域とに横方向に分離する素子分離領域
と、前記高耐圧素子領域の表面の前記素子分離領域から所定
距離離れた位置に形成された第１導電型で高不純物濃度
の第１の低抵抗領域と、前記高耐圧素子領域の表面の前記第１の低抵抗領域から
所定距離離れ前記素子分離領域からも所定距離離れた位
置で前記素子分離領域との間に前記高抵抗半導体層が介
在するよう形成された第２導電型で高不純物濃度の第２
の低抵抗領域と、前記第１の低抵抗領域に形成された第１の電極と、前記第２の低抵抗領域に形成された第２の電極とを備え、前記第１および第２の低抵抗領域間に逆バイアス電圧を
印加して空乏層が前記第１の絶縁体膜に達したときに、
前記第１の絶縁体膜が前記第１または第２の低抵抗領域
と前記下地半導体基板との間に印加される電圧の一部を
分担することを特徴とする半導体装置。
【請求項３】前記第２の低抵抗領域が前記第１の低抵抗
領域を取り囲むように形成されている請求項１、２記載
の半導体装置。
【請求項４】前記第１および第２の低抵抗領域間にpn接
合が１つだけ存在する請求項１〜３記載の半導体装置。
【請求項５】前記高抵抗半導体層の導電型がｎ型である
請求項１〜４記載の半導体装置。
【請求項６】前記下地半導体基板および高抵抗半導体層
が前記第１の絶縁体膜を介して直接接着されている請求
項１〜５記載の半導体装置。