JP3198761B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、完全誘電体分離構造を
有する高耐圧半導体装置に関する。
有する高耐圧半導体装置に関する。
【０００２】
【従来の技術】従来、ｐｎ接合による素子分離構造を有
する半導体装置において、高耐圧を得るには、素子領域
（活性領域）の厚さを大きくする必要があるため、素子
領域を取り囲む素子分離拡散層も必然的に深く形成する
必要があるが、素子分離拡散層の横方向拡散も広くなり
過ぎ、実効素子領域が少なくなるという問題がある。こ
のため、例えば特開平４−３３６４４６号に示されるよ
うに、ＳＯＩ（SiliconOn Insulator) 構造の完全誘電
体分離技術が知られている。図８は半導体装置の従来の
完全誘電体分離構造を示す断面図である。この半導体装
置は、例えば厚さ500 μm 程度の第１の半導体基板（支
持基板）１と、この上に厚さ１〜２μm 程度の介在絶縁
層２を介して接合された厚さ１〜２０μm 程度のｎ型の
第２の半導体基板３とから成る複合基板（貼り合わせ基
板）において、異方性エッチングにより介在絶縁層２に
達し且つ素子領域４を取り囲む溝を堀り、その溝内面を
酸化した側壁絶縁膜５ａ及び溝内に充填された多結晶シ
リコンの充填層５ｂから成る絶縁物分離溝５と、素子領
域４の主面側に拡散形成されたｐ+ 型アノード領域６及
びｎ+ 型カソード領域７と、これらにそれぞれ導電接触
するアノード電極８及びカソード電極９と、第２の半導
体基板３上に形成されたフィールド絶縁膜１０と、第１
の半導体基板１の裏面に被着された基板電極１１とを有
している。図８では、半導体装置の素子領域４に作り込
まれた素子はｐ+ ｎｎ+ ダイオードであるが、他の素子
領域にはバイポーラトランジスタや絶縁ゲート型電界効
果トランジスタ等の素子が作り込まれている。ここで、
相隣接する素子領域４は底部の介在絶縁層２及び側部の
絶縁物分離溝５によって完全に誘電体分離されている。
する半導体装置において、高耐圧を得るには、素子領域
（活性領域）の厚さを大きくする必要があるため、素子
領域を取り囲む素子分離拡散層も必然的に深く形成する
必要があるが、素子分離拡散層の横方向拡散も広くなり
過ぎ、実効素子領域が少なくなるという問題がある。こ
のため、例えば特開平４−３３６４４６号に示されるよ
うに、ＳＯＩ（SiliconOn Insulator) 構造の完全誘電
体分離技術が知られている。図８は半導体装置の従来の
完全誘電体分離構造を示す断面図である。この半導体装
置は、例えば厚さ500 μm 程度の第１の半導体基板（支
持基板）１と、この上に厚さ１〜２μm 程度の介在絶縁
層２を介して接合された厚さ１〜２０μm 程度のｎ型の
第２の半導体基板３とから成る複合基板（貼り合わせ基
板）において、異方性エッチングにより介在絶縁層２に
達し且つ素子領域４を取り囲む溝を堀り、その溝内面を
酸化した側壁絶縁膜５ａ及び溝内に充填された多結晶シ
リコンの充填層５ｂから成る絶縁物分離溝５と、素子領
域４の主面側に拡散形成されたｐ+ 型アノード領域６及
びｎ+ 型カソード領域７と、これらにそれぞれ導電接触
するアノード電極８及びカソード電極９と、第２の半導
体基板３上に形成されたフィールド絶縁膜１０と、第１
の半導体基板１の裏面に被着された基板電極１１とを有
している。図８では、半導体装置の素子領域４に作り込
まれた素子はｐ+ ｎｎ+ ダイオードであるが、他の素子
領域にはバイポーラトランジスタや絶縁ゲート型電界効
果トランジスタ等の素子が作り込まれている。ここで、
相隣接する素子領域４は底部の介在絶縁層２及び側部の
絶縁物分離溝５によって完全に誘電体分離されている。
【０００３】通常、第１の半導体基板１の裏面に被着さ
れた基板電極１１に印加する基板電位としては接地電位
が一般的であるが、特開平４−３３６４４６号において
は、基板電位を素子領域４に形成された素子（図８では
ダイオード）に印加される最低電位と最高電位の範囲内
の電位とすることにより、介在絶縁層２を介して素子領
域４の空乏層中の電界分布を変え、素子の高耐圧化を実
現している。これによって高耐圧素子でありながら、素
子分離拡散層の横方向拡散が問題とならず、実効素子領
域も広く確保できる。
れた基板電極１１に印加する基板電位としては接地電位
が一般的であるが、特開平４−３３６４４６号において
は、基板電位を素子領域４に形成された素子（図８では
ダイオード）に印加される最低電位と最高電位の範囲内
の電位とすることにより、介在絶縁層２を介して素子領
域４の空乏層中の電界分布を変え、素子の高耐圧化を実
現している。これによって高耐圧素子でありながら、素
子分離拡散層の横方向拡散が問題とならず、実効素子領
域も広く確保できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
完全誘電体分離構造を有する半導体装置においては次の
ような問題点がある。
完全誘電体分離構造を有する半導体装置においては次の
ような問題点がある。
【０００５】即ち、高耐圧半導体装置においては、情報
信号を扱う半導体装置に比して放熱対策を特に講ずる必
要性があるため、基板電極１１は外囲器のダイパッド等
の放熱手段（ヒートスプレッタ）と接合するのが通例で
あるが、上述のように、素子の高耐圧化を図る目的にお
いて第１の半導体基板の基板電極１１に接地電位以外の
特定の電位を印加する場合は、基板電極１１とダイパッ
ド等との接合が不可能になる。なぜなら、ダイパッド等
の放熱手段は通常安全上の点から接地電位に固定される
ので、基板電極１１の基板電位は必然的に接地電位に固
定されてしまうからである。
信号を扱う半導体装置に比して放熱対策を特に講ずる必
要性があるため、基板電極１１は外囲器のダイパッド等
の放熱手段（ヒートスプレッタ）と接合するのが通例で
あるが、上述のように、素子の高耐圧化を図る目的にお
いて第１の半導体基板の基板電極１１に接地電位以外の
特定の電位を印加する場合は、基板電極１１とダイパッ
ド等との接合が不可能になる。なぜなら、ダイパッド等
の放熱手段は通常安全上の点から接地電位に固定される
ので、基板電極１１の基板電位は必然的に接地電位に固
定されてしまうからである。
【０００６】そこで上記問題点に鑑み、本発明の課題
は、素子耐圧を上昇させる素子領域への印加電極と支持
基板の基板電極を相互独立に分離した構造を採用するこ
とにより、高耐圧化と安全性の両者を充足できる完全誘
電体分離構造を有する半導体装置を提供することにあ
る。
は、素子耐圧を上昇させる素子領域への印加電極と支持
基板の基板電極を相互独立に分離した構造を採用するこ
とにより、高耐圧化と安全性の両者を充足できる完全誘
電体分離構造を有する半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の講じた手段は、第１の半導体基板と、この
第１の半導体基板上に第１の絶縁層を介して形成された
第２の半導体基板と、第２の半導体基板上に第２の絶縁
層を介して形成され且つ絶縁物分離溝により取り囲まれ
た素子領域を有する半導体層と、前記半導体層の一部を
欠損した欠損部における前記第２の半導体基板の段差面
に被着された電極とを備えて成る半導体装置において、
前記第１の半導体基板に印加される電位は接地電位であ
って、前記電極に印加される電位は前記素子形成領域に
形成されてなる素子に印加される最低電位と最高電位の
範囲内の電位であることを特徴とする。
に、本発明の講じた手段は、第１の半導体基板と、この
第１の半導体基板上に第１の絶縁層を介して形成された
第２の半導体基板と、第２の半導体基板上に第２の絶縁
層を介して形成され且つ絶縁物分離溝により取り囲まれ
た素子領域を有する半導体層と、前記半導体層の一部を
欠損した欠損部における前記第２の半導体基板の段差面
に被着された電極とを備えて成る半導体装置において、
前記第１の半導体基板に印加される電位は接地電位であ
って、前記電極に印加される電位は前記素子形成領域に
形成されてなる素子に印加される最低電位と最高電位の
範囲内の電位であることを特徴とする。
【０００８】
【０００９】
【００１０】
【作用】このように、本発明は完全誘電体分離構造の半
導体装置において、第１の半導体基板と第１の絶縁層を
介して形成された第２の半導体基板との２層複合（積
層）支持半導体基板を用いる点を特徴としている。第１
の半導体基板の裏面は外囲器のダイパッド等に接合され
て接地電位に固定されるので、放熱性及び安全性を確保
できる。また、第２の半導体基板は第１の絶縁層によっ
て第１の半導体基板とは絶縁分離されているため、第１
の半導体基板の接地電位とは独立の電位を任意に給電で
き、前記電極を介して第２の半導体基板の電位を素子形
成領域の素子の最低電位と最高電位との範囲内の電位と
することができるので、素子耐圧を大幅に上昇させるこ
とができる。前記電極は、半導体層の一部を欠損した欠
損部における第２の半導体基板の段差面に被着されてい
るため、絶縁物分離溝内の充填層を介して第２の絶縁膜
を貫通し第２の半導体基板にまで達する深い接続孔や、
絶縁物分離とは別の半導体層の一部に深い接続孔などを
形成する場合に比し、電極形成のための工程数の大幅削
減できる。更に、第２の半導体基板に対しては接地電位
の第１の半導体基板が静電シールド機能を持っているた
め、外来雑音が影響することが少なくなる。
導体装置において、第１の半導体基板と第１の絶縁層を
介して形成された第２の半導体基板との２層複合（積
層）支持半導体基板を用いる点を特徴としている。第１
の半導体基板の裏面は外囲器のダイパッド等に接合され
て接地電位に固定されるので、放熱性及び安全性を確保
できる。また、第２の半導体基板は第１の絶縁層によっ
て第１の半導体基板とは絶縁分離されているため、第１
の半導体基板の接地電位とは独立の電位を任意に給電で
き、前記電極を介して第２の半導体基板の電位を素子形
成領域の素子の最低電位と最高電位との範囲内の電位と
することができるので、素子耐圧を大幅に上昇させるこ
とができる。前記電極は、半導体層の一部を欠損した欠
損部における第２の半導体基板の段差面に被着されてい
るため、絶縁物分離溝内の充填層を介して第２の絶縁膜
を貫通し第２の半導体基板にまで達する深い接続孔や、
絶縁物分離とは別の半導体層の一部に深い接続孔などを
形成する場合に比し、電極形成のための工程数の大幅削
減できる。更に、第２の半導体基板に対しては接地電位
の第１の半導体基板が静電シールド機能を持っているた
め、外来雑音が影響することが少なくなる。
【００１１】
【実施例】次に、添付図面に基づいて、本発明の実施例
について説明する。
について説明する。
【００１２】図１は本発明の実施例に係る半導体装置の
構造を示す断面図である。本例の半導体装置は、裏面電
極２０ａを有するｎ型の第１の半導体基板（支持基板）
２０と、その表面の第１の介在絶縁層（酸化膜）２１を
介して接合したｎ型の第２の半導体基板（素子領域電位
印加用基板）３０と、その表面の第２の介在絶縁層（酸
化膜）３１を介して接合したｎ型の第３の半導体基板
（素子形成用基板）４０とから成る複合基板（貼り合わ
せ基板）５０を用い、介在絶縁層３１に達し且つ素子領
域４を取り囲む絶縁物分離溝５と、素子領域４の主面側
に形成されたｐ+型アノード領域６及びｎ+ 型カソード
領域７と、これらにそれぞれ導電接触するアノード電極
８及びカソード電極９と、第３の半導体基板４１上に形
成されたフィールド絶縁膜（酸化膜）１０及び層間絶縁
膜（最終保護膜）１２とを有している。絶縁物分離溝５
は介在絶縁層３１に達する溝の内面を酸化した側壁絶縁
膜５ａと、その溝内に充填された多結晶シリコンの充填
層５ｂから成る。図１の半導体装置の素子領域４に作り
込まれた素子はｐ+ ｎｎ+ ダイオードであるが、他の素
子領域にはバイポーラトランジスタや絶縁ゲート型電界
効果トランジスタ等の素子が作り込まれている。ここ
で、相隣接する素子領域４は底部の介在絶縁層３１及び
側部の絶縁物分離溝５によって完全に誘電体分離されて
いる。第３の半導体基板４０のチップ周縁部等の一部に
は非素子形成領域として欠損部４１が形成されており、
第２の半導体基板３０の段差部上に素子領域電界印加用
電極３２が形成されている。
構造を示す断面図である。本例の半導体装置は、裏面電
極２０ａを有するｎ型の第１の半導体基板（支持基板）
２０と、その表面の第１の介在絶縁層（酸化膜）２１を
介して接合したｎ型の第２の半導体基板（素子領域電位
印加用基板）３０と、その表面の第２の介在絶縁層（酸
化膜）３１を介して接合したｎ型の第３の半導体基板
（素子形成用基板）４０とから成る複合基板（貼り合わ
せ基板）５０を用い、介在絶縁層３１に達し且つ素子領
域４を取り囲む絶縁物分離溝５と、素子領域４の主面側
に形成されたｐ+型アノード領域６及びｎ+ 型カソード
領域７と、これらにそれぞれ導電接触するアノード電極
８及びカソード電極９と、第３の半導体基板４１上に形
成されたフィールド絶縁膜（酸化膜）１０及び層間絶縁
膜（最終保護膜）１２とを有している。絶縁物分離溝５
は介在絶縁層３１に達する溝の内面を酸化した側壁絶縁
膜５ａと、その溝内に充填された多結晶シリコンの充填
層５ｂから成る。図１の半導体装置の素子領域４に作り
込まれた素子はｐ+ ｎｎ+ ダイオードであるが、他の素
子領域にはバイポーラトランジスタや絶縁ゲート型電界
効果トランジスタ等の素子が作り込まれている。ここ
で、相隣接する素子領域４は底部の介在絶縁層３１及び
側部の絶縁物分離溝５によって完全に誘電体分離されて
いる。第３の半導体基板４０のチップ周縁部等の一部に
は非素子形成領域として欠損部４１が形成されており、
第２の半導体基板３０の段差部上に素子領域電界印加用
電極３２が形成されている。
【００１３】このように、本例の完全誘電体分離構造を
有する半導体装置においては、支持基板たる第１の半導
体基板２０と素子領域４を有する第３の半導体基板４０
との間に第２の半導体基板３０を挟み込んだ複合基板５
０において、素子領域４に第２の介在絶縁層３１を介し
て電界を印加する素子領域電界印加用電極３２が第２の
半導体基板３０の上に形成されている。このため、素子
領域４に形成された素子に印加される最低電位と最高電
位の範囲内の電位を素子領域電界印加用電極３２に印加
することにより、第２の半導体基板３０を同電位とし、
底部の介在絶縁層３１を介して各素子領域４の空乏層中
の電界分布を変えることができるため、素子高耐圧化を
図ることができる。また、半導体装置（チップ）の裏面
（基板）電極２０ａを接地電位のダイパット等の放熱手
段に接合することがきるので、安全対策も確保されると
共に、放熱性を損なうことがない。
有する半導体装置においては、支持基板たる第１の半導
体基板２０と素子領域４を有する第３の半導体基板４０
との間に第２の半導体基板３０を挟み込んだ複合基板５
０において、素子領域４に第２の介在絶縁層３１を介し
て電界を印加する素子領域電界印加用電極３２が第２の
半導体基板３０の上に形成されている。このため、素子
領域４に形成された素子に印加される最低電位と最高電
位の範囲内の電位を素子領域電界印加用電極３２に印加
することにより、第２の半導体基板３０を同電位とし、
底部の介在絶縁層３１を介して各素子領域４の空乏層中
の電界分布を変えることができるため、素子高耐圧化を
図ることができる。また、半導体装置（チップ）の裏面
（基板）電極２０ａを接地電位のダイパット等の放熱手
段に接合することがきるので、安全対策も確保されると
共に、放熱性を損なうことがない。
【００１４】ここで、通常、基板２０には裏面電極２０
ａを形成し、この裏面電極２０ａとダイパット等とを接
合するものであるが、放熱効果は若干落ちるものの、裏
面電極２０ａを形成せずに、基板２０の裏面をダイパッ
ド等に直接接合しても良い。
ａを形成し、この裏面電極２０ａとダイパット等とを接
合するものであるが、放熱効果は若干落ちるものの、裏
面電極２０ａを形成せずに、基板２０の裏面をダイパッ
ド等に直接接合しても良い。
【００１５】また、第２の半導体基板３０は素子領域電
界印加用電極３２の電位を第２の介在絶縁層３１の界面
に伝達する電位伝達手段としての意義と、第１及び第２
の介在絶縁層２１，３１によって基板接合を図る意義を
有しているが、基板接合が他の方法で可能であれば、第
２の半導体基板３０はシリコン半導体等である必要はな
く、導体であっても良い。即ち、第２の基板３０は非絶
縁基板であれば良い、また同様に、第１の基板２０も非
絶縁基板であれば良い。
界印加用電極３２の電位を第２の介在絶縁層３１の界面
に伝達する電位伝達手段としての意義と、第１及び第２
の介在絶縁層２１，３１によって基板接合を図る意義を
有しているが、基板接合が他の方法で可能であれば、第
２の半導体基板３０はシリコン半導体等である必要はな
く、導体であっても良い。即ち、第２の基板３０は非絶
縁基板であれば良い、また同様に、第１の基板２０も非
絶縁基板であれば良い。
【００１６】図８に示す完全誘電体分離構造において
は、基板電極１１に特定電位を印加しても基板電極１１
が外部雑音を拾い易く、結果的に介在絶縁層２を介して
素子領域４の電界分布を規定する電位が変動し易く、雑
音の直接的影響により素子耐圧の再現性に欠ける。しか
しながら、本例においては、裏面電極２０ａが接地電位
に落とされており、この接地電位によって第２の半導体
基板３０のうち素子領域４の真下部分の電位が電界シー
ルドされている。このため、素子領域４の真下部分の電
位に対して外部雑音の影響を無くすることができ、耐雑
音特性や素子耐圧の再現性を保証できる。
は、基板電極１１に特定電位を印加しても基板電極１１
が外部雑音を拾い易く、結果的に介在絶縁層２を介して
素子領域４の電界分布を規定する電位が変動し易く、雑
音の直接的影響により素子耐圧の再現性に欠ける。しか
しながら、本例においては、裏面電極２０ａが接地電位
に落とされており、この接地電位によって第２の半導体
基板３０のうち素子領域４の真下部分の電位が電界シー
ルドされている。このため、素子領域４の真下部分の電
位に対して外部雑音の影響を無くすることができ、耐雑
音特性や素子耐圧の再現性を保証できる。
【００１７】次に、本例の製造方法を図２〜図７に基づ
き説明する。
き説明する。
【００１８】先ず図２に示すように、複合基板５０を準
備する。即ち、本例においては、抵抗率２〜３Ω・cm，
厚さ500 μm のｎ型の第１の半導体（シリコン）基板２
０と表面に厚さ１〜２μｍの熱酸化膜の介在絶縁層２１
を形成した抵抗率１Ω・cm以下のｎ型の第２の半導体
（シリコン）基板３０と介在絶縁層２１を介して直接接
着した後、第２の半導体基板を厚さ１〜２μｍ程度まで
研磨し、表面に厚さ１〜２μｍの熱酸化膜の介在絶縁層
３１を形成した抵抗率１０〜４０Ω・cmのｎ型の第３の
半導体（シリコン）基板４０を介在絶縁層３１を介して
第２の半導体基板３０と直接接着し、第３の半導体基板
４０を厚さ１〜２０μｍまで研磨して複合基板５０が形
成される。そして、異方性エッチングにより第２の介在
絶縁層３１に達し且つ素子領域４を取り囲む溝を堀り、
その溝内面を酸化して側壁絶縁膜５ａを形成した後、そ
の溝内に多結晶シリコンを充填して充填層５ｂを形成す
る。
備する。即ち、本例においては、抵抗率２〜３Ω・cm，
厚さ500 μm のｎ型の第１の半導体（シリコン）基板２
０と表面に厚さ１〜２μｍの熱酸化膜の介在絶縁層２１
を形成した抵抗率１Ω・cm以下のｎ型の第２の半導体
（シリコン）基板３０と介在絶縁層２１を介して直接接
着した後、第２の半導体基板を厚さ１〜２μｍ程度まで
研磨し、表面に厚さ１〜２μｍの熱酸化膜の介在絶縁層
３１を形成した抵抗率１０〜４０Ω・cmのｎ型の第３の
半導体（シリコン）基板４０を介在絶縁層３１を介して
第２の半導体基板３０と直接接着し、第３の半導体基板
４０を厚さ１〜２０μｍまで研磨して複合基板５０が形
成される。そして、異方性エッチングにより第２の介在
絶縁層３１に達し且つ素子領域４を取り囲む溝を堀り、
その溝内面を酸化して側壁絶縁膜５ａを形成した後、そ
の溝内に多結晶シリコンを充填して充填層５ｂを形成す
る。
【００１９】これによって素子領域（活性領域）４を取
り囲む絶縁物分離溝５が形成される。
り囲む絶縁物分離溝５が形成される。
【００２０】この後は、一般的な素子形成工程により各
素子領域４内にダイオード，バイポーラトランジスタ，
絶縁ゲート電界効果トランジスタ等の素子が作り込まれ
るが、図２に示す素子領域４にはｐ+ 型アノード領域６
及びｎ+ 型カソード領域７から成るｐ+ ｎｎ+ ダイオー
ドが形成されており、第３の半導体基板４０の主面のフ
ィールド絶縁膜１０を窓明けしてｐ+ 型アノード領域６
及びｎ+ 型カソード領域７に導電接触するアノード電極
８及びカソード電極９を形成し、これらの上に最終保護
膜１２を形成する。ここで、第３の半導体基板４０の主
面の一部（スクライブ領域に相当するチップの縁部等）
はフィールド絶縁膜１０及び最終保護膜１２の被膜非形
成領域４５とされている。このフィールド絶縁膜１０等
の被膜非形成領域４５は、フィールド絶縁膜１０及び最
終保護膜１２の成膜工程中でマスクを用いて確保しても
良いし、また最終保護膜１２の成膜後、エッチング除去
して形成しても良い。
素子領域４内にダイオード，バイポーラトランジスタ，
絶縁ゲート電界効果トランジスタ等の素子が作り込まれ
るが、図２に示す素子領域４にはｐ+ 型アノード領域６
及びｎ+ 型カソード領域７から成るｐ+ ｎｎ+ ダイオー
ドが形成されており、第３の半導体基板４０の主面のフ
ィールド絶縁膜１０を窓明けしてｐ+ 型アノード領域６
及びｎ+ 型カソード領域７に導電接触するアノード電極
８及びカソード電極９を形成し、これらの上に最終保護
膜１２を形成する。ここで、第３の半導体基板４０の主
面の一部（スクライブ領域に相当するチップの縁部等）
はフィールド絶縁膜１０及び最終保護膜１２の被膜非形
成領域４５とされている。このフィールド絶縁膜１０等
の被膜非形成領域４５は、フィールド絶縁膜１０及び最
終保護膜１２の成膜工程中でマスクを用いて確保しても
良いし、また最終保護膜１２の成膜後、エッチング除去
して形成しても良い。
【００２１】次に、図３に示すように、被膜非形成領域
４５を除き、最終保護膜１２上に表面保護膜６１として
のポジ型レジスト層を形成する。本例におけるポジ型レ
ジスト層６１の厚さは４μｍとしてある。
４５を除き、最終保護膜１２上に表面保護膜６１として
のポジ型レジスト層を形成する。本例におけるポジ型レ
ジスト層６１の厚さは４μｍとしてある。
【００２２】次に、図４に示すように、表面保護膜６１
をマスクとしてプラズマエッングを施し、被膜非形成領
域４５直下を第２の介在絶縁層３１が露出するまで除去
する。このプラズマエッングによって第２の介在絶縁像
３１のうち素子領域４直下以外の一部は露出領域３１ａ
となるが、同時に表面保護膜６１もある程度エッチング
除去される。ここで、表面保護膜（ポジ型レジスト）６
１のエッチング速度は第３の半導体（シリコン）基板４
０の約１／７であり、例えば第３の半導体基板４０の厚
さが20μｍの場合は、表面保護膜６１は厚さ（４−20×
１／７）≒１．１μｍだけ残る。
をマスクとしてプラズマエッングを施し、被膜非形成領
域４５直下を第２の介在絶縁層３１が露出するまで除去
する。このプラズマエッングによって第２の介在絶縁像
３１のうち素子領域４直下以外の一部は露出領域３１ａ
となるが、同時に表面保護膜６１もある程度エッチング
除去される。ここで、表面保護膜（ポジ型レジスト）６
１のエッチング速度は第３の半導体（シリコン）基板４
０の約１／７であり、例えば第３の半導体基板４０の厚
さが20μｍの場合は、表面保護膜６１は厚さ（４−20×
１／７）≒１．１μｍだけ残る。
【００２３】次に、図５に示すように、残った表面保護
膜６１をマスクとしてエッチングにより露出領域３１ａ
の部分の介在絶縁像３１を除去する。
膜６１をマスクとしてエッチングにより露出領域３１ａ
の部分の介在絶縁像３１を除去する。
【００２４】次に、図６に示すように、露出領域３１ａ
以外をマスク材７０を用いて覆って、真空蒸着法又はス
パッタ法により、第２の半導体基板３０の露出領域３１
ａ上に素子領域電界印加用電極３２を被着する。
以外をマスク材７０を用いて覆って、真空蒸着法又はス
パッタ法により、第２の半導体基板３０の露出領域３１
ａ上に素子領域電界印加用電極３２を被着する。
【００２５】次に、図７に示すように、第１の半導体基
板２０の裏面に面電極（基板電極）２０ａを被着した
後、第３の半導体基板４０の表面保護膜６１を除去す
る。これにより、第１の半導体基板２０に電圧印加でき
る基板電極２０ａと、第２の半導体基板３０に電圧印加
できる素子領域電界印加用電極３２とを独立に備えた高
耐圧半導体装置が得られる。
板２０の裏面に面電極（基板電極）２０ａを被着した
後、第３の半導体基板４０の表面保護膜６１を除去す
る。これにより、第１の半導体基板２０に電圧印加でき
る基板電極２０ａと、第２の半導体基板３０に電圧印加
できる素子領域電界印加用電極３２とを独立に備えた高
耐圧半導体装置が得られる。
【００２６】
【発明の効果】以上説明したように、本発明は、２層複
合支持半導体基板を用いる点と、素子形成領域を持つ半
導体層の一部を欠損した欠損部における第２の半導体基
板の段差面に被着された電極と、第１の半導体基板の裏
面に印加される電位は接地電位であって、前記電極に印
加される電位は素子形成領域に形成されてなる素子に印
加される最低電位と最高電位の範囲内の電位であること
を特徴としている。従って、次の効果を奏する。
合支持半導体基板を用いる点と、素子形成領域を持つ半
導体層の一部を欠損した欠損部における第２の半導体基
板の段差面に被着された電極と、第１の半導体基板の裏
面に印加される電位は接地電位であって、前記電極に印
加される電位は素子形成領域に形成されてなる素子に印
加される最低電位と最高電位の範囲内の電位であること
を特徴としている。従って、次の効果を奏する。
【００２７】 第１の半導体基板の裏面は外囲器のダ
イパッド等に接合されて接地電位に固定されるので、放
熱性及び安全性を確保できる。また、第２の半導体基板
は第１の絶縁層によって第１の半導体基板とは絶縁分離
されているため、第１の半導体基板の接地電位とは独立
の電位を任意に給電でき、前記電極を介して第２の半導
体基板の電位を素子形成領域の素子の最低電位と最高電
位との範囲内の電位とすることができるので、素子耐圧
を大幅に上昇させることができる。第２の半導体基板に
対しては接地電位の第１の半導体基板が静電シールド機
能を持っているため、外来雑音が影響することが少なく
なる。
イパッド等に接合されて接地電位に固定されるので、放
熱性及び安全性を確保できる。また、第２の半導体基板
は第１の絶縁層によって第１の半導体基板とは絶縁分離
されているため、第１の半導体基板の接地電位とは独立
の電位を任意に給電でき、前記電極を介して第２の半導
体基板の電位を素子形成領域の素子の最低電位と最高電
位との範囲内の電位とすることができるので、素子耐圧
を大幅に上昇させることができる。第２の半導体基板に
対しては接地電位の第１の半導体基板が静電シールド機
能を持っているため、外来雑音が影響することが少なく
なる。
【００２８】 前記電極は、半導体層の一部を欠損し
た欠損部における第２の半導体基板の段差面に被着され
ているため、絶縁物分離溝内の充填層を介して第２の絶
縁膜を貫通し第２の半導体基板にまで達する深い接続孔
や、絶縁物分離とは別の半導体層の一部に深い接続孔な
どを形成する場合に比し、電極形成のための工程数の大
幅削減できる。
た欠損部における第２の半導体基板の段差面に被着され
ているため、絶縁物分離溝内の充填層を介して第２の絶
縁膜を貫通し第２の半導体基板にまで達する深い接続孔
や、絶縁物分離とは別の半導体層の一部に深い接続孔な
どを形成する場合に比し、電極形成のための工程数の大
幅削減できる。
【図１】本発明の実施例に係る半導体装置の構造を示す
断面図である。
断面図である。
【図２】同実施例の製造方法において最初の工程を説明
する工程断面図である。
する工程断面図である。
【図３】同実施例の製造方法において図２の次工程を説
明する工程断面図である。
明する工程断面図である。
【図４】同実施例の製造方法において図３の次工程を説
明する工程断面図である。
明する工程断面図である。
【図５】同実施例の製造方法において図４の次工程を説
明する工程断面図である。
明する工程断面図である。
【図６】同実施例の製造方法において図５の次工程を説
明する工程断面図である。
明する工程断面図である。
【図７】同実施例の製造方法において図６の次工程を説
明する工程断面図である。
明する工程断面図である。
【図８】従来の半導体装置における完全誘電体分離構造
を示す断面図である。
を示す断面図である。
４…素子領域 ５…絶縁物分離溝 ５ａ…側壁絶縁膜 ５ｂ…充填層 ６…ｐ+ 型アノード領域 ７…ｎ+ 型カソード領域 ８…アノード電極 ９…カソード電極 １０…フィールド絶縁膜 １２…層間絶縁膜（最終保護膜） ２０…第１の半導体基板 ２１…第１の介在絶縁層 ２０ａ…裏面電極（基板電極） ３０…第２の半導体基板 ３１…第２の介在絶縁層 ３２…素子領域電界印加用電極 ４１…欠損部 ５０…複合基板（貼り合わせ基板）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 29/861
Claims (1)
- 【請求項１】 第１の半導体基板と、この第１の半導体
基板上に第１の絶縁層を介して形成された第２の半導体
基板と、第２の半導体基板上に第２の絶縁層を介して形
成され且つ絶縁物分離溝により取り囲まれた素子領域を
有する半導体層と、前記半導体層の一部を欠損した欠損
部における前記第２の半導体基板の段差面に被着された
電極とを備えて成る半導体装置において、前記第１の半
導体基板に印加される電位は接地電位であって、前記電
極に印加される電位は前記素子形成領域に形成されてな
る素子に印加される最低電位と最高電位の範囲内の電位
であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29374093A JP3198761B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29374093A JP3198761B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147319A JPH07147319A (ja) | 1995-06-06 |
| JP3198761B2 true JP3198761B2 (ja) | 2001-08-13 |
Family
ID=17798631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29374093A Expired - Fee Related JP3198761B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198761B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11195712A (ja) * | 1997-11-05 | 1999-07-21 | Denso Corp | 半導体装置およびその製造方法 |
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
-
1993
- 1993-11-25 JP JP29374093A patent/JP3198761B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147319A (ja) | 1995-06-06 |
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