JP2001144307A - Ｓｏｉ型半導体装置 - Google Patents

Ｓｏｉ型半導体装置

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JP2001144307A
JP2001144307A JP2000264032A JP2000264032A JP2001144307A JP 2001144307 A JP2001144307 A JP 2001144307A JP 2000264032 A JP2000264032 A JP 2000264032A JP 2000264032 A JP2000264032 A JP 2000264032A JP 2001144307 A JP2001144307 A JP 2001144307A
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type semiconductor
layer
type
soi
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Yasuhiro Uemoto
康裕 上本
Katsushige Yamashita
勝重 山下
Takashi Miura
孝 三浦
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Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 任意の逆バイアス状態の態様において耐圧特
性の良好なＳＯＩ型半導体装置を提供する。 【解決手段】 半導体基板１とｎ−型半導体層３とをシ
リコン酸化膜２を挟んで積層すると共に、当該ｎ−型半
導体層３の表面に、ｐ型半導体層９やｎ＋型半導体層１
１を形成して、それぞれにソース電極１３、ドレイン電
極１４を設ける。また、ｎ−型半導体層３と前記シリコ
ン酸化膜２との界面に、ｎ−型半導体層３と導電型の異
なるｐ型半導体層１２が形成される。このｐ型半導体層
１２は、ソース電極１３とドレイン電極１４間に逆バイ
アスの電圧が与えられても、完全には空乏化しないよう
にその単位面積当たりの不純物量が３×１０12／ｃｍ2
より多く設定されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ型半導体装
置に関し、特にその耐圧特性を向上する技術に関する。
【０００２】
【従来の技術】半導体集積回路などにおいて個々の半導
体素子を相互に電気的に分離する有力な手法として、各
半導体素子の活性層となる半導体層の底部や側面部に絶
縁層を形成して誘電体分離する方法が採用されている
（以下、このような構造を「誘電体分離構造」とい
う。）。
【０００３】当該誘電体分離構造を有するＳＯＩ（Sili
con On Insulator）型半導体装置は、従来のｐｎ接合分
離を用いた半導体装置において生じていた問題、すなわ
ち、ｐｎ接合部を介して生じるリーク電流や、不要な寄
生バイポーラ効果の発生という問題を解消することがで
き、特に、高耐圧半導体装置、アナログスイッチ用半導
体装置等への応用に有望である。
【０００４】このような誘電体分離構造を有する従来の
ＳＯＩ型半導体装置として、例えば、特許第２８９６１
４１号公報、特許第２８７８６８９号公報に開示されて
いる半導体装置を挙げることができる。図１３および図
１４は、従来のＳＯＩ型半導体装置として、具体的にｎ
型高耐圧ＭＯＳトランジスタの構成を示す図である。図
１３に示すｎ型高耐圧ＭＯＳトランジスタ１００は、Ｓ
ＯＩ基板における支持基板としての半導体基板１０１の
上面に絶縁膜であるシリコン酸化膜１０２を形成し、さ
らにＳＯＩ基板の活性層となるｎ−型半導体層１０３を
積層してなる。
【０００５】ｎ−型半導体層１０３には、隣接して形成
される半導体素子の電位の影響を受けないように、深さ
がシリコン酸化膜１０２にまで達する分離溝１０４がエ
ッチングにより形成されている。この分離溝１０４の内
部側面には、シリコン酸化膜１０５が形成され、さらに
分離溝１０４内にポリシリコン１０６が埋め込まれるこ
とにより、ｎ−型半導体層１０３が、周囲から電気的に
分離される。これによりｎ−型半導体層１０３が、シリ
コン酸化膜１０２とシリコン酸化膜１０５とによって島
状に誘電体分離される。
【０００６】このようにして形成された島状のｎ−型半
導体層１０３の表面に、ゲート酸化膜１０７、ゲート電
極１０８、チャネル領域を形成するためのｐ型半導体層
１０９、ソース電極１１２、ソース電極１１２に接続さ
れｐ型半導体層１０９に囲まれるように形成されたｎ＋
型半導体層１１０、ドレイン電極１１３、ドレイン電極
１１３に接続されたｎ＋型半導体層１１１が設けられて
ｎ型高耐圧ＭＯＳトランジスタが形成される。
【０００７】また、図１４に示すｎ型高耐圧ＭＯＳトラ
ンジスタ１５０は、図１３の構成において、ｎ−型半導
体層１０３とシリコン酸化膜１０２との界面部にｎ−型
半導体層１１４が形成されると共に、ｎ−型半導体層１
０３とシリコン酸化膜１０５との界面部にｎ＋型半導体
層１１５が形成され、その上部がドレイン電極のｎ＋型
半導体層１１１の下部に接触するようになっている。こ
こでｎ−型半導体層１１４、ｎ＋型半導体層１１５の不
純物濃度を小さくし、これによりｎ−型半導体層１０３
の底面と側面にも空乏層ができるようにして耐圧性を向
上させるとしている。
【０００８】両図に示すようなｎ型高耐圧ＭＯＳトラン
ジスタ１００，１５０において、支持基板としての半導
体基板１０１には一般に０Ｖの電位が付与される。ここ
で、ｐ型半導体層１０９等に上記半導体基板１０１と略
同一の電位が付与され、かつ、ドレイン電極１１３に接
続されたｎ＋型半導体層１１１に、正に大きな電圧が印
加されて逆バイアスとなる場合において、ｐ型半導体層
１０９とｎ−型半導体層１０３とで構成されるｐｎ接合
ダイオードが逆バイアス状態となる。この時、ｐ型半導
体層１０９とｎ−型半導体層１０３とのｐｎ接合の界面
から空乏層が伸びる。
【０００９】この空乏層は、ｎ＋型半導体層１１１に印
加された正の大きな電位と、半導体基板１０１に与えら
れた０Ｖの電位と、ｐ型半導体層１０９等に与えられた
電位により、ｎ−型半導体層１０３の内部に均一に広が
り、内部電界の集中が緩和される。その結果、ｎ−型半
導体層１０３内におけるアバランシェブレークダウンが
生じにくくなる。ｎ型高耐圧ＭＯＳトランジスタにおけ
る耐圧特性は、ｎ−型半導体層１０３におけるアバラッ
シュブレークダウンの発生の有無に大きく左右されるの
で、当該アバランシェブレークダウンが抑制されること
により、逆方向耐圧特性が確かに向上する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＳＯＩ型半導体装置では、特に、ドレイン電極１１
３に接続されたｎ＋型半導体層１１１の電位が、半導体
基板１０１に与えられた電位と同等になり、かつ、ｐ型
半導体層１０９に負の大きな電圧が印加された逆バイア
ス状態の場合においては、ｎ−型半導体層１０３内に十
分な空乏層を形成することができず、アバランシェブレ
ークダウンが生じやすくなって、ｎ型高耐圧ＭＯＳトラ
ンジスタの逆方向耐圧特性が著しく劣化してしまうとい
う問題がある。
【００１１】すなわち、ｐ型半導体層１０９等に与えた
電圧が負の大きな値となり、かつ、半導体基板１０１に
０Ｖが与えられ、ｎ＋型半導体層１１１に印加される電
圧が０Ｖとなるような逆バイアス状態においては、ｎ＋
型半導体層１１１と半導体基板１０１にはいずれも０Ｖ
が印加されており、両者の間に電位差がなくなる。この
影響により、ｐ型半導体層１０９とｎ−型半導体層１０
３とのｐｎ接合の界面から伸びる空乏層は、ｎ＋型半導
体層１１１の下部領域のｎ−型半導体層１０３にまで十
分に伸びることができない。そのため、ｎ−型半導体層
１０３の内部電界が集中してアバランシェブレークダウ
ンが発生しやすくなり、ｎ型高耐圧ＭＯＳトランジスタ
の逆方向耐圧特性が大きく劣化する。
【００１２】つまり、従来のＳＯＩ型半導体装置の構成
では、全ての逆バイアス状態において高耐圧性を維持す
ることができず、特定の条件下においてはアバランシェ
ブレークダウンが生じやすくなって耐圧特性が劣化する
という問題を有している。本発明は、上述の問題点に鑑
みてなされたものであって、任意の逆バイアス状態の態
様において耐圧特性の良好なＳＯＩ型半導体装置を提供
することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係るＳＯＩ型半導体装置は、第１の半導体
層と、前記第１の半導体層の第１の主面側の一部に形成
される第２の半導体層と、前記第２の半導体層と異なる
導電型であって、前記第１の半導体層の第１の主面側
の、前記第２の半導体層が形成される位置とは分離され
た位置に形成される第３の半導体層と、前記第１の半導
体層とは異なる導電型であって、前記第１の半導体層の
第２の主面側に形成される第４の半導体層と、前記第４
の半導体層の、前記第１の半導体層と反対側の主面に形
成される第１の絶縁層とを備え、前記第４の半導体層
は、前記第２と第３の半導体層間に逆バイアスの電圧が
印加された場合でも、完全に空乏化されないような量の
不純物が含まれるように構成される。
【００１４】このように、第２と第３の半導体層に逆バ
イアスの電圧を印加した場合において、第４の半導体層
が完全には空乏化されないように構成することにより、
空乏化されない第４の半導体層が、第１の半導体層の底
部の電位をほぼ一定に保つ働きをして第１の半導体層内
に空乏層が広がりやすくすると共に、第４の半導体層と
第１の半導体層とで形成されるｐｎ接合に逆方向の電圧
が印加されることにより、当該ｐｎ接合部からも空乏層
が第１の半導体層側に伸びる。その結果、任意の逆バイ
アス状態の電位を第２、第３のｎ型半導体層に与えて
も、第１の半導体層の内部に空乏層を均一に広げること
ができ、内部電界の集中が緩和されて、良好な逆方向耐
圧特性を示すＳＯＩ型半導体装置を提供できる。
【００１５】ここで、前記第４の半導体層の単位面積当
たりの不純物量は、３×１０12／ｃｍ2よりも多くする
か、もしくは、前記第１の半導体の単位面積当りの不純
物量の１．５倍よりも多くすることが望ましい。これに
より、第４の半導体層が完全に空乏化されるのを阻止で
き、逆バイアスによって第４の半導体層と第１の半導体
層とで形成されるｐｎ接合に生じる空乏層が第１の半導
体層側に広く形成され、第１の半導体層内における空乏
層の均一な広がりを助長する。
【００１６】また、前記第１の半導体層の前記第２と第
３の半導体層を囲む周囲に、前記第１の絶縁層に達する
深さの分離溝を形成すると共に前記分離溝の内部側面に
第２の絶縁層を形成し、前記第１の半導体層と当該第２
の絶縁層との界面に、前記第４の半導体層と同一導電型
の第５の半導体層を形成すれば、第１の半導体層と第５
の半導体層とによりｐｎ接合分離がなされ、隣接する半
導体素子の電位の影響を抑制できる。
【００１７】ここで、前記第５の半導体層は、前記第４
の半導体層と同様に、単位面積当たりの不純物量は、３
×１０12／ｃｍ2よりも多くするか、もしくは、前記第
１の半導体の単位面積当りの不純物量の１．５倍よりも
多くすることが望ましい。また、上記分離溝に導電性部
材を埋め込んで、これに電極を設けておき、この電極に
例えば、第１の絶縁層に印加される電圧と同電位の電圧
を印加しておけば、この部分で電気的にシールドされる
こととなり、周囲の電位の影響をさらに受けにくくな
る。
【００１８】ここで、前記導電性部材は、ポリシリコン
であって、前記電極は導電型半導体層を介して前記ポリ
シリコンにオーミック接続されることが望ましい。
【００１９】
【発明の実施の形態】以下、本発明に係るＳＯＩ型半導
体装置の実施の形態について図面を基づき説明する。 ＜第１の実施の形態＞本発明に係るＳＯＩ型半導体装置
の第１の実施の形態としてｎ型高耐圧ＭＯＳトランジス
タについて説明する。
【００２０】（ｎ型高耐圧ＭＯＳトランジスタの構成）
図１は、本発明の第１の実施の形態であるｎ型高耐圧Ｍ
ＯＳトランジスタ２００の構成を示す要部断面図であ
る。同図に示すように、このｎ型高耐圧ＭＯＳトランジ
スタ２００は、ＳＯＩ基板における支持基板としての半
導体基板１に、第１の絶縁層としてのシリコン酸化膜２
を介して、ＳＯＩ基板の活性層となる第１の半導体層と
してのｎ−型半導体層３を積層して形成される。同図に
は、１個のＭＯＳトランジスタしか示されていないが、
実際には、同一の半導体基板１上に複数のＭＯＳトラン
ジスタの素子が隣接して形成されており、当該隣接する
素子と電気的に絶縁するため、ｎ−型半導体層３の周縁
部に分離溝４が形成される。
【００２１】この分離溝４は、エッチング処理によりシ
リコン酸化膜２に至るまでの深さとなるように形成され
ており、その内部側面には第２の絶縁層としてのシリコ
ン酸化膜５が形成されている。このシリコン酸化膜５お
よび上記シリコン酸化膜２とによってｎ−型半導体層３
が周囲の素子から電気的に島状に分離される誘電体分離
構造となっている。
【００２２】また、分離溝４内のシリコン酸化膜５の間
には、高抵抗の導電材料としてポリシリコン６が埋め込
まれており、もし、分離溝４の相対する内部側面に形成
されたシリコン酸化膜５同士の電位が異なることがあっ
たとしても、ポリシリコン６内に微少な電流が流れるこ
とによりその電位勾配を解消し、分離溝４内に不要な電
界が生じないようにしている。
【００２３】このようにして形成された島状のｎ−型半
導体層３の表面に、ゲート酸化膜７、ゲート電極８、チ
ャネル領域を形成するための第２の半導体層としてのｐ
型半導体層９、ソース電極１３、ソース電極１３に接続
されｐ型半導体層９に囲まれるように形成されたｎ＋型
半導体層１０、ドレイン電極１４、ドレイン電極１４に
接続された第３の半導体層としてのｎ＋型半導体層１１
が公知の方法により設けられている。
【００２４】また、島状のｎ−型半導体層３の底部に
は、埋め込まれたシリコン酸化膜２との界面部分に第４
の半導体層としてのｐ型半導体層１２が形成されてい
る。このｐ型半導体層１２は、逆バイアス状態において
も完全に空乏化しないようにその単位面積当たりの不純
物量が、３×１０12／ｃｍ2より多く含まれるように設
定されている。詳しくは後述する。
【００２５】（製造方法）ここで、ｎ型高耐圧ＭＯＳト
ランジスタ２００の製造方法について簡単に説明する。
まず、ｎ−型半導体層３を少なくともその表面に有する
半導体基板（以下、「活性層用基板」という。）を用意
し、イオン注入法や熱拡散法などによりそのｎ−型半導
体層３側の表面に所定量以上の不純物を注入してｐ型半
導体層１２を形成する。別途、ＳＯＩ基板の支持基板と
なる半導体基板１の表面にＣＶＤ法などによりシリコン
酸化膜２を形成しておき、当該半導体基板１と上記ｎ−
型半導体層３が形成された活性層用基板を、シリコン酸
化膜２とｎ−型半導体層３表面に形成されたｐ型半導体
層１２が合わさるようにして張り合わせ、熱処理を加え
るなどして接着させてＳＯＩ基板を形成する。
【００２６】なお、シリコン酸化膜２は、半導体基板１
の表面ではなく、ｎ−型半導体層３に形成されたｐ型半
導体層１２の表面に形成してもよく、さらには、半導体
基板１とｐ型半導体層１２の双方の表面に形成してもよ
い。上記のようにして形成されたＳＯＩ基板を、ｎ−型
半導体層３が所望の厚みになるように表面研磨法などに
よりｎ−型半導体層３側から削って行き、次に、フォト
レジストマスクもしくはパターニングされたシリコン窒
化膜やシリコン酸化膜をマスクにして、ｎ−型半導体層
３の表面から、上記埋め込まれたシリコン酸化膜２にま
で達するようにエッチング処理により分離溝４を形成す
る。その後、分離溝４の内部側面部分にシリコン酸化膜
５を形成し、さらにポリシリコン６を埋め込んで、ｎ−
型半導体層３を島状に誘電体分離する。
【００２７】次に、誘電体分離された島状のｎ−型半導
体層３の表面に、ゲート酸化膜７、ゲート電極８を形成
し、さらにチャネル領域を形成するためのｐ型半導体層
９をイオン注入と熱処理を行うことで形成する。そし
て、ｐ型半導体層９に囲まれるようにしてソースとなる
ｎ＋型半導体層１０を形成するとともに、ｐ型半導体層
９とは接しないようにある適当な距離を離してドレイン
となるｎ＋型半導体層１１をｎ−型半導体層３の表層部
に形成する。最後に、ソース電極１３をｐ型半導体層９
およびｎ＋型半導体層１０に、ドレイン電極１４をｎ＋
型半導体層１１に接続することでｎ型高耐圧ＭＯＳトラ
ンジスタ２００が製造される。
【００２８】なお、ここでは、ｐ型半導体層１２を形成
する方法として、ｎ−型半導体層３と半導体基板１と張
り付ける前に、ｎ−型半導体層３を少なくともその表面
に有する半導体基板の表面にｐ型半導体層１２を形成す
る方法を示したが、ｎ−型半導体層３を有する半導体基
板をシリコン酸化膜２を挟むようにして半導体基板１と
張り付け、ｎ−型半導体層３が所望の厚みになるように
表面研磨法などによりｎ−型半導体層３を削った後に、
高エネルギーイオン注入法などによりｎ−型半導体層３
の表面からイオンを注入する等してｐ型半導体層１２を
ｎ−型半導体層３の底部に形成してもよい。
【００２９】また、半導体基板１と活性層用基板をシリ
コン酸化膜２を挟むようにして張り付けた後、熱処理を
加えて接着させる方法を示したが、活性層用基板に対し
て酸素イオンを注入する等してシリコン酸化膜２をｎ−
型半導体層３の底部に形成するようにしてもよい。さら
に、ｎ−型半導体層３を所望の厚みになるようにするた
めにここでは表面研磨法などによりｎ−型半導体層３を
削る方法を示したが、水素等を事前に注入しておき、適
当な熱処理もしくは外力を加えた後、表面研磨すること
でｎ−型半導体層３を所望の厚みになるように調整、加
工するようにしてもよい。
【００３０】（耐圧特性）次に、本実施の形態に係るｎ
型高耐圧ＭＯＳトランジスタ２００の耐圧特性について
説明する。ｎ型高耐圧ＭＯＳトランジスタ２００におい
て、ＳＯＩ基板における支持基板としての半導体基板１
には通常０Ｖが与えられる。そして、ゲート電極８とソ
ース電極１３を介してチャネル領域を形成するためのｐ
型半導体層９とｎ＋型半導体層１０とに略同一の電圧を
与えてｎ型高耐圧ＭＯＳトランジスタ２００をオフの状
態にしておいて、ドレイン電極１４を介してｎ＋型半導
体層１１に、上記ｐ型半導体層９等の電位よりも、正に
大きな電位を有する電圧を与える。すると、ｐ型半導体
層９とｎ−型半導体層３とで構成されるｐｎ接合ダイオ
ードが逆バイアス状態となり、ｐ型半導体層９とｎ−型
半導体層３とのｐｎ接合の界面からｎ−型半導体層３内
に空乏層が伸びる。後述するように、この空乏層の伸び
具合が、ｎ型高耐圧ＭＯＳトランジスタ２００の耐圧特
性に大きく影響することになる。
【００３１】ｎ型高耐圧ＭＯＳトランジスタ２００が逆
バイアス状態となるため、ソース電極１３とドレイン電
極１４に印加する電圧の組み合わせ例はさまざま考えら
れるが、ここでは、特に（１）半導体基板１に０Ｖを与
えると共に、ソース電極１３に０Ｖを与え、ドレイン電
極１４に正に大きな電圧として４００Ｖを与える場合
（以下、「第１の逆バイアス状態」という。）と、
（２）半導体基板１に０Ｖを与え、ソース電極１３には
−４００Ｖを与え、ドレイン電極１４に０Ｖを与えた場
合（以下、「第２の逆バイアス状態」という。）の２つ
の場合における耐圧特性について考察する。
【００３２】図２（ａ）は、上記第１の逆バイアス状態
におけるｎ型高耐圧ＭＯＳトランジスタ２００内部の電
位分布および空乏層の広がりのシミュレーション結果を
示し、図２（ｂ）は、上記第２の逆バイアス状態におけ
る、ｎ型高耐圧ＭＯＳトランジスタ２００内部の電位分
布および空乏層の広がりのシミュレーション結果を示す
模式図であって、それぞれ図１のｎ型高耐圧ＭＯＳトラ
ンジスタ２００の右半分の要部断面図のみが示されてい
る。
【００３３】両図において、空乏層は、ｐ型半導体層９
とｎ−型半導体層３とのｐｎ接合の界面から、破線で示
す空乏層端の位置まで形成され、いずれの場合において
もｎ−型半導体層３内が完全に空乏化されている。この
結果、ｎ−型半導体層３内の電位分布が非常に緩やかな
ものとなって内部電界の集中が緩和され、ｎ−型半導体
層３内においてアバランシェブレークダウンが生じにく
くなる。一般的に、ｎ型高耐圧ＭＯＳトランジスタの耐
圧特性は、主にｎ−型半導体層３内におけるアバランシ
ェブレークダウンの発生の有無により決定されるので、
これによりｎ型高耐圧ＭＯＳトランジスタ２００におい
て、良好な逆方向耐圧特性を得ることができる。
【００３４】一方、図１３に示したよう従来のＭＯＳト
ランジスタ１００の場合には、ドレイン電極１４とソー
ス電極１３への電圧の印加の仕方によっては、良好な逆
方向耐圧特性を得ることができない。図３（ａ）は、上
記第１の逆バイアス状態におけるｎ型高耐圧ＭＯＳトラ
ンジスタ１００内部の電位分布および空乏層の広がりの
シミュレーション結果を示し、図３（ｂ）は、上記第２
の逆バイアス状態における、ｎ型高耐圧ＭＯＳトランジ
スタ１００内部の電位分布および空乏層の広がりのシミ
ュレーション結果を示す模式図であって、それぞれ図１
３のｎ型高耐圧ＭＯＳトランジスタ１００の右半分の要
部断面図のみが示されている。
【００３５】図３（ａ）に示すように、従来のｎ型高耐
圧ＭＯＳトランジスタ１００であっても、ソース電位を
０Ｖとする第１の逆バイアス状態においては、本実施の
形態同様、ｎ−型半導体層３内が完全に空乏化され、ｎ
−型半導体層３内の電位分布が非常に緩やかなものにな
って内部電界の集中が緩和されているため、ｎ−型半導
体層３内におけるアバランシェブレークダウンが生じに
くくなり、良好な逆方向耐圧特性を示す。
【００３６】ところが、ドレイン電位を０Ｖとする第２
の逆バイアス状態にあっては、ｎ＋型半導体層１１と半
導体基板１のいずれにも０Ｖが印加されることとなるた
めに、図３（ｂ）に示すように、ｐ型半導体層９とｎ−
型半導体層３とのｐｎ接合の界面から伸びる空乏層は、
ｎ＋型半導体層１１の下部領域のｎ−型半導体層３にま
で十分に伸びることができず、空乏層の伸びが抑制さ
れ、内部電界の集中が低減されないために、ｎ型高耐圧
ＭＯＳトランジスタの逆方向耐圧特性が大きく劣化し、
ソース電極１３に−４００Ｖまで印加することができな
い。
【００３７】このように第２の逆バイアス状態にあって
は、ｎ＋型半導体層１１と半導体基板１にはいずれも０
Ｖが印加されており両者の間に電位差がなくなるので、
従来のｎ型高耐圧ＭＯＳトランジスタ１００の構造にお
いては、空乏層域が減少して逆方向耐圧特性が劣化する
のが避けられない。しかしながら、本実施の形態に係る
ｎ型高耐圧ＭＯＳトランジスタ２００の構成によれば、
図２（ｂ）に示すようにｎ−型半導体層３内の全てに空
乏層の領域が広がり、図２（ａ）の場合と同等な逆方向
耐圧特性を得ることができる。
【００３８】すなわち、本実施の形態によれば、シリコ
ン酸化膜２とｎ−型半導体層３との間にｐ型半導体層１
２を設けると共に、ｐ型半導体層１２の全部に空乏層が
形成されないようにその不純物の濃度（単位面積当たり
の不純物量が、３×１０12／ｃｍ2より多い量）が決定
されており、これにより完全に空乏化されていないｐ型
半導体層１２が、ｎ−型半導体層３の底部の電位をほぼ
一定に保つ働きをすると共に、ｐ型半導体層１２とｎ−
型半導体層３とで形成されるｐｎ接合に印加されている
逆バイアスによって、当該ｐｎ接合部からも空乏層がｎ
−型半導体層３側に伸びることになる。
【００３９】上述のようにｎ型高耐圧ＭＯＳトランジス
タの耐圧特性は、ｎ−型半導体層３内のアバランシェブ
レークダウンの発生の有無により大きく左右されるが、
本実施の形態では、第２の逆バイアス状態においても完
全に空乏化されないように不純物の濃度が設定されたｐ
型半導体層１２の作用により、ｎ−型半導体層３内の全
域に空乏層が形成されるので、その電位分布が緩やかに
なり、アバランシェブレークダウンが生じにくくなる。
その結果、ｎ型高耐圧ＭＯＳトランジスタは良好な逆方
向耐圧特性を示すことになるのである。
【００４０】（各半導体層に含まれる不純物量と耐圧特
性との関係）図４（ａ）、６Ｂに本発明の実施の形態に
おけるｎ型高耐圧ＭＯＳトランジスタ２００（本実施例
品）と従来のｎ型高耐圧ＭＯＳトランジスタ１００（従
来品）におけるソース／ドレイン間耐圧と、当該トラン
ジスタの活性層となるｎ−型半導体層に含まれる不純物
量（不純物濃度）との関係を比較して示す。図４（ａ）
は、第１の逆バイアス状態（ソース電位＝０Ｖの場
合）、図４（ｂ）は、第２の逆バイアス状態（ドレイン
電位＝０Ｖの場合）におけるソース／ドレイン間耐圧と
不純物濃度の関係をそれぞれ示している。
【００４１】第１の逆バイアス状態の場合には、図４
（ａ）に示すように本実施例品と従来品は、ほとんど同
じ特性を示しており、特に、ｎ−型半導体層における単
位体積当りの不純物量が、５．０×１０14〜１．０×１
０15／ｃｍ3の場合に高い耐圧となる。ところが、第２
の逆バイアス状態の場合には、図４（ｂ）に示すよう
に、本実施例品においては、図４（ａ）と同様良好な耐
圧特性を得るが、従来品の場合にはソース／ドレイン間
耐圧が著しく劣化し、特に、ｎ−型半導体層３の不純物
濃度が１．０×１０15／ｃｍ3以下の範囲においては、
本実施例品に比べて約半分程度に低下している。
【００４２】このように本実施の形態におけるｎ型高耐
圧ＭＯＳトランジスタ２００では、第１、第２の逆バイ
アス状態の双方の場合において良好なソース／ドレイン
間耐圧を得ることができ、特に、ｎ−型半導体層３の不
純物濃度が５．０×１０14〜１．０×１０15／ｃｍ3の
場合に、顕著な効果を発揮すると言える。さて、上述し
たように本実施の形態においては、ｐ型半導体層１２内
に完全に空乏層が形成されないゆえに耐圧特性を向上さ
せることができたのであるが、空乏層の形成される程度
は、当該ｐ型半導体層１２に含まれる不純物量に依存す
る。したがって、単にｎ−型半導体層３とシリコン酸化
膜２の間にｐ型半導体層１２を介在させるだけではな
く、当該ｐ型半導体層１２の不純物量を、所定の逆バイ
アスの電圧が印加されてもｐ型半導体層１２内部が完全
に空乏化しないような適正な値に設定する必要がある。
【００４３】図５は、本実施の形態におけるｎ型高耐圧
ＭＯＳトランジスタのソース／ドレイン間耐圧のｐ型半
導体層１２の不純物濃度依存性に関する実験結果を示す
グラフである。なお、本実験においては、印加する電圧
は、第２の逆バイアス状態に設定されており、ｎ−型半
導体層３の不純物濃度は、１×１０15／ｃｍ3に設定
し、その厚さは２０μｍとしている。
【００４４】図５のグラフに示すように、ｐ型半導体層
１２の単位面積当りの不純物濃度が３．０×１０12／ｃ
ｍ2より少なくなるとソース／ドレイン間耐圧が急激に
劣化する。これは、ｐ型半導体層１２の不純物濃度が
３．０×１０12／ｃｍ2より少なくなると、特に第２の
逆バイアス状態のときにｐ型半導体層１２が完全に空乏
化し始めるために、ｐ型半導体層１２がｎ−型半導体層
３の底部の電位をほぼ一定に保つ働きを失い、均一な空
乏層の伸びを実現できなくなるからである。これにより
ｎ−型半導体層３の内部電界が局部に集中し、ｎ型高耐
圧ＭＯＳトランジスタの逆方向耐圧特性が大きく劣化す
る。
【００４５】ところが、不純物濃度が、３．０×１０12
／ｃｍ2以上では、優れた耐圧特性を示す。ここで不純
物濃度が３．０×１０12／ｃｍ2のとき臨界点となる
が、環境温度などによりこの臨界点が微妙に変動するお
それがあるので、安定して高耐圧性を得るためには、不
純物濃度が３×１０12／ｃｍ2を超える値に設定する方
が望ましい。
【００４６】ところで、ｐｎ接合された半導体に逆バイ
アスの電圧を印加したとき、ｐｎ接合の界面を挟んで空
乏層が形成される。この空乏層の全体の厚さをＷとし、
ｐ型、ｎ型のそれぞれの半導体において形成される空乏
層の厚さをＷｐ、ＷｎとするとＷ＝Ｗｐ＋Ｗｎの関係が
成立する。ここで、ｐ型、ｎ型のそれぞれの半導体の単
位面積当りの不純物量をｄｐ、ｄｎとした場合に、空乏
層の厚さＷｐ、Ｗｎと不純物量ｄｐ、ｄｎとはほぼ反比
例の関係にあることが一般的に知られている。
【００４７】したがって、ｐ型半導体層１２の不純物濃
度を大きくすればするほど、ｐ型半導体層１２内に空乏
層ができにくいのであり、本発明おけるｐ型半導体層１
２の不純物濃度の最大値は、シリコンに不純物を固溶さ
せることができる限界（固溶限界）まで取り得るもので
ある。具体的に、Ｐ型半導体の不純物として一般に使用
されるホウ素（Ｂ）の場合、固溶限界は、単位体積当
り、５．０×１０20／ｃｍ3であり、これを実デバイス
における単位面積当りの量に換算すると、１．０×１０
17／ｃｍ2程度になる。
【００４８】さて、既述のように図５の実験データは、
ｎ−型半導体層３の不純物濃度が１．０×１０15／ｃｍ
3のときにおけるものであった。図４（ａ）、６Ｂにも
示すように、良好な耐圧特性を得るためには、ｎ−型半
導体層３の不純物濃度が１．０×１０15／ｃｍ3 以下
であることが望ましく、また、上述したようにｐ型半導
体層１２の不純物濃度がｎ−型半導体層３に比べて高い
ほど、ｐ型半導体層１２内に空乏層ができにくい点を考
慮すると、ｐ型半導体層１２の不純物濃度が、良好な耐
圧特性を得るために必要なｎ−型半導体層３の不純物濃
度の上限値（１．０×１０15／ｃｍ3）における当該ｐ
型半導体層１２の不純物濃度の下限値（３．０×１０12
／ｃｍ2）より大きくありさえすれば、全てのｎ型高耐
圧ＭＯＳトランジスタにおいて良好な耐圧特性を得るこ
とができる。
【００４９】そして、一般的な半導体素子においては、
ｎ−型半導体層３の不純物量は、通常１．０×１０15／
ｃｍ3以下に設定されているので、結局、全てのｎ型高
耐圧ＭＯＳトランジスタ１００についてｐ型半導体層１
２の不純物濃度が少なくとも３．０×１０12／ｃｍ2よ
り大きければよいと言える。一方、ｎ−型半導体層３の
不純物濃度１．０×１０15／ｃｍ3を単位面積当りの濃
度に換算すると、本例では、ｎ−型半導体層３の厚さ２
０μｍ(２．０×１０-3ｃｍ）に設定しているので、単
位面積当りの濃度＝（１．０×１０15）×（２．０×１
０-3）＝２．０×１０12（／ｃｍ2）となる。
【００５０】このとき、良好な耐圧特性を得るために必
要なｐ型半導体層１２の不純物濃度の下限値（３．０×
１０12／ｃｍ2）より大きくありさえすればよいので、
結局、ｐ型半導体層１２の単位面積当りの不純物濃度
を、ｎ−型半導体層３の単位面積当りの不純物濃度に対
して、（３．０×１０12）／（２．０×１０12）＝１．
５倍より大く設定すればよいということが分かる。
【００５１】上述の通り、ｐｎ接合された半導体に逆バ
イアスの電圧を印加したときのｐ型、ｎ型のそれぞれの
半導体において形成される空乏層の厚さの比は、それぞ
れの半導体の単位面積当りの不純物量とはほぼ反比例の
関係にあり、また、単位面積当りの不純物濃度は、各半
導体層の厚さとは無関係に設定できるので、ｎ−型半導
体層３が本例のように２０μｍでない場合であっても、
ｐ型半導体層１２の単位面積当りの不純物量がｎ−型半
導体層３の単位面積当りの不純物濃度の１．５倍を超え
ておれば、良好な耐圧特性を得ることができると言え
る。
【００５２】このように、本実施の形態に係るｎ型高耐
圧ＭＯＳトランジスタ２００においては、ｎ−型半導体
層３とは異なる導電型であり、かつ、包含する不純物濃
度が上述のような条件に適合する値に設定されたｐ型半
導体層１２を、ｎ−型半導体層３とシリコン酸化膜２と
の界面に有する構成を有しているので、ｎ−型半導体層
３内における空乏層の均一な伸びが促進され、これによ
ってｎ−型半導体層３の内部電界の集中が緩和され、良
好な逆方向耐圧特性を得ることができる。
【００５３】なお、以上では、本実施の形態に係るｎ型
高耐圧ＭＯＳトランジスタ２００の構成や不純物量など
について、特定の第１と第２の逆バイアス状態の場合を
例にして説明したが、ｐ型半導体層１２が空乏層の伸び
を助長する理論は、その他の逆バイアス状態においても
同様に当てはめることができ、かつ、上記第２の逆バイ
アス状態、すなわち、半導体基板１とドレイン電極１４
に、０Ｖの電位が与えられると共にソース電極１３に負
の高電位が付与されている場合が、最も空乏層の伸びが
阻害されやすい条件であると考えられ、結局その他の全
ての逆バイアス状態の態様において上述の構成およびｐ
型半導体層１２の不純物濃度の条件を満たしておりさえ
すれば、良好な逆方向高耐圧特性を得られると言える。
【００５４】＜第２の実施の形態＞図６は、本発明の第
２の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２
１０の構成を示す要部断面図である。第１の実施の形態
に係るｎ型高耐圧ＭＯＳトランジスタ２００（図１）と
異なる点は、ｎ−型半導体層３と、分離溝４の側壁に形
成したシリコン酸化膜５との界面に沿って、ｐ型半導体
層１２と同一導電型の第５の半導体層としてｐ型半導体
層１５が形成されている点である。
【００５５】逆バイアス時においてもｎ−型半導体層３
の全領域に空乏層が形成されるようにするため、ｐ型半
導体層１５もｐ型半導体層１２と同様に単位面積当たり
の不純物量は３×１０12／ｃｍ2より多く含むようにす
るのが望ましい。このような加工は、例えば、ｎ−型半
導体層３に分離溝４を形成する前に、イオン注入法によ
りｐ型半導体層を、当該分離溝４の形成範囲よりやや幅
広な範囲でシリコン酸化膜２に達するまで形成し、その
後、その内側に分離溝４をエッチングで形成するように
すればよい。
【００５６】本実施の形態のような構成をとることで、
第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２０
０と同様に耐圧特性が向上するだけでなく、シリコン酸
化膜５に面したｐ型半導体層１５とｎ−型半導体層３に
よるｐｎ接合分離により、隣接して形成された別のＳＯ
Ｉ型半導体素子における電位の影響をさらに抑制するこ
とができる。
【００５７】＜第３の実施の形態＞図７は、本発明のＳ
ＯＩ型半導体装置の第３の実施の形態に係るｎ型高耐圧
ＭＯＳトランジスタ２２０の構成を示す要部断面図であ
る。上記第２の実施の形態のｎ型高耐圧ＭＯＳトランジ
スタ２１０と異なる点は、分離溝４内に埋め込まれたポ
リシリコン６の表面に不純物を注入してｎ＋型半導体層
１６を設け、当該ｎ＋型半導体層１６に電極１７を設け
ている点である。
【００５８】このような構成をとることで、第１または
第２の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２０
０，２１０と同様の耐圧特性の効果を持つだけでなく、
例えば、電極１７を介して半導体基板１と等しいグラン
ド電位を型半導体層１６に与えてやれば、この部分で電
気的にシールドされるため、隣接する別のＳＯＩ型半導
体装置の持つ電位の影響をより一層、抑制することがで
きる。
【００５９】なお、ポリシリコン６の表層部に設けたｎ
＋型半導体層１６は、電極１７をオーミック的に接続す
るための導電層を設けることが目的であり、ｎ＋型半導
体層の代わりにｐ＋型半導体層を設けるようにしても良
い。 ＜第４の実施の形態＞図８は、本発明のＳＯＩ型半導体
装置の第４の実施の形態であるｎ型高耐圧ＭＯＳトラン
ジスタ２３０の構成を示す要部断面図である。図１に示
すｎ型高耐圧ＭＯＳトランジスタ２００と異なるのは、
ソース電極１３とドレイン電極１４のｎ−型半導体層３
における相対位置を逆にした点である。チャネル領域を
形成するためのｐ型半導体層９、ソース電極１３、ソー
ス電極１３に接続されｐ型半導体層９に囲まれるように
形成されたｎ＋型半導体層１０が、島状のｎ−型半導体
層３の周辺部に形成され、ドレイン電極１４、ドレイン
電極１４に接続された第３の半導体層としてのｎ＋型半
導体層１１が、島状のｎ−型半導体層３の中央部に形成
されている。このような構成によっても第１の実施の形
態のｎ型高耐圧ＭＯＳトランジスタ２００と同様に優れ
た逆方向耐圧特性を示すｎ型高耐圧ＭＯＳトランジスタ
を実現することができる。
【００６０】＜第５の実施の形態＞図９は、本発明のＳ
ＯＩ型半導体装置の第５の実施の形態である高耐圧ｐｎ
ダイオード２４０の構成を示す要部断面図である。図１
の第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２
００におけるゲート酸化膜７、ゲート電極８、ソース電
極１３に接続されｐ型半導体層９に囲まれるように形成
されたｎ＋型半導体層１０を形成せず、ｎ＋型半導体層
１０の代わりにｐ型半導体層９に囲まれるようにｐ＋型
半導体層１８を形成すると共にソース電極１３の代わり
にアノード電極１９を形成し、ドレイン電極１４の代わ
りにカソード電極２０を形成している。
【００６１】このような高耐圧ｐｎダイオード２４０に
おいても、ｐ型半導体層９とｎ＋型半導体層１１および
ｎ−型半導体層３およびｐ型半導体層１２は、第１の実
施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と構成
が全く同様であり、優れた逆方向耐圧特性を有する。 ＜第６の実施の形態＞図１０は、本発明のＳＯＩ型半導
体装置の第６の実施の形態であるｐ型高耐圧ＭＯＳトラ
ンジスタ２５０の構成を示す要部断面図である。第１の
実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と同
様にして形成された島状のｎ−型半導体層３の表面に、
ゲート酸化膜７、ゲート電極８、チャネル領域を形成す
るための第３の半導体層としてのｎ型半導体層２２、ソ
ース電極１３、ソース電極１３に接続されｎ型半導体層
２２に囲まれるように形成されたｐ＋型半導体層２３、
ドレイン電極１４、ドレイン電極１４に接続された第２
の半導体層としてのｐ＋型半導体層２４、ｐ＋型半導体
層２４を囲み少なくとも一部がｎ型半導体層２２に接す
るように形成されたｐ−型半導体層２１が設けられてい
る。また、島状のｎ−型半導体層３の底部のシリコン酸
化膜２との界面部に、第４の半導体層としてのｐ型半導
体層１２が形成されている。
【００６２】このｐ型高耐圧ＭＯＳトランジスタ２５０
は、第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ
２００における、ｎ＋型半導体層１１、ｐ型半導体層
９、ｎ＋型半導体層１０が、それぞれｐ−型半導体層２
１とｐ＋型半導体層２４、ｎ型半導体層２２、ｐ＋型半
導体層２３に置き換えられ、不純物の導電型が逆になっ
ただけで、その他の構成はｎ型高耐圧ＭＯＳトランジス
タ２００とほぼ同じであり、これと同様に、優れた逆方
向耐圧特性を有するものである。
【００６３】＜第７の実施の形態＞図１１は、本発明に
係るＳＯＩ型半導体装置の第７の実施の形態である横型
の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）２６
０の構成を示す要部断面図である。第１の実施の形態の
ｎ型高耐圧ＭＯＳトランジスタ２００と同様にして形成
された島状のｎ−型半導体層３の表面に、ゲート酸化膜
７、ゲート電極８、チャネル領域を形成するための第２
の半導体層としてのｐ型半導体層９、ソース電極１３、
ソース電極１３に接続されｐ型半導体層９に囲まれるよ
うに形成されたｎ＋型半導体層１０、ドレイン電極１
４、ドレイン電極１４に接続されたｐ＋型半導体層２５
を取り囲むように形成された第３の半導体層としてのｎ
型半導体層２６が設けられている。また、島状のｎ−型
半導体層３の底部のシリコン酸化膜２との界面部には第
４の半導体層としてのｐ型半導体層１２が形成されてい
る。この横型ＩＧＢＴ２６０においても、ｐ型半導体層
９とｎ型半導体層２６、およびｎ−型半導体層３からな
るｐｎダイオードの基本構成は、第１の実施の形態のｎ
型高耐圧ＭＯＳトランジスタ２００と等しく、島状のｎ
−型半導体層３の底部のｐ型半導体層１２によって第１
の実施の形態と同様の効果が得られ、優れた逆方向耐圧
特性を有する。
【００６４】＜第８の実施の形態＞図１２は、本発明の
実施の形態によるＳＯＩ型半導体装置の第８の実施の形
態である横型サイリスタ２７０の構成を示す要部断面図
である。第１の実施の形態のｎ型高耐圧ＭＯＳトランジ
スタ２００と同様にして形成された島状のｎ−型半導体
層３の表面に、第２の半導体層としてのｐ型半導体層２
７、２８、アノード電極１９、アノード電極１９に接続
されｐ型半導体層２８に囲まれるように形成されたｐ＋
型半導体層３０、カソード電極２０、カソード電極２０
に接続されｐ型半導体層２７に囲まれるように形成され
たｎ＋型半導体層２９、Ｐ型制御ゲート電極３３、Ｐ型
制御ゲート電極３３に接続されｐ型半導体層２７に囲ま
れるように形成されたｐ＋型半導体層３１、Ｎ型制御ゲ
ート電極３４、Ｎ型制御ゲート電極３４に接続された第
３の半導体層としてのｎ＋型半導体層３２が設けられて
いる。
【００６５】また、島状のｎ−型半導体層３の底部のシ
リコン酸化膜２との界面部には第４の半導体層としての
ｐ型半導体層１２が形成されている。この横型サイリス
タ２７０では、ｐ型半導体層２８とｎ−型半導体層３と
ｐ型半導体層２７およびｎ＋型半導体層２９から構成さ
れるｐｎｐｎ構造を有するが、基本的な動作は、ｎ型高
耐圧ＭＯＳトランジスタ２００におけるｐｎダイオード
と同様であり、島状のｎ−型半導体層３の底部のｐ型半
導体層１２によって第１の実施の形態と同様の効果が得
られ、優れた逆方向耐圧特性を有する。
【００６６】＜変形例＞なお、本発明の内容は、上記実
施の形態に限定されないのは言うまでもなく、以下のよ
うな変形例を考えることができる。 （１）上記各実施の形態においては、いずれの場合にお
いても、ＳＯＩ基板の活性層となる第１の半導体層とし
てｎ−型半導体層を用いる場合について説明したが、こ
の第１の半導体層としてｐ−型半導体層を用いても同様
の効果が得られることは言うまでもない。ただし、ｐ−
型半導体層を用いた場合には、その底部に埋め込まれた
第１の絶縁層であるシリコン酸化膜との界面に第４の半
導体層としてｎ型半導体層が形成される必要がある。
【００６７】（２）上記各実施の形態においては、いず
れの場合においても、ＳＯＩ基板における支持基板とし
て、半導体基板を用いる場合について説明したが、半導
体基板を絶縁性基板と置き換えても同様の効果が得られ
る。ただし、このようにＳＯＩ基板における支持基板と
して絶縁性基板を用いた場合には、蒸着法などにより当
該絶縁性基板の裏面に金属膜を均一な厚さで形成するな
どして、ＳＯＩ型半導体装置における裏面の電位が均一
になるような構成とすることが望ましい。
【００６８】（３）また、上記各実施の形態において
は、島状のｎ−型半導体層３の底部もしくは、分離溝４
の内部側面に形成する絶縁膜として、シリコン酸化膜を
用いた場合について説明したが、シリコン酸化膜をシリ
コン窒化膜などの他の絶縁膜と置き換えても同様の効果
が得られる。
【００６９】
【発明の効果】以上説明してきたように本発明に係るＳ
ＯＩ型半導体装置によれば、第１の半導体層と第１の絶
縁層との間に、第１の半導体層とは異なる導電型を有
し、かつ逆バイアス状態でも完全には空乏化しないよう
に多くの不純物を含ませた第４の半導体層を有している
ので、この完全には空乏化されていない状態の第４の半
導体層が、第１の半導体層の底部の電位をほぼ一定に保
つ働きをすると共に、第４の半導体層と第１の半導体層
とで形成されるｐｎ接合に印加されている逆バイアスに
よって第４の半導体層と第１の半導体層とで形成される
ｐｎ接合からも空乏層を第１の半導体層側に伸ばすこと
ができ、第１の半導体層内における空乏層の均一な伸び
が促進される。これにより、当該第１の半導体層におけ
る内部電界の集中が緩和されて、アバランシェブレーク
ダウンが生じにくくなり、任意の逆バイアス状態の態様
において良好な逆方向耐圧特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るｎ型高耐圧Ｍ
ＯＳトランジスタの要部断面図である。
【図２】（ａ）は、上記第１の実施の形態に係るｎ型高
耐圧ＭＯＳトランジスタにおいてソース電極に０Ｖを与
えて逆バイアス状態にした場合における内部の電位分布
および空乏層の広がりのシミュレーション結果を示す図
であり、（ｂ）は、同じく第１の実施の形態に係るｎ型
高耐圧ＭＯＳトランジスタにおいてドレイン電極に０Ｖ
を与えて逆バイアス状態にした場合における内部の電位
分布および空乏層の広がりのシミュレーション結果を示
す図である。
【図３】（ａ）は、従来のｎ型高耐圧ＭＯＳトランジス
タにおいてソース電極に０Ｖを与えて逆バイアス状態に
した場合における内部の電位分布および空乏層の広がり
のシミュレーション結果を示す図であり、（ｂ）は、同
じく従来のｎ型高耐圧ＭＯＳトランジスタにおいてドレ
イン電極に０Ｖを与えて逆バイアス状態にした場合にお
ける内部の電位分布および空乏層の広がりのシミュレー
ション結果を示す図である。
【図４】（ａ）は、従来および第１の実施の形態に係る
ｎ型高耐圧ＭＯＳトランジスタにおいて、ソース電極に
０Ｖを与えて逆バイアス状態にした場合のｎ−型半導体
層の不純物濃度とソース／ドレイン間耐圧の関係を示す
図であり、（ｂ）は、同じく従来および第１の実施の形
態に係るｎ型高耐圧ＭＯＳトランジスタにおいて、ドレ
イン電極に０Ｖを与えて逆バイアス状態にした場合のｎ
−型半導体層の不純物濃度とソース／ドレイン間耐圧の
関係を示す図である。
【図５】第１実施の形態に係るｎ型高耐圧ＭＯＳトラン
ジスタにおいて、シリコン酸化膜に隣接して埋め込まれ
たｐ型半導体層の不純物濃度とソース／ドレイン間耐圧
の関係を示す図である。
【図６】本発明の第２の実施の形態に係るｎ型高耐圧Ｍ
ＯＳトランジスタの要部断面図である。
【図７】本発明の第３の実施の形態に係るｎ型高耐圧Ｍ
ＯＳトランジスタの要部断面図である。
【図８】本発明の第４の実施の形態に係るｎ型高耐圧Ｍ
ＯＳトランジスタの要部断面図である。
【図９】本発明の第５の実施の形態に係る高耐圧ｐｎダ
イオードの要部断面図である。
【図１０】本発明の第６の実施の形態に係るｐ型高耐圧
ＭＯＳトランジスタの要部断面図である。
【図１１】本発明の第７の実施の形態に係る横型ＩＧＢ
Ｔの要部断面図である。
【図１２】本発明の第８の実施の形態に係る横型サイリ
スタの要部断面図である。
【図１３】誘電体分離構造を有する従来のＳＯＩ型半導
体装置のｎ型高耐圧ＭＯＳトランジスタの構成を示す図
である。
【図１４】誘電体分離構造を有する従来の別のＳＯＩ型
半導体装置のｎ型高耐圧ＭＯＳトランジスタの構成を示
す図である。
【符号の説明】
１ 半導体基板 ２，５ シリコン酸化膜 ３ ｎ−型半導体層 ４ 分離溝 ６ ポリシリコン ７ ゲート酸化膜 ８ ゲート電極 ９ ｐ型半導体層 １０，１１，１６，２９，３２ ｎ＋型半導体層 １２，１５，２７，２８ ｐ型半導体層 １３ ソース電極 １４ ドレイン電極 １７ 電極 １８，２３，２４，２５，３０，３１ ｐ＋型半導体層 １９ アノード電極 ２０ カソード電極 ２１ ｐ−型半導体層 ２２，２６ ｎ型半導体層 ３３ Ｐ型制御ゲート電極 ３４ Ｎ型制御ゲート電極 １００，１５０，２００，２１０，２２０，２３０ ｎ型高耐圧ＭＯＳトランジスタ ２４０ 高耐圧ｐｎダイオード ２５０ ｐ型高耐圧ＭＯＳトランジスタ ２６０ 横型ＩＧＢＴ ２７０ 横型サイリスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２１ 29/91 Ｄ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 活性層となる第１の半導体層と、 前記第１の半導体層の第１の主面側の一部に形成される
    第２の半導体層と、 前記第２の半導体層と異なる導電型であって、前記第１
    の半導体層の第１の主面側の、前記第２の半導体層が形
    成される位置とは分離された位置に形成される第３の半
    導体層と、 前記第１の半導体層とは異なる導電型であって、前記第
    １の半導体層の第２の主面側に形成される第４の半導体
    層と、 前記第４の半導体層の、前記第１の半導体層と反対側の
    主面に形成される第１の絶縁層とを備え、 前記第４の半導体層は、前記第２と第３の半導体層間に
    逆バイアスの電圧が印加された場合でも、完全に空乏化
    されないような量の不純物が含まれていることを特徴と
    するＳＯＩ型半導体装置。
  2. 【請求項２】 前記第４の半導体層における単位面積当
    たりの不純物量は、３×１０12／ｃｍ2よりも多いこと
    を特徴とする請求項１に記載のＳＯＩ型半導体装置。
  3. 【請求項３】 前記第４の半導体層における単位面積当
    たりの不純物量は、前記第１の半導体の単位面積当りの
    不純物量の１．５倍よりも多いことを特徴とする請求項
    １に記載のＳＯＩ型半導体装置。
  4. 【請求項４】 前記第１の半導体層の、前記第２と第３
    の半導体層を囲む周囲に、前記第１の絶縁層に達する深
    さの分離溝が形成されると共に、前記分離溝の内部側面
    に第２の絶縁層が形成されることを特徴とする請求項１
    から３のいずれかに記載のＳＯＩ型半導体装置。
  5. 【請求項５】 前記第１の半導体層と前記分離溝の内部
    側面に形成された前記第２の絶縁層との界面に、前記第
    ４の半導体層と同一導電型の第５の半導体層が形成され
    ることを特徴とする請求項４に記載のＳＯＩ型半導体装
    置。
  6. 【請求項６】 前記第５の半導体層における単位面積当
    たりの不純物量は、３×１０12／ｃｍ2よりも多いこと
    を特徴とする請求項５に記載のＳＯＩ型半導体装置。
  7. 【請求項７】 前記第５の半導体層における単位面積当
    たりの不純物量は、前記第１の半導体の単位面積当りの
    不純物量の１．５倍よりも多いことを特徴とする請求項
    ５に記載のＳＯＩ型半導体装置。
  8. 【請求項８】 前記分離溝に導電性部材が埋め込まれる
    と共に当該導電性部材に電極が設けられていることを特
    徴とする請求項４に記載のＳＯＩ型半導体装置。
  9. 【請求項９】 前記導電性部材は、ポリシリコンであっ
    て、前記電極は導電型半導体層を介して前記ポリシリコ
    ンにオーミック接続されていることを特徴とする請求項
    ８に記載のＳＯＩ型半導体装置。
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