JP2001230405A - Ｓｏｉ型サイリスタ - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ型サイリスタの逆方向耐圧特性を向上
させる。 【解決手段】 半導体基板１上に第一の絶縁膜２を介し
て設けられた第一の半導体層３と、第一の絶縁膜に達す
る分離溝４を備え、分離溝はその側壁に形成した第二の
絶縁膜５を有し、第一と第二の絶縁膜により絶縁された
第一の半導体層内に形成したサイリスタにおいて、第一
の半導体層とは異なる導電型を有する第二の半導体層に
より構成されたアノード半導体層８およびゲート半導体
層１１の外側に、第一の半導体層と同じ導電型でそれよ
りも高い不純物濃度の第三の半導体層１３を設け、さら
に第一の半導体層と第一の絶縁膜との界面に第四の半導
体層１４を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は誘電体分離技術を用
いたＳＯＩ型サイリスタに関するものである。

【０００２】

【従来の技術】誘電体分離を用いたＳＯＩ（Semiconduc
tor On Insulator）型サイリスタは、ＰＮ接合分離を用
いたサイリスタにおいて問題であったＰＮ接合を介した
リーク電流の発生、寄生バイポーラ効果などの問題点を
根本的に解決でき、アナログスイッチ等への応用に有望
である。

【０００３】以下、従来の誘電体分離技術を用いたＳＯ
Ｉ型サイリスタについて、図面を参照しながら説明す
る。

【０００４】図５に、従来の誘電体分離技術を用いたＳ
ＯＩ型サイリスタを示す。

【０００５】図５において、ＳＯＩ基板における支持基
板としての半導体基板１に、第一の絶縁膜としてのシリ
コン酸化膜２を介して、ＳＯＩ基板の活性層となる第一
の半導体層としてのｎ−型半導体層３が積層形成されて
いる。埋め込まれたシリコン酸化膜２にまで達する分離
溝４をエッチング形成し、分離溝４の側壁部分に第二の
絶縁膜としてのシリコン酸化膜５を形成し、さらにポリ
シリコン膜６を埋め込むことで、シリコン酸化膜２とシ
リコン酸化膜５とによりｎ−型半導体層３を島状に誘電
体分離している。

【０００６】このようにして形成された島状のｎ−型半
導体層３の中に、ｐ＋型アノード半導体層７、ｐ型アノ
ード半導体層８、ｎ＋型カソード半導体層９、ｐ＋型ゲ
ート半導体層１０、ｐ型ゲート半導体層１１、ｎ＋型ゲ
ート半導体層１２を設け、ＳＯＩ型サイリスタが形成さ
れている。

【０００７】なお、アナログスイッチでは、カソードに
対してアノードが高電位になる場合とアノードに対して
カソードが高電位となる双方向の耐圧が要求される場合
があり、この場合、アノードとカソードの半導体層は対
称形とする必要がある。そのため、ｐ＋型アノード半導
体層７の下にも、ｐ＋型ゲート活性半導体層１０の下に
設けたｐ型ゲート半導体層１１と同じ導電型のｐ型アノ
ード半導体層８を設けており、このｐ＋型アノード半導
体層７の下に設けたｐ型アノード半導体層８もアノード
として動作する。

【０００８】このＳＯＩ型サイリスタにおいて、ｎ＋型
カソード半導体層９と、ｐゲード半導体層１１に、略同
一の電圧Ａの電位を与え、サイリスタを構成するＮＰＮ
トランジスタをオフにした状態で、ｐ＋型アノード半導
体層７に、ｎ＋型カソード半導体層９等に与えた電圧Ａ
よりも高い電圧Ｂを印加していくと、ｐ型ゲート半導体
層１１とｎ−型半導体層３のｐｎ接合は逆バイアス状態
となり、その界面から空乏層が伸びる。生じた空乏層は
ｎ−型半導体層３内に広がり、ＳＯＩ基板中に埋め込ま
れたシリコン酸化膜２に達する。印加された逆バイアス
電圧がｎ−型半導体層３内を完全に空乏化し、広がった
空乏層と埋め込まれたシリコン酸化膜２にその印加され
た逆バイアス電圧が分配されることで、ｎ−型半導体層
３内における電界が緩和される。その結果、ｎ−型半導
体層３内におけるアバランシェブレークダウンが支配す
る高耐圧サイリスタの逆方向耐圧特性が格段に向上す
る。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
ＳＯＩ型サイリスタでは、支持基板１にｎ＋型カソード
半導体層９に印加された電圧Ａと略同電圧を印加し、ｐ
＋型アノード半導体層７にｎ＋型カソード半導体層９等
に与えた電圧Ａよりも高い電圧Ｂを印加した場合、埋め
込まれたシリコン酸化膜２からｐ型アノード半導体層８
に向かってｎ−型半導体層３内を空乏層が伸び、この空
乏層がｐ型アノード半導体層８に到達したとき、アバラ
ンシェブレークダウンで支配される耐圧より低い耐圧で
パンチスルーブレークダウンが発生し、ＳＯＩ型サイリ
スタの逆方向耐圧特性が著しく劣化してしまう。

【００１０】また、双方向サイリスタにおいては、カソ
ードがアノードに対して高電位となる場合、つまり、支
持基板１に、ｐ＋型アノード半導体層７に印加された電
圧Ａと略同電圧を印加し、ｎ＋型カソード半導体層９等
にｐ＋型アノード半導体層７に与えた電圧Ａよりも高い
電圧Ｂを印加した場合、アノードとカソードが対称形と
なっているため、結果として上記パンチスルーブレーク
ダウンがカソード側で発生し、同様に低い耐圧でパンチ
スルーブレークダウンが発生し、ＳＯＩ型サイリスタの
逆方向耐圧特性が著しく劣化してしまう。

【００１１】さらに、アナログスイッチにおいては、ス
イッチに印加される電圧は、０Ｖと正の高電圧だけでは
なく、負の高電圧と０Ｖが与えられることがあるため、
任意の印加電圧での耐圧が必要となる。

【００１２】ＳＯＩ基板における支持基板としての半導
体基板１に０Ｖ、ｎ＋型カソード半導体層９等にも同じ
０Ｖ、ｐ＋型アノード半導体層７に正の高電圧を印加し
た場合は、上記パンチスルーブレークダウンで支配され
る耐圧となるが、ｎ＋型カソード半導体層９等に与えた
電圧Ａが負の高電圧、半導体基板１に印加される電圧が
０Ｖ、ｐ＋型アノード半導体層７に印加される電圧Ｂが
０Ｖとなる逆バイアス状態等においては、ｐ＋型アノー
ド半導体層７とＳＯＩ基板における支持基板としての半
導体基板１にはいずれも０Ｖが印加されており両者の間
に電位差がなくなる。

【００１３】このような状態では、ｐ型ゲート半導体層
１１とｎ−型半導体層３とのｐｎ接合の界面から伸びる
空乏層は、ｐ＋型アノード拡散層７の下部領域のｎ−型
半導体層３にまで十分に伸びることができない。すなわ
ち、ｐ＋型アノード半導体層７とＳＯＩ基板における支
持基板としての半導体基板１のほぼ等しい電位の影響を
受けて、空乏層の伸びが抑制され、内部電界の集中が低
減されないために、ＳＯＩ型サイリスタの逆方向耐圧特
性がさらに劣化する。

【００１４】よって、本発明はこのような従来の課題を
解決した、ＳＯＩ型サイリスタを提供することを目的と
する。

【００１５】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係るＳＯＩ型サイリスタは、半導体基板上
に第一の絶縁膜を介して形成した第一の半導体層と、前
記第一の半導体層を誘電分離すべく形成し前記第一の絶
縁膜に達する分離溝を備え、前記分離溝はその側壁に形
成した第二の絶縁膜を有し、前記第一の絶縁膜と第二の
絶縁膜により絶縁された前記第一の半導体層内に形成し
たサイリスタであって、前記第一の半導体層とは異なる
導電型を有する第二の半導体層により構成されたアノー
ド半導体層の外側に、前記第一の半導体層と同じ導電型
で前記第一の半導体層よりも高い濃度でドーピングを施
した第三の半導体層を設けたことを特徴とするこの構成
により、例えば、カソードに０Ｖ、アノードに正の高電
圧を印加した場合に、埋め込まれた第一の絶縁膜からア
ノード半導体層に向かう第一の半導体層内の空乏層の伸
びを第三の半導体層で制限し、空乏層がアノード半導体
層に到達するのを制限することが可能となり、パンチス
ルーブレークダウンが発生せず、アバランシェブレーク
ダウンが支配する高耐圧サイリスタの逆方向耐圧特性が
格段に向上する。

【００１６】また、本発明に係る前記ＳＯＩ型サイリス
タにおいて、前記第二の半導体層と同じ構成で形成した
ゲート半導体層の外側に、前記第三の半導体層を設ける
ことが好ましい。

【００１７】この構成により、アノードに０Ｖ、カソー
ドに正の高電圧を与えた場合に、埋め込まれた第一の絶
縁膜からカソード半導体層およびゲート半導体層に向か
う第一の半導体層内の空乏層の伸びを第三の半導体層で
制限し、空乏層がカソード半導体層に到達するのを制限
することが可能となり、パンチスルーブレークダウンが
発生せず、アバランシェブレークダウンが支配する双方
向の高耐圧サイリスタの耐圧特性が格段に向上する。

【００１８】さらに、本発明に係る前記ＳＯＩ型サイリ
スタにおいて、前記第一の半導体層と前記第一の絶縁膜
との界面に前記第一の半導体層とは異なる導電型を有す
る第四の半導体層を設けることが好ましい。

【００１９】この構成により、カソードに０Ｖ、アノー
ドに負の高電圧を印加した場合、またはアノードに０
Ｖ、カソードに負の高電圧を印加した場合に、第一の半
導体層内を空乏層が伸びる際に、第四の半導体層が完全
には空乏化されないようにすることで、空乏化されない
第四の半導体層が、第一の半導体層の底部における電位
をほぼ一定に保つ働きをするとともに、カソードとアノ
ード間で形成されるｐｎ接合に印加される逆バイアスに
よって、第四の半導体層と第一の半導体層とで形成され
るｐｎ接合からも空乏層が第一の半導体層側に伸びるこ
とになる。

【００２０】このように、アノード半導体層とゲート半
導体層の外側に、それぞれ、第一の拡散層と同じ導電型
で第一の拡散層よりも高い不純物濃度の第三の半導体層
を設けるとともに、第一の半導体層と第一の絶縁膜との
界面に第一の半導体層とは異なる導電型を有し、かつ、
完全には空乏化されない第四の半導体層を設ける構成と
することで、第一の絶縁膜からアノード半導体層または
カソード半導体層に向かって伸びる空乏層を抑制すると
ともに、第一の半導体層内における空乏層の均一な伸び
を促進させることができる。その結果、半導体基板に対
して任意の逆バイアス状態の電位をカソード半導体層と
アノード半導体層に与えたとしても、パンチスルーブレ
ークダウンを抑制することができるとともに、第一の半
導体層内部での空乏層の広がりを均一にすることがで
き、内部電界の集中が緩和されて、良好な逆方向耐圧特
性を示すＳＯＩ型サイリスタを提供することができる。

【００２１】なお、本発明に係るＳＯＩ型サイリスタに
おいて、前記第四の半導体層の単位面積当たりの不純物
濃度を３×１０¹²／ｃｍ²より高くすることが好まし
い。

【００２２】これにより、第四の半導体層が完全に空乏
化することなく、ＳＯＩ型サイリスタの持つ電位の影響
を抑制することができる。

【００２３】

【発明の実施の形態】以下、本発明の実施形態に係るＳ
ＯＩ型サイリスタについて、図面を用いて説明する。

【００２４】（第一の実施形態）図１は、本発明の第一
の実施形態によるＳＯＩ型サイリスタの要部断面図であ
る。

【００２５】図１において、ＳＯＩ基板における支持基
板としての半導体基板１に、第一の絶縁膜としてのシリ
コン酸化膜２を介して、ＳＯＩ基板の活性層となる第一
の半導体層としてのｎ−型半導体層３が積層形成されて
いる。埋め込まれたシリコン酸化膜２にまで達する分離
溝４をエッチング形成し、分離溝４の側壁部分に第二の
絶縁膜としてのシリコン酸化膜５を形成し、さらにポリ
シリコン膜６を埋め込むことで、シリコン酸化膜２とシ
リコン酸化膜５とによりｎ−型半導体層３を島状に誘電
体分離している。

【００２６】このようにして形成された島状のｎ−型半
導体層３の中に、ｐ＋型アノード半導体層７、ｐ型アノ
ード半導体層８、ｎ＋型カソード半導体層９、ｐ＋型ゲ
ート半導体層１０、ｐ型ゲート半導体層１１、ｎ＋型ゲ
ート半導体層１２、さらに、ｐ型アノード半導体層８の
外側にパンチスルーストッパ層となる第三の半導体層と
してのｎ型半導体層１３を設けている。

【００２７】次に、本実施形態によるＳＯＩ型サイリス
タの製造方法について簡単に説明する。

【００２８】まず、ｎ−型半導体層３となるｎ−型半導
体基板を、シリコン酸化膜２を挟むようにして半導体基
板１と表面同士を張り付け、熱処理を加えるなどして接
着させる。ここで、シリコン酸化膜２は、半導体基板１
またはｎ−型半導体層３のいずれか一方に形成するか、
もしくは、両方に形成しておくか、のいずれの方法をと
ってもよい。

【００２９】次に、半導体基板１とｎ−型半導体層３を
シリコン酸化膜２を挟むようにして張り付けた基板を、
ｎ−型半導体層３が所望の厚みになるように表面研磨法
などによりｎ−型半導体層３を削る。

【００３０】次に、フォトレジストマスクもしくはパタ
ーニングされたシリコン窒化膜やシリコン酸化膜をマス
クにして、ｎ−型半導体層３の一部を、埋め込まれたシ
リコン酸化膜２にまで達するようにエッチングすること
で分離溝４を形成する。分離溝４の側壁部分にシリコン
酸化膜５を形成し、さらにポリシリコン膜６を埋め込む
ことで、シリコン酸化膜２とシリコン酸化膜５とにより
ｎ−型半導体層３を島状に誘電体分離する。

【００３１】その後、誘電体分離された島状のｎ−型半
導体層３の中に、ｐ＋型アノード半導体層７、ｐ型アノ
ード半導体層８、ｎ＋型カソード半導体層９、ｐ＋型ゲ
ート半導体層１０、ｐ型ゲート半導体層１１、ｎ＋型ゲ
ート半導体層１２、ｎ型半導体層１３をイオン注入と熱
処理を行うことで形成することで、本実施形態によるＳ
ＯＩ型サイリスタが製造される。

【００３２】このような構成を有するＳＯＩ型サイリス
タにおいて、ＳＯＩ基板における支持基板としての半導
体基板１には一般的に０Ｖが与えられるが、ｎ＋型カソ
ード半導体層９とｐ＋型ゲート半導体層１０に略同一の
電圧Ａの電位を与え、サイリスタを構成するＮＰＮトラ
ンジスタをオフにした状態で、ｐ＋型アノード半導体層
７に電圧Ａよりも高い正電圧Ｂを印加していくと、ｐ型
ゲート半導体層１１とｎ−型半導体層３のｐｎ接合は逆
バイアス状態となり、その界面から空乏層が伸びる。

【００３３】生じた空乏層はｎ−型半導体層３内に広が
り、ＳＯＩ基板中に埋め込まれたシリコン酸化膜２に達
する。印加された逆バイアス電圧がｎ−型半導体層３内
を完全に空乏化し、広がった空乏層と埋め込まれたシリ
コン酸化膜２にその印加された逆バイアス電圧が分配さ
れることで、ｎ−型半導体層３内における電界が緩和さ
れる。

【００３４】この時、ｐ＋型アノード半導体層７に印加
された正の高電圧Ｂと半導体基板１に印加された０Ｖに
より、ｐ型アノード半導体層８の下のシリコン酸化膜２
からも、ｐ型アノード半導体層８に向かって空乏層が伸
びてくる。この空乏層は、ｎ−型半導体層３内では濃度
が薄いため、正の低電圧でｐ型アノード半導体層８に到
達するが、ｎ型半導体層１３が、空乏層の伸びを制限す
るというパンチスルーストッパ層として機能するため、
正の高電圧を印加しても空乏層がｐ型アノード半導体層
８に到達せず、パンチスルーブレークダウンは発生せ
ず、ｎ−型半導体層３内におけるアバランシェブレーク
ダウンが支配する高耐圧サイリスタの逆方向耐圧特性が
格段に向上する。

【００３５】図６（ａ）に、半導体基板１に０Ｖを与
え、ｎ＋型カソード半導体層９およびｐ＋型ゲート半導
体層１０にも電圧Ａとして０Ｖを与え、ｐ＋型アノード
半導体層７に正の高電圧Ｂとして３００Ｖを与えた場合
の本実施形態によるＳＯＩ型サイリスタ内部の電位分布
および空乏層の広がりのシミュレーション結果を示し、
図６（ｂ）には、半導体基板１に０Ｖを与え、ｎ＋型カ
ソード半導体層９およびｐ＋型ゲート半導体層１０にも
電圧Ａとして０Ｖを与え、ｐ＋型アノード半導体層７に
正の高電圧Ｂとして２００Ｖを与えた場合の従来例にお
けるＳＯＩ型サイリスタ内部の電位分布および空乏層の
広がりのシミュレーション結果を示す。

【００３６】図６のシミュレーション結果からも分かる
ように、従来例においては、ｐ型アノード半導体層８の
下のシリコン酸化膜２からｐ型アノード半導体層８に向
かって伸びる空乏層がｐ型アノード半導体層に到達した
時に、パンチスルーブレークダウンが発生し、低い耐圧
を示している。

【００３７】これに対して、本実施形態においては、パ
ンチスルーストッパ層として機能するｎ型半導体層１３
が空乏層の伸びを制限しているため、空乏層がｐ型アノ
ード半導体層８に到達するパンチスルーブレークダウン
は発生せず、ｐ型ゲート半導体層１１とｎ−型半導体層
３のｐｎ接合で発生するアバランシェブレークダウンで
耐圧が決まる、高耐圧のＳＯＩ型サイリスタを実現する
ことができる。

【００３８】（第二の実施形態）図２は、本発明の第二
の実施形態によるＳＯＩ型サイリスタの要部断面図であ
る。

【００３９】なお、第一の実施形態では、パンチスルー
ストッパ層であるｎ型半導体層１３をｐ型アノード半導
体層８の外側だけに設けていたが、本実施形態では、パ
ンチスルーストッパ層であるｎ型半導体層１３をｐ型ゲ
ート半導体層１１の外側にも設けている。

【００４０】図２において、本実施形態によるＳＯＩ型
サイリスタは、パンチスルーストッパ層であるｎ型半導
体層１３をフォトレジストマスクにより、ｐ型アノード
半導体層８の外側とｐ型ゲート半導体層１１の外側に、
同時にイオン注入を行うことで形成することでき、第一
の実施形態と同じの製造方法で製造することができる。

【００４１】このような構成を有するＳＯＩ型サイリス
タにおいて、半導体基板１に０Ｖ、ｐ＋型アノード半導
体層７に略同一の電圧Ａの電位を与え、ｎ＋型カソード
半導体層９とｐ＋型ゲート半導体層１０に正の高電圧Ｂ
を印加していくと、ｐ型アノード半導体層８とｎ−型半
導体層３のｐｎ接合は逆バイアス状態となり、その界面
から空乏層が伸びる。

【００４２】生じた空乏層はｎ−型半導体層３内に広が
り、ＳＯＩ基板中に埋め込まれたシリコン酸化膜２に達
する。印加された逆バイアス電圧がｎ−型半導体層３内
を完全に空乏化し、広がった空乏層と埋め込まれたシリ
コン酸化膜２にその印加された逆バイアス電圧が分配さ
れることで、ｎ−型半導体層３内における電界が緩和さ
れる。

【００４３】この時、ｎ＋型カソード半導体層９とｐ＋
型ゲート半導体層１０に印加された正の高電圧Ｂと半導
体基板１に印加された０Ｖにより、ｐ型ゲート半導体層
１１の下のシリコン酸化膜２からも、ｐ型ゲート半導体
層に向かって空乏層が伸びてくる。この空乏層は、ｎ−
型半導体層３内では濃度が薄いため、正の低電圧で空乏
化するが、ｎ型半導体層１３が、空乏層の伸びを制限す
るというパンチスルーストッパ層として機能するため、
正の高電圧を印加しても空乏層がｐ型ゲート半導体層８
に到達せず、ｎ−型半導体層３内におけるアバランシェ
ブレークダウンが支配することになり、パンチスルーブ
レークダウンは発生しない。そのため、高耐圧サイリス
タの逆方向耐圧特性が格段に向上することができ、アノ
ード側が高電位になる場合、またはカソード側が高電位
になる場合のいずれにおいても高耐圧を得ることがで
き、双方向のＳＯＩ型サイリスタを実現することができ
る。

【００４４】（他の実施形態）図３は、本発明の第三の
実施形態によるＳＯＩ型サイリスタの要部断面図であ
り、図４は、本発明の第四の実施形態によるＳＯＩ型サ
イリスタの要部断面図である。

【００４５】第三の実施形態では、第一の実施形態に加
えて、ｎ−型半導体層３とシリコン酸化膜２との界面に
ｐ型半導体層１４を設けている。

【００４６】第四の実施形態では、第二の実施形態に加
えて、ｎ−型半導体層３とシリコン酸化膜２との界面に
ｐ型半導体層１４を設けている。

【００４７】次に、本発明の第三および第四の実施形態
によるＳＯＩ型サイリスタのｐ型半導体層１４の製造方
法について簡単に説明する。

【００４８】まず、ｐ型半導体層１４をイオン注入法や
熱拡散法等により、ｎ−型半導体層３を少なくともその
表面を有する半導体基板の表面に形成した後、ｐ型半導
体層１４をその表面に形成させたｎ−型半導体層３を有
する半導体基板を、シリコン酸化膜２を挟むようにして
半導体基板１の表面同士を張り付け、熱処理を加えるな
どして接着させ、半導体基板１とｎ−型半導体層３をシ
リコン酸化膜２を挟むようにして張り付けた基板を、ｎ
−型半導体層３が所望の厚みになるように表面研磨法な
どによりｎ−型半導体層３を削ることにより形成する。

【００４９】その後、第一または第二の実施形態と同様
の製造方法により、ＳＯＩ型サイリスタが製造される。

【００５０】また、ｐ型半導体層１４は、その単位面積
当たりの不純物濃度が３×１０¹²／ｃｍ²より高くなる
ように設定されている。

【００５１】このような構成を有するＳＯＩ型サイリス
タにおいて、ＳＯＩ基板における支持基板としての半導
体基板１には一般的に０Ｖが与えられるが、ｎ＋型カソ
ード半導体層９とｐ＋型ゲード半導体層１０にも略同一
の電圧Ａの電位を与え、サイリスタを構成するＮＰＮト
ランジスタをオフにした状態で、ｐ＋型アノード半導体
層７に正の高電圧Ｂを印加していくと、ｐ型ゲート半導
体層１１とｎ−型半導体層３のｐｎ接合は逆バイアス状
態となり、その界面から空乏層が伸びる。

【００５２】次に、図７および図８を参照して、第四の
実施形態と上述した第二の実施形態によるＳＯＩ型サイ
リスタの逆方向耐圧特性を比較する。

【００５３】図７（ａ）に、半導体基板１に０Ｖを与
え、ｎ＋型カソード半導体層９とｐ＋型ゲート半導体層
１０に電圧Ａとして０Ｖを与え、ｐ＋型アノード半導体
層７に正の高電圧Ｂとして３００Ｖを与えた場合の第四
の実施形態によるＳＯＩ型サイリスタの内部の電位分布
および空乏層の広がりのシミュレーション結果を示し、
図７（ｂ）には、半導体基板１に０Ｖを与え、ｎ＋型カ
ソード半導体層９とｐ＋型ゲート半導体層１０には電圧
Ａとして−３００Ｖを与え、ｐ＋型アノード半導体層７
に電圧Ｂとして０Ｖを与えた場合の第四の実施形態によ
るＳＯＩ型サイリスタの内部の電位分布および空乏層の
広がりのシミュレーション結果を示す。

【００５４】図７のシミュレーション結果からも分かる
ように、空乏化されないｐ型半導体層１４が、ｎ−型半
導体層３の底部の電位をほぼ一定に保つ働きをするた
め、図７（ａ）および図７（ｂ）のいずれの電圧印加条
件においても、ｎ−型半導体層３内が完全に空乏化され
た場合、ｎ−型半導体層３内の電位分布が非常に緩やか
なものになり、内部電界の集中が緩和されて、ｎ−型半
導体層３内におけるアバランシェブレークダウンが支配
するＳＯＩ型サイリスタは良好な逆方向耐圧特性を示す
ことになる。

【００５５】一方、図８（ａ）に、半導体基板１に０Ｖ
を与え、ｎ＋型カソード半導体層９とｐ＋型ゲート半導
体層１０にも電圧Ａとして０Ｖを与え、ｐ＋型アノード
半導体層７に正の高電圧Ｂとして３００Ｖを与えた場合
の、ｐ型半導体層１４がない第二の実施形態によるＳＯ
Ｉ型サイリスタ内部の電位分布および空乏層の広がりの
シミュレーション結果を示し、図８（ｂ）に、半導体基
板１に０Ｖを与え、ｎ＋型カソード半導体層９とｐ＋型
ゲート半導体層１０には電圧Ａとして−２００Ｖを与
え、ｐ＋型アノード半導体層７に電圧Ｂとして０Ｖを与
えた場合の、ｐ型半導体層１４がない第二の実施形態に
よるＳＯＩ型サイリスタ内部の電位分布および空乏層の
広がりのシミュレーション結果を示す。

【００５６】図７（ａ）および図８（ａ）の電圧印加条
件下では、第四の実施形態によるＳＯＩ型サイリスタと
同様に、第二の実施形態によるＳＯＩ型サイリスタにお
いても、ｎ−型半導体層３内が完全に空乏化された結
果、ｎ−型半導体層３内の電位分布が非常に緩やかなも
のになり、内部電界の集中が緩和されて、ｎ−型半導体
層３内におけるアバランシェブレークダウンが支配する
ＳＯＩ型サイリスタは良好な逆方向耐圧特性を示す。

【００５７】しかしながら、第二の実施形態の場合、図
８（ｂ）の電圧印加条件下では、ｐ＋型アノード半導体
層７と半導体基板１にはいずれも０Ｖが印加されている
ために、ｐ型ゲート半導体層１１とｎ−型半導体層３と
のｐｎ接合の界面から伸びる空乏層は、ｐ＋型アノード
半導体層７の下のｎ−型半導体層３にまで十分に伸びる
ことができず、空乏層の伸びが抑制され、内部電界の集
中が低減されないために、ＳＯＩ型サイリスタの逆方向
耐圧特性が大きく劣化するため、電圧Ａとして−３００
Ｖまで印加することができない。

【００５８】このように、第四の実施形態によれば、ｎ
＋型カソード半導体層９とｐ＋型ゲート半導体層１０に
与えた電圧Ａが負の高電圧となる場合において、ＳＯＩ
基板における支持基板としての半導体基板１に一般的な
０Ｖが与えられ、ｐ＋型アノード半導体層７に印加され
る電圧Ｂが０Ｖとなる逆バイアス状態等において、ｐ＋
型アノード半導体層７と半導体基板１にはいずれも０Ｖ
が印加されており両者の間に電位差がなくなるが、この
ような状態でも、ｎ−型半導体層３の底部に埋め込まれ
たｐ型半導体層１４が完全には空乏化されないようにす
ることで、空乏化されないｐ型半導体層１４が、ｎ−型
半導体層３の底部の電位をほぼ一定に保つ働きをすると
ともに、ｐ型半導体層１４とｎ−型半導体層３とで形成
されるｐｎ接合に印加されている逆バイアスによって、
ｐ型半導体層１４とｎ−型半導体層３とで形成されるｐ
ｎ接合からも空乏層がｎ−型半導体層３側に伸びること
になる。その結果、ｎ−型半導体層３内におけるアバラ
ンシェブレークダウンが支配するＳＯＩ型サイリスタは
良好な逆方向耐圧特性を示すことになる。

【００５９】図９に、本発明の実施形態によるＳＯＩ型
サイリスタのアノード／カソード間耐圧のｐ型半導体層
１４の不純物濃度依存性を示す。

【００６０】図９に示すように、ｐ型半導体層１４の不
純物濃度が３×１０¹²／ｃｍ²より少なくなると、ＳＯ
Ｉ型サイリスタのアノード／カソード間耐圧、すなわち
逆方向耐圧が３００Ｖ以下に急激に劣化する。

【００６１】これは、ｐ型半導体層１４の不純物濃度が
３×１０¹²／ｃｍ²より低くなると、逆バイアス状態の
電位を与えた時にｐ型半導体層１４が完全に空乏化し始
めるために、ｐ型半導体層１４がｎ−型半導体層３の底
部の電位をほぼ一定に保つ働きを失い、均一な空乏層の
伸びを実現できなくなり、内部電界の集中が低減されな
いためである。したがって、ＳＯＩ型サイリスタの逆方
向耐圧特性を３００Ｖ以上にするには、ｐ型半導体層１
４の不純物濃度を３×１０¹²／ｃｍ²より高くする必要
がある。

【００６２】このように、ｎ−型半導体層３とは異なる
導電型を有し、かつ、完全には空乏化されないｐ型半導
体層１４を有する構成とすることで、ｎ−型半導体層３
内における空乏層の均一な伸びを促進させる。その結
果、半導体基板１に対して任意の逆バイアス状態の電位
をｐ＋型アノード半導体層７とｎ＋型カソード半導体層
９等に与えても、ｎ−型半導体層３の内部に均一に空乏
層が広がることができ、内部電界の集中が緩和されて、
良好な逆方向耐圧特性を示すＳＯＩ型サイリスタを実現
することができる。

【００６３】なお、本発明の実施形態においては、いず
れの場合においても、ＳＯＩ基板における支持基板とし
て、半導体基板を用いる場合について説明したが、半導
体基板を絶縁性基板と置き換えても同様の効果が得られ
ることは言うまでもない。ただし、ＳＯＩ基板における
支持基板として絶縁性基板を用いた場合には蒸着法など
により裏面に均一に金属膜を形成するなどして、ＳＯＩ
型サイリスタにおける裏面の電位が均一になるような構
成とすることが望ましい。

【００６４】また、本発明の実施形態においては、いず
れの場合においても、ＳＯＩ基板に埋め込む絶縁膜とし
てシリコン酸化膜を、また、分離溝４の側壁部分に形成
する絶縁膜としてもシリコン酸化膜を用いた場合につい
て説明したが、シリコン酸化膜をシリコン窒化膜などの
他の絶縁膜と置き換えても同様の効果が得られることは
言うまでもない。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
第一の絶縁膜からアノード半導体層またはゲート半導体
層に向かって伸びる空乏層を抑制することができるとと
もに、第一の半導体層内における空乏層の均一な伸びを
促進させることができ、その結果、半導体基板に対して
任意の逆バイアス状態の電位をカソードとアノードに与
えたとしても、パンチスルーブレークダウンを抑制で
き、第一の半導体層の内部での空乏層の広がりを均一に
することができるため、内部電界の集中が緩和されて、
良好な逆方向耐圧特性を示すＳＯＩ型サイリスタを提供
することができる。

【図面の簡単な説明】

【図１】 本発明の第一の実施形態によるＳＯＩ型サイ
リスタの要部断面図

【図２】 本発明の第二の実施形態によるＳＯＩ型サイ
リスタの要部断面図

【図３】 本発明の第三の実施形態によるＳＯＩ型サイ
リスタの要部断面図

【図４】 本発明の第四の実施形態におけるＳＯＩ型サ
イリスタの要部断面図

【図５】 従来のＳＯＩ型サイリスタの要部断面図

【図６】 本発明の第一の実施形態によるＳＯＩ型サイ
リスタのアノードに３００Ｖを与えた時の電位分布のシ
ミュレーション結果を示す図（ａ）、および従来のＳＯ
Ｉ型サイリスタのアノードに２００Ｖを与えた時の電位
分布のシミュレーション結果を示す図（ｂ）

【図７】 本発明の第四の実施形態によるＳＯＩ型サイ
リスタのアノードに３００Ｖを与えた時（ａ）、および
カソードに−３００Ｖを与えた時（ｂ）の電位分布のシ
ミュレーション結果を示す図

【図８】 本発明の第二の実施形態によるＳＯＩ型サイ
リスタのアノードに３００Ｖを与えた時（ａ）、および
カソードに−２００Ｖを与えた時（ｂ）の電位分布のシ
ミュレーション結果を示す図

【図９】 本発明の第四の実施形態によるＳＯＩ型サイ
リスタに設けたｐ型半導体層１４の不純物濃度に対する
アノード・カソード間耐圧を示す図

【符号の説明】

１ 半導体基板 ２ シリコン酸化膜（第一の絶縁膜） ３ ｎ−型半導体層（第一の半導体層） ４ 分離溝 ５ シリコン酸化膜（第二の絶縁膜） ６ ポリシリコン膜 ７ ｐ＋型アノード半導体層 ８ ｐ型アノード半導体層（第二の半導体層） ９ ｎ＋型カソード半導体層 １０ ｐ＋型ゲート半導体層 １１ ｐ型ゲート半導体層（第二の半導体層） １２ ｎ＋型ゲート半導体層 １３ ｎ型半導体層（第三の半導体層） １４ ｐ型半導体層（第四の半導体層）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第一の絶縁膜を介して設
   けられた第一の半導体層と、前記第一の半導体層を誘電
   分離すべく形成し前記第一の絶縁膜に達する分離溝を備
   え、前記分離溝はその側壁に形成した第二の絶縁膜を有
   し、前記第一の絶縁膜と第二の絶縁膜により絶縁された
   前記第一の半導体層内に形成したサイリスタにおいて、 前記第一の半導体層とは異なる導電型を有する第二の半
   導体層により構成されたアノード半導体層の外側に、前
   記第一の半導体層と同じ導電型で前記第一の半導体層よ
   りも高い不純物濃度の第三の半導体層を設けたことを特
   徴とするＳＯＩ型サイリスタ。
2. 【請求項２】 前記第二の半導体層と同じ構成で形成し
   たゲート半導体層の外側に、前記第三の半導体層を設け
   た請求項１記載のＳＯＩ型サイリスタ。
3. 【請求項３】 前記第一の半導体層と前記第一の絶縁膜
   との界面に前記第一の半導体層とは異なる導電型を有す
   る第四の半導体層を設けた請求項１または２記載のＳＯ
   Ｉ型サイリスタ。
4. 【請求項４】 前記第四の半導体層の単位面積当たりの
   不純物濃度が３×１０ ¹²／ｃｍ²より高い請求項３記載
   のＳＯＩ型サイリスタ。