JP4869489B2

JP4869489B2 - 半導体デバイス

Info

Publication number: JP4869489B2
Application number: JP2001093426A
Authority: JP
Inventors: 健一大塚; 陽一郎樽井; 昌之今泉; 博司杉本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2012-02-08
Anticipated expiration: 2021-03-28
Also published as: JP2002289880A

Description

【０００１】
【発明の属する技術分野】
この発明は、情報処理デバイスやパワーデバイスをはじめとする半導体デバイス、特にｐｎ接合のような異種伝導型領域からなる接合表面の電気特性の改良に関する。
【０００２】
【従来の技術】
情報処理量の増大による情報処理デバイスの微細化・高集積化や省エネルギーの観点からのパワーデバイスの低損失化・高耐圧化に対する要求が高まっている。素子構成上、いずれにおいても接合界面での電界値は微細化や高耐圧化が重要な技術であり、接合面での清浄化技術もその重要性を増している。
【０００３】
これらのデバイスは、ｐｎ接合と絶縁体と半導体との界面とが基本構成となる。従来の半導体デバイスは、イオン注入や不純物拡散により形成される、異なる伝導型からなる接合とその界面上に形成される絶縁膜とから構成されてきた。
【０００４】
図５は例えば刊行物「”Extended Abstract of 18th Symposium on Future Electron Devices”、132〜126頁、１９９９年１０月」に示された、従来の半導体デバイスの構成を示す断面図である。図において、１０１はＳｉＣｎ型基板(ＳｉＣのｎ型基板)、１０２はＳｉＣｎ型耐圧層、１０３はイオン注入と活性化アニールにより形成されたｐ型領域、１０４はイオン注入と活性化アニールにより形成された保護リング領域、１１０はシリコン酸化膜、１１１はｎ型電極、１１２はｐ型電極である。
【０００５】
このような構成においては、ｐ型電極１１２とｎ型電極１１１との間にｐ型電極１１２側が負となるような逆方向電圧を印加した場合、ｐ型領域１０３の端１０９に電界が集中する。そのため、リング領域１０４を導入することにより高電界領域をｐ型領域端１０９だけでなくリング領域１０４にも広げて保持させることによって最大電界値を低くすることができ、耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【０００６】
なお、リング領域としては図５に示したようにｐ型領域端１０９とは電気的に接続されていない場合の他、図６に示すようなｐ型領域端１０９と電気的に接続された構成のリング領域１１４とすることもでき、同様に耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【０００７】
このような構成では半導体デバイスの表面は絶縁膜であるシリコン酸化膜１１０で覆われている。酸化膜１１０と半導体領域１０２、１０３、１０４、あるいは１１４との界面１０８にかかる電界はｐ型領域端１０９よりは小さいとはいえ、動作状況によってはＭＶ／ｃｍ(メガボルト／センチメートル)に達することになる。
【０００８】
また、半導体と絶縁膜との界面にはいかにうまく成膜を行なっても、応力やストレスの影響で欠陥、準位が存在して、界面１０８に存在する準位が漏れ電流の発生源や降伏点になってしまい、半導体領域から予測される降伏特性が得られない。
【０００９】
【発明が解決しようとする課題】
上記のような構成の従来の半導体デバイスでは、半導体領域を覆う酸化膜との界面において、漏れ電流や降伏点の発生源となる欠陥、準位があるため良好な半導体デバイス特性を得ることが困難であるという問題があった。
【００１０】
この発明は、かかる問題点を解決するためになされたものであり、動作領域となる半導体領域を高純度のエピタキシャル成長層で覆うことにより、欠陥、準位の発生を防止し、半導体領域から予測される素子特性を実現できる半導体デバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、ＳｉＣ半導体の積層構造において、導電性の異なる２つ以上のＳｉＣ領域が接合する表面に接するようにして動作領域となる半導体領域を覆う高純度ＳｉＣエピタキシャル成長層を設け、前記動作領域は、前記高純度ＳｉＣエピタキシャル成長層を介して絶縁膜で覆われたことを特徴とする半導体デバイスにある。
また、基板と異なる種類の領域の周囲にこれと分離して保護領域が設けられ、前記保護領域は、前記高純度ＳｉＣエピタキシャル成長層を介して前記絶縁膜で覆われたことを特徴とする。
また、基板と異なる種類の領域がこれに接続されて続く接合延長領域を設け、前記接合延長領域は、前記高純度ＳｉＣエピタキシャル成長層を介して前記絶縁膜で覆われたことを特徴とする。
また、前記高純度ＳｉＣエピタキシャル成長層が、動作領域との間で発生する高電界領域を該高純度ＳｉＣエピタキシャル成長層に沿って広げるように層厚および電気特性が選択されたものであることを特徴とする。
また、前記２つ以上のＳｉＣ領域の接合がダイオードのｐｎ接合であることを特徴とする。
また、前記２つ以上のＳｉＣ領域の接合が電界効果トランジスタのｐｎ接合であることを特徴とする。
また、前記ＳｉＣ半導体の積層構造の上下両端にソース電極とドレイン電極をそれぞれ設け、前記ＳｉＣ半導体の積層構造上面に設けられた前記高純度ＳｉＣエピタキシャル成長層上に前記絶縁膜を構成する酸化膜を介してゲート電極を設けたことを特徴とする。
【００１９】
この発明に係る半導体デバイスにおいては、絶縁膜／半導体界面の準位の低減を図るために、動作領域となる半導体領域を絶縁膜の代わりに、高純度のエピタキシャル成長層で覆うことにより、特性劣化の原因となる欠陥、準位を低減する。
【００２０】
これにより、動作領域となる半導体領域を高純度のエピタキシャル成長層で覆うことにより、特性劣化の原因となる欠陥、準位を低減し、半導体領域から予測される素子特性を実現することを可能にする。
【００２１】
【発明の実施の形態】
実施の形態１．
図１はこの発明の一実施の形態による半導体デバイスの構成を示す断面図である。図１において、１はＳｉＣｎ型基板、２はＳｉＣｎ型耐圧層、３はイオン注入と活性化アニールにより形成されたｐ型領域、４はイオン注入と活性化アニールにより形成された保護リング領域、７はＳｉＣ高純度エピタキシャル成長膜、１０はシリコン酸化膜、１１はｎ型電極、１２はｐ型電極である。
【００２２】
この構成においては、ｐ型電極１２とｎ型電極１１との間にｐ型電極１２側が負となるような逆方向電圧を印加した場合、ｐ型領域３の端９に電界が集中する。そのため、リング領域４を導入してあることによって高電界領域をｐ型領域端９だけでなくリング領域４にも広げて保持させることによって最大電界値を低くすることができ、耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【００２３】
この構成では、半導体デバイスの表面は高純度エピタキシャル成長膜７を介して絶縁膜であるシリコン酸化膜１０で覆われている。高純度エピタキシャル成長膜７を導入したことで酸化膜１０と半導体領域との界面８にかかる電界は十分小さく、高純度エピタキシャル成長膜７と動作領域２、３、４との界面６での電界値が高くなっても、半導体領域間の界面の欠陥、準位は十分小さいため、漏れ電流の発生源や降伏点になる可能性は極めて少なく、動作領域２、３、４から予測される素子特性が実現できる。
【００２４】
実施の形態２．
図２はこの発明の別の実施の形態による半導体デバイスの構成を示す断面図である。図において、上記実施の形態と同一もしくは相当部分は同一符号で示し説明を省略する。１４はイオン注入と活性化アニールにより形成された接合延長領域である。
【００２５】
この構成においても、ｐ型電極１２とｎ型電極１１との間にｐ型電極１２側が負となるような逆方向電圧を印加した場合、ｐ型領域３の端９に電界が集中する。そのため、接合延長領域１４を導入してあることによって高電界領域をｐ型領域端９だけでなく接合延長領域１４にも広げて保持させることによって最大電界値を低くすることができ、耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【００２６】
この構成では、同様に半導体デバイスの表面は高純度エピタキシャル成長膜７を介して絶縁膜であるシリコン酸化膜１０で覆われている。高純度エピタキシャル成長膜７を導入したことで酸化膜１０と半導体領域との界面８にかかる電界は十分小さく、高純度エピタキシャル成長膜７と動作領域２、３、１４との界面６での電界値が高くなっても、半導体領域間の界面の欠陥、準位は十分小さいため、漏れ電流の発生源や降伏点になる可能性は極めて少なく、動作領域２、３、１４から予測される素子特性が実現できる。
【００２７】
実施の形態３．
図３はこの発明のさらに別の実施の形態による半導体デバイスの構成を示す断面図である。図において、上記実施の形態と同一もしくは相当部分は同一符号で示し説明を省略する。
【００２８】
図２に示す実施の形態２では接合延長領域１４をイオン注入と活性化アニールにより形成した場合を説明したが、図３に示す構成のように、接合延長領域１４なしで高純度エピタキシャル成長膜７の層厚や電気特性を適当に選ぶことにより、高電界領域がｐ型領域端９だけでなくその右方にも広げて保持させることによって最大電界値を低くすることができ、耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【００２９】
酸化膜１０と半導体領域との界面８にかかる電界は十分小さく、高純度エピタキシャル成長膜７と動作領域２、３との界面６での電界値が高くなっても、半導体領域間の界面の欠陥、準位は十分小さいため、漏れ電流の発生源や降伏点になる可能性は極めて少なくすることができ、動作領域２、３、７から予測される素子特性が実現できる。
【００３０】
実施の形態４．
図４はこの発明のさらに別の実施の形態による半導体デバイスの構成を示す断面図である。図において、１はＳｉＣｎ型基板、２はＳｉＣｎ型耐圧層、３はイオン注入と活性化アニールにより形成されたｐ型ボディ領域、５はイオン注入と活性化アニールにより形成されたｎ型ソース領域、７ａはＳｉＣ高純度エピタキシャル成長膜、１０はシリコン酸化膜、１１ａはドレイン電極、１２ａはソース電極、１３はゲート電極である。
【００３１】
この構成においては、ゲート電極１３への印加電圧の値により、成長膜７ａ中のキャリアの量を制御することができ、ソース電極１２ａとドレイン電極１１ａとの間にソース電極１２ａ側が正となるような電圧を印加した場合には素子としてオン状態、ソース電極１２ａとドレイン領域１１ａとの間にソース電極１２側が負となるような電圧を印加した場合には素子としてオフ状態となる。
【００３２】
オフ状態では、ｐ型ボディ領域３ａの端９ａに電界が集中するが、高純度エピタキシャル成長膜７ａを介して絶縁膜であるシリコン酸化膜１０で覆われているため、酸化膜１０と半導体領域との界面８ａにかかる電界は十分小さく、高純度エピタキシャル成長膜７ａと動作領域２、３ａ、５との界面６ａでの電界値が高くなっても、半導体領域間の界面の欠陥、準位は十分小さいため、漏れ電流の発生源や降伏点になる可能性は極めて少なく、動作領域２、３ａ、５から予測されるオフ特性が実現できる。
【００３３】
なお、上記各実施の形態では半導体材料としてＳｉＣの場合について説明したが、この発明はこれに限定されることはなく、他の材料の場合にも同様の効果が期待できる。
【００３４】
また、上記実施の形態１ないし３は例えばダイオードのｐｎ接合、実施の形態４は例えば電解効果トランジスタのｐｎ接合に係わるものである。
【００３５】
【発明の効果】
以上のように、この発明によれば、半導体の積層構造において、２つ以上の領域が接合する面に接するようにして動作領域となる半導体領域を覆うエピタキシャル成長層を設けたので、漏れ電流や降伏点の発生源となる欠陥、準位の発生を防止し、半導体領域から予測される素子特性を実現することが可能となる。
【００３６】
また、基板と異なる種類の領域の周囲にこれと分離して保護領域が設けられているので、高電界領域を広げて保持させ最大電界値を低く抑えることができ、これにより耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【００３７】
また、基板と異なる種類の領域がこれに接続されて続く接合延長領域を設けているので、高電界領域を広げて保持させ最大電界値を低く抑えることができ、これにより耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【００３８】
また、前記エピタキシャル成長層が、動作領域との間で発生する高電界領域を該エピタキシャル成長層に沿って広げるように層厚および電気特性が選択されたものとしたので、高電界領域を広げて保持させ最大電界値を低く抑えることができ、これにより耐圧を高め、かつ逆方向漏れ電流を小さくすることができる。
【００３９】
また、前記２つ以上の領域の接合がダイオードのｐｎ接合であることとしたので、上記特徴を有するダイオードが提供できる。
【００４０】
また、前記２つ以上の領域の接合が電界効果トランジスタのｐｎ接合であることとしたので、上記特徴を有する電界効果トランジスタが提供できる。
【００４１】
また、前記半導体の積層構造の上下両端にソース電極とドレイン電極をそれぞれ設け、前記半導体の積層構造上面に設けられた前記エピタキシャル成長層上に酸化膜を介してゲート電極を設けたので、前記特徴を有する電界効果トランジスタが提供できる。
【００４２】
また、前記各半導体デバイスがＳｉＣを含む半導体材料で形成されているので、ＳｉＣを含む材料による前記各種半導体デバイスを提供できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体デバイスの構成を示す断面図である。
【図２】この発明の実施の形態２による半導体デバイスの構成を示す断面図である。
【図３】この発明の実施の形態３による半導体デバイスの構成を示す断面図である。
【図４】この発明の実施の形態４による半導体デバイスの構成を示す断面図である。
【図５】従来の半導体デバイスの構成を示す断面図である。
【図６】従来の半導体デバイスの別の構成を示す断面図である。
【符号の説明】
１ＳｉＣｎ型基板、２ＳｉＣｎ型耐圧層、３ｐ型領域、３ａｐ型ボディ領域、４保護リング領域、５ｎ型ソース領域、７，７ａＳｉＣ高純度エピタキシャル成長膜、１０シリコン酸化膜、１１ｎ型電極、１１ａドレイン電極、１２ｐ型電極、１２ａソース電極、１３ゲート電極、１４接合延長領域。

Claims

ＳｉＣ半導体の積層構造において、導電性の異なる２つ以上のＳｉＣ領域が接合する表面に接するようにして動作領域となる半導体領域を覆う高純度ＳｉＣエピタキシャル成長層を設け、前記動作領域は、前記高純度ＳｉＣエピタキシャル成長層を介して絶縁膜で覆われたことを特徴とする半導体デバイス。
基板と異なる種類の領域の周囲にこれと分離して保護領域が設けられ、前記保護領域は、前記高純度ＳｉＣエピタキシャル成長層を介して前記絶縁膜で覆われたことを特徴とする請求項１に記載の半導体デバイス。
基板と異なる種類の領域がこれに接続されて続く接合延長領域を設け、前記接合延長領域は、前記高純度ＳｉＣエピタキシャル成長層を介して前記絶縁膜で覆われたことを特徴とする請求項１に記載の半導体デバイス。
前記高純度ＳｉＣエピタキシャル成長層が、動作領域との間で発生する高電界領域を該高純度ＳｉＣエピタキシャル成長層に沿って広げるように層厚および電気特性が選択されたものであることを特徴とする請求項１に記載の半導体デバイス。
前記２つ以上のＳｉＣ領域の接合がダイオードのｐｎ接合であることを特徴とする請求項１ないし４のいずれかに記載の半導体デバイス。
前記２つ以上のＳｉＣ領域の接合が電界効果トランジスタのｐｎ接合であることを特徴とする請求項１に記載の半導体デバイス。
前記ＳｉＣ半導体の積層構造の上下両端にソース電極とドレイン電極をそれぞれ設け、前記ＳｉＣ半導体の積層構造上面に設けられた前記高純度ＳｉＣエピタキシャル成長層上に前記絶縁膜を構成する酸化膜を介してゲート電極を設けたことを特徴とする請求項６に記載の半導体デバイス。