JP4731706B2 - 半導体素子 - Google Patents
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Description
【発明の属する技術分野】
この発明は、情報処理デバイスやパワーデバイスなどの半導体デバイスに用いられる半導体素子に関し、特にpn接合などからなる異種伝導型領域の接合での電気特性を改良した半導体素子に関するものである。
【0002】
【従来の技術】
近年、情報処理量の増大に応じて、情報処理デバイスのpn接合などの接合界面の微細化および高集積化が要求されており、また、省エネルギーの観点から、パワー半導体デバイスの低損失化および高耐圧化に対する要求が高まっている。
【0003】
上記接合界面での電界値の微細化および高耐圧化は、半導体素子の構成上、重要な技術であり、さらにこれに付随して、接合界面の清浄化技術もその重要性を増している。
【0004】
この種の半導体デバイスに用いられる半導体素子は、基本構成として、pn接合などを含む動作領域および絶縁体、ならびにこれらの界面を有している。
従来の半導体素子は、基板結晶上の異なる伝導型(イオン注入や不純物拡散により形成される)からなる接合と、接合端面の界面上に形成される絶縁膜とから構成されている。
【0005】
図3はたとえば1998年の刊行物「物質科学フォーラム(Materials Science Forum)」、第264〜268巻(Vols.264−268)の第123〜126頁に記載された従来の半導体素子の概略構造を示す断面図である。
【0006】
図3において、101はSiCからなるn型基板(基板結晶)、102はn型基板101上に形成されたSiCからなるn型耐圧層、103はn型耐圧層102上に形成されたSiCからなるp型領域である。
n型耐圧層102およびp型領域103は、ダイオードのpn接合を構成している。
【0007】
110は半導体素子表面の絶縁膜を構成するシリコン酸化膜であり、n型耐圧層102およびp型領域103のエッチング部(半導体素子の動作領域)に配設されている。
【0008】
111はn型基板101の表面に形成されたn型電極、112はp型領域103の表面に形成されたp型電極である。
【0009】
108は半導体素子の動作領域(n型耐圧層102およびp型領域103)とシリコン酸化膜110との界面、109はn型耐圧層102とp型領域103との接合端面である。
接合端面109は、n型基板101に対して平行でない積層方向の面に位置している。
【0010】
図3において、n型耐圧層102およびp型領域103の段差構造は、基板101上に、n型耐圧層102およびp型領域103からなる積層構造を形成した後に、エッチング処理することにより形成される。
【0011】
図3に示す半導体素子において、p型電極112とn型電極111との間に、p型電極112側が負となるような逆方向電圧を印加した場合、接合端面109に電界が集中する。
【0012】
したがって、上記電界集中を防止するため、半導体素子の表面は、シリコン酸化膜110により覆われて保護されている。
すなわち、シリコン酸化膜110により、接合端面109における最大電界値が抑制されるので、耐圧を高め且つ逆方向の漏れ電流を低減することができる。
【0013】
しかしながら、図3のように半導体素子の表面をシリコン酸化膜110で覆った場合、シリコン酸化膜110をいかに適正に成膜したとしても、応力やストレスの影響で、半導体素子とシリコン酸化膜110との界面108には欠陥や準位が存在してしまう。
【0014】
このように、界面108に存在する欠陥や準位は、漏れ電流の発生源や降伏点の発生原因となってしまい、設計段階での動作領域から予測される降伏特性が得られないという問題点があった。
【0015】
【発明が解決しようとする課題】
従来の半導体素子は以上のように、動作領域を覆うシリコン酸化膜110との界面108において、漏れ電流や降伏点の発生源となる欠陥や準位が存在するので、良好な半導体素子特性を得ることができないという問題点があった。
【0016】
この発明は上記のような問題点を解決するためになされたもので、半導体素子の動作領域を高純度のエピタキシャル成長層で覆うことにより、欠陥や準位の発生を防止し、設計段階での動作領域から予測される素子特性を実現した半導体素子を得ることを目的とする。
【0017】
【課題を解決するための手段】
この発明の請求項1に係る半導体素子は、基板結晶の積層構造として、異なる伝導型からなる複数のSiCからなる領域を有し、基板結晶に対して平行でない複数のSiCからなる領域の接合端面を有する半導体素子において、接合端面にSiCからなる高純度のエピタキシャル成長層が被覆され、さらに、接合端面は、エピタキシャル成長層を介して絶縁膜で覆われたものである。
【0019】
また、この発明の請求項2に係る半導体素子は、請求項1において、複数のSiCからなる領域の接合は、ダイオードのpn接合からなるものである。
【0020】
また、この発明の請求項3に係る半導体素子は、請求項1において、複数のSiCからなる領域の接合は、電界効果トランジスタの複数のpn接合からなるものである。
【0021】
【発明の実施の形態】
実施の形態1.
以下、図面を参照しながら、この発明の実施の形態1について詳細に説明する。
図1はこの発明の実施の形態1による半導体素子の概略構造を示す断面図である。
【0022】
図1において、1はSiCからなるn型基板、2はSiCからなるn型耐圧層、3はSiCからなるp型領域、9は接合端面、10はシリコン酸化膜、11はn型電極、12はp型電極であり、それぞれ、前述(図3参照)のn型基板101、n型耐圧層102、p型領域103、接合端面109、シリコン酸化膜110、n型電極111およびp型電極112に対応している。
【0023】
n型耐圧層2およびp型領域3は、ダイオードのpn接合を構成している。
7はpn接合の接合端面9に接するように形成されたSiCからなる高純度のエピタキシャル成長層である。
【0024】
6は半導体素子の動作領域(n型耐圧層2およびp型領域3)とエピタキシャル成長層7との界面、8はエピタキシャル成長層7とシリコン酸化膜10との界面である。
この場合、半導体素子の表面は、高純度のエピタキシャル成長層7を介してシリコン酸化膜10で覆われている。
【0025】
図1において、エピタキシャル成長層7は、基板1上に積層構造(n型耐圧層2およびp型領域3)を形成した後、エッチング処理により形成される。
【0026】
図1の半導体素子において、p型電極12とn型電極11との間に、前述のようにp型電極12側が負となるような逆方向電圧を印加すると、接合端面9に電界が集中する。
【0027】
しかし、この場合、半導体素子の表面が高純度のエピタキシャル成長層7を介してシリコン酸化膜10で覆われているので、動作領域(n型耐圧層2およびp型領域3)とエピタキシャル成長層7との界面6での電界値が高くなっても、エピタキシャル成長層7とシリコン酸化膜10との界面8にかかる電界は十分小さくなる。
【0028】
したがって、半導体素子の特性劣化の原因となる動作領域と絶縁膜との間の欠陥や準位が十分小さくなるので、漏れ電流の発生源や降伏点の発生原因となる可能性は極めて少なく、耐圧を高め且つ逆方向漏れ電流を低減することができ、動作領域(n型耐圧層2およびp型領域3)から予測される素子特性を実現することができる。
【0029】
実施の形態2.
なお、上記実施の形態1では、ダイオードのpn接合を有する半導体素子について説明したが、電界効果トランジスタの複数のpn接合を有する半導体素子であってもよい。
【0030】
図2は電界効果トランジスタの複数のpn接合を有するこの発明の実施の形態2による半導体素子の概略構造を示す断面図である。
【0031】
図2において、n型基板1、n型耐圧層2、p型領域3、接合端面9、シリコン酸化膜10およびn型電極11は、前述(図1参照)と同様のものである。
【0032】
5はp型領域3上に形成されたn型ソース領域であり、p型領域3との間にpn接合を構成している。
n型耐圧層2およびp型領域3、ならびに、p型領域3およびn型ソース領域5は、電界効果トランジスタの2つのpn接合を構成している。
【0033】
13はシリコン酸化膜10上に形成されたゲート電極、14はp型領域3およびn型ソース領域5上に形成されたソース電極である。
17は接合端面9および他の接合端面に接するように形成されたSiCからなる高純度のエピタキシャル成長層である。
【0034】
16は半導体素子の動作領域(n型耐圧層2、p型領域3およびn型ソース領域5)とエピタキシャル成長層7との界面、18はエピタキシャル成長層7とシリコン酸化膜10との界面である。
【0035】
図2において、半導体素子の表面は、高純度のエピタキシャル成長層7を介してシリコン酸化膜10で覆われている。
この場合、p型領域3は、電界効果トランジスタのp型ボディ領域を構成しており、n型電極11は、電界効果トランジスタのドレーン電極を構成している。
【0036】
図2に示す半導体素子においては、ゲート電極13への印加電圧値により、エピタキシャル成長層17中のキャリアの量を制御することができる。
【0037】
また、ソース電極14とn型電極(ドレーン電極)11との間に、ソース電極14側が正となるような電圧を印加した場合には、電界効果トランジスタ素子としてオン状態となり、逆にソース電極14側が負となるような電圧を印加した場合には、電界効果トランジスタ素子としてオフ状態となる。
【0038】
電界効果トランジスタ素子のオフ状態においては、接合端面9に電界が集中するが、この場合、高純度のエピタキシャル成長層7を介して絶縁膜(シリコン酸化膜10)で覆われているので、エピタキシャル成長層7と動作領域(n型耐圧層2、p型領域3およびn型ソース領域5)との界面16での電界値が高くなっても、エピタキシャル成長層7とシリコン酸化膜10との界面18にかかる電界は十分に小さくなる。
【0039】
したがって、半導体素子の動作領域とシリコン酸化膜10との間の界面での欠陥や準位が十分に低減されるので、漏れ電流の発生源や降伏点の発生原因となる可能性は極めて少なくなり、動作領域から予測されるオフ特性を実現することができる。
【0040】
なお、上記実施の形態1、2では、半導体材料として、SiCを用いた場合を例にとって説明したが、他の半導体材料を用いた場合にも同様の作用効果を奏することは言うまでもない。
【0041】
また、上記実施の形態1、2では、ダイオードのpn接合または電界効果トランジスタのpn接合を例にとって説明したが、他の半導体素子に適用しても同様の作用効果を奏することは言うまでもない。さらに、絶縁膜で被覆された場合について説明したが、エピタキシャル成長層7または17のみで被覆してもよい。
【0042】
【発明の効果】
以上のように、この発明の請求項1によれば、基板結晶の積層構造として、異なる伝導型からなる複数の領域を有し、基板結晶に対して平行でない複数の領域の接合端面を有する半導体素子において、接合端面にエピタキシャル成長層を被覆したので、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【0043】
また、この発明の請求項2によれば、請求項1において、基板結晶または複数の領域は、半導体材料としてSiCを含むので、一般的な半導体材料を用いた場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【0044】
また、この発明の請求項3によれば、請求項1または請求項2において、複数の領域の接合は、ダイオードのpn接合からなるので、一般的なダイオードに適用した場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【0045】
また、この発明の請求項4によれば、請求項1または請求項2において、複数の領域の接合は、電界効果トランジスタの複数のpn接合からなるので、一般的な電界効果トランジスタに適用した場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体素子の概略構造を示す断面図である。
【図2】 この発明の実施の形態2による半導体素子の概略構造を示す断面図である。
【図3】 従来の半導体素子の概略構造を示す断面図である。
【符号の説明】
1 n型基板(基板結晶)、2 n型耐圧層、3 p型領域、5 n型ソース領域、6、8、16、18 界面、7、17 エピタキシャル成長層、9 接合端面、10 シリコン酸化膜(絶縁膜)、11 n型電極(ドレーン電極)、12 p型電極、13 ゲート電極、14 ソース電極。
Claims (3)
- 基板結晶の積層構造として、異なる伝導型からなる複数のSiCからなる領域を有し、
前記基板結晶に対して平行でない前記複数のSiCからなる領域の接合端面を有する半導体素子において、
前記接合端面にSiCからなる高純度のエピタキシャル成長層が被覆され、さらに、前記接合端面は、前記エピタキシャル成長層を介して絶縁膜で覆われたことを特徴とする半導体素子。 - 前記複数のSiCからなる領域の接合は、ダイオードのpn接合からなることを特徴とする請求項1に記載の半導体素子。
- 前記複数のSiCからなる領域の接合は、電界効果トランジスタの複数のpn接合からなることを特徴とする請求項1に記載の半導体素子。
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JPH10511812A (ja) * | 1995-01-03 | 1998-11-10 | エービービー リサーチ リミテッド | パッシベーション層を有する半導体デバイス |
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2001
- 2001-03-06 JP JP2001061591A patent/JP4731706B2/ja not_active Expired - Lifetime
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