JP4731706B2 - 半導体素子 - Google Patents
半導体素子 Download PDFInfo
- Publication number
- JP4731706B2 JP4731706B2 JP2001061591A JP2001061591A JP4731706B2 JP 4731706 B2 JP4731706 B2 JP 4731706B2 JP 2001061591 A JP2001061591 A JP 2001061591A JP 2001061591 A JP2001061591 A JP 2001061591A JP 4731706 B2 JP4731706 B2 JP 4731706B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- semiconductor element
- junction
- region
- sic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Recrystallisation Techniques (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、情報処理デバイスやパワーデバイスなどの半導体デバイスに用いられる半導体素子に関し、特にｐｎ接合などからなる異種伝導型領域の接合での電気特性を改良した半導体素子に関するものである。
【０００２】
【従来の技術】
近年、情報処理量の増大に応じて、情報処理デバイスのｐｎ接合などの接合界面の微細化および高集積化が要求されており、また、省エネルギーの観点から、パワー半導体デバイスの低損失化および高耐圧化に対する要求が高まっている。
【０００３】
上記接合界面での電界値の微細化および高耐圧化は、半導体素子の構成上、重要な技術であり、さらにこれに付随して、接合界面の清浄化技術もその重要性を増している。
【０００４】
この種の半導体デバイスに用いられる半導体素子は、基本構成として、ｐｎ接合などを含む動作領域および絶縁体、ならびにこれらの界面を有している。
従来の半導体素子は、基板結晶上の異なる伝導型（イオン注入や不純物拡散により形成される）からなる接合と、接合端面の界面上に形成される絶縁膜とから構成されている。
【０００５】
図３はたとえば１９９８年の刊行物「物質科学フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）」、第２６４〜２６８巻（Ｖｏｌｓ．２６４−２６８）の第１２３〜１２６頁に記載された従来の半導体素子の概略構造を示す断面図である。
【０００６】
図３において、１０１はＳｉＣからなるｎ型基板（基板結晶）、１０２はｎ型基板１０１上に形成されたＳｉＣからなるｎ型耐圧層、１０３はｎ型耐圧層１０２上に形成されたＳｉＣからなるｐ型領域である。
ｎ型耐圧層１０２およびｐ型領域１０３は、ダイオードのｐｎ接合を構成している。
【０００７】
１１０は半導体素子表面の絶縁膜を構成するシリコン酸化膜であり、ｎ型耐圧層１０２およびｐ型領域１０３のエッチング部（半導体素子の動作領域）に配設されている。
【０００８】
１１１はｎ型基板１０１の表面に形成されたｎ型電極、１１２はｐ型領域１０３の表面に形成されたｐ型電極である。
【０００９】
１０８は半導体素子の動作領域（ｎ型耐圧層１０２およびｐ型領域１０３）とシリコン酸化膜１１０との界面、１０９はｎ型耐圧層１０２とｐ型領域１０３との接合端面である。
接合端面１０９は、ｎ型基板１０１に対して平行でない積層方向の面に位置している。
【００１０】
図３において、ｎ型耐圧層１０２およびｐ型領域１０３の段差構造は、基板１０１上に、ｎ型耐圧層１０２およびｐ型領域１０３からなる積層構造を形成した後に、エッチング処理することにより形成される。
【００１１】
図３に示す半導体素子において、ｐ型電極１１２とｎ型電極１１１との間に、ｐ型電極１１２側が負となるような逆方向電圧を印加した場合、接合端面１０９に電界が集中する。
【００１２】
したがって、上記電界集中を防止するため、半導体素子の表面は、シリコン酸化膜１１０により覆われて保護されている。
すなわち、シリコン酸化膜１１０により、接合端面１０９における最大電界値が抑制されるので、耐圧を高め且つ逆方向の漏れ電流を低減することができる。
【００１３】
しかしながら、図３のように半導体素子の表面をシリコン酸化膜１１０で覆った場合、シリコン酸化膜１１０をいかに適正に成膜したとしても、応力やストレスの影響で、半導体素子とシリコン酸化膜１１０との界面１０８には欠陥や準位が存在してしまう。
【００１４】
このように、界面１０８に存在する欠陥や準位は、漏れ電流の発生源や降伏点の発生原因となってしまい、設計段階での動作領域から予測される降伏特性が得られないという問題点があった。
【００１５】
【発明が解決しようとする課題】
従来の半導体素子は以上のように、動作領域を覆うシリコン酸化膜１１０との界面１０８において、漏れ電流や降伏点の発生源となる欠陥や準位が存在するので、良好な半導体素子特性を得ることができないという問題点があった。
【００１６】
この発明は上記のような問題点を解決するためになされたもので、半導体素子の動作領域を高純度のエピタキシャル成長層で覆うことにより、欠陥や準位の発生を防止し、設計段階での動作領域から予測される素子特性を実現した半導体素子を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明の請求項１に係る半導体素子は、基板結晶の積層構造として、異なる伝導型からなる複数のＳｉＣからなる領域を有し、基板結晶に対して平行でない複数のＳｉＣからなる領域の接合端面を有する半導体素子において、接合端面にＳｉＣからなる高純度のエピタキシャル成長層が被覆され、さらに、接合端面は、エピタキシャル成長層を介して絶縁膜で覆われたものである。
【００１９】
また、この発明の請求項２に係る半導体素子は、請求項１において、複数のＳｉＣからなる領域の接合は、ダイオードのｐｎ接合からなるものである。
【００２０】
また、この発明の請求項３に係る半導体素子は、請求項１において、複数のＳｉＣからなる領域の接合は、電界効果トランジスタの複数のｐｎ接合からなるものである。
【００２１】
【発明の実施の形態】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。
図１はこの発明の実施の形態１による半導体素子の概略構造を示す断面図である。
【００２２】
図１において、１はＳｉＣからなるｎ型基板、２はＳｉＣからなるｎ型耐圧層、３はＳｉＣからなるｐ型領域、９は接合端面、１０はシリコン酸化膜、１１はｎ型電極、１２はｐ型電極であり、それぞれ、前述（図３参照）のｎ型基板１０１、ｎ型耐圧層１０２、ｐ型領域１０３、接合端面１０９、シリコン酸化膜１１０、ｎ型電極１１１およびｐ型電極１１２に対応している。
【００２３】
ｎ型耐圧層２およびｐ型領域３は、ダイオードのｐｎ接合を構成している。
７はｐｎ接合の接合端面９に接するように形成されたＳｉＣからなる高純度のエピタキシャル成長層である。
【００２４】
６は半導体素子の動作領域（ｎ型耐圧層２およびｐ型領域３）とエピタキシャル成長層７との界面、８はエピタキシャル成長層７とシリコン酸化膜１０との界面である。
この場合、半導体素子の表面は、高純度のエピタキシャル成長層７を介してシリコン酸化膜１０で覆われている。
【００２５】
図１において、エピタキシャル成長層７は、基板１上に積層構造（ｎ型耐圧層２およびｐ型領域３）を形成した後、エッチング処理により形成される。
【００２６】
図１の半導体素子において、ｐ型電極１２とｎ型電極１１との間に、前述のようにｐ型電極１２側が負となるような逆方向電圧を印加すると、接合端面９に電界が集中する。
【００２７】
しかし、この場合、半導体素子の表面が高純度のエピタキシャル成長層７を介してシリコン酸化膜１０で覆われているので、動作領域（ｎ型耐圧層２およびｐ型領域３）とエピタキシャル成長層７との界面６での電界値が高くなっても、エピタキシャル成長層７とシリコン酸化膜１０との界面８にかかる電界は十分小さくなる。
【００２８】
したがって、半導体素子の特性劣化の原因となる動作領域と絶縁膜との間の欠陥や準位が十分小さくなるので、漏れ電流の発生源や降伏点の発生原因となる可能性は極めて少なく、耐圧を高め且つ逆方向漏れ電流を低減することができ、動作領域（ｎ型耐圧層２およびｐ型領域３）から予測される素子特性を実現することができる。
【００２９】
実施の形態２．
なお、上記実施の形態１では、ダイオードのｐｎ接合を有する半導体素子について説明したが、電界効果トランジスタの複数のｐｎ接合を有する半導体素子であってもよい。
【００３０】
図２は電界効果トランジスタの複数のｐｎ接合を有するこの発明の実施の形態２による半導体素子の概略構造を示す断面図である。
【００３１】
図２において、ｎ型基板１、ｎ型耐圧層２、ｐ型領域３、接合端面９、シリコン酸化膜１０およびｎ型電極１１は、前述（図１参照）と同様のものである。
【００３２】
５はｐ型領域３上に形成されたｎ型ソース領域であり、ｐ型領域３との間にｐｎ接合を構成している。
ｎ型耐圧層２およびｐ型領域３、ならびに、ｐ型領域３およびｎ型ソース領域５は、電界効果トランジスタの２つのｐｎ接合を構成している。
【００３３】
１３はシリコン酸化膜１０上に形成されたゲート電極、１４はｐ型領域３およびｎ型ソース領域５上に形成されたソース電極である。
１７は接合端面９および他の接合端面に接するように形成されたＳｉＣからなる高純度のエピタキシャル成長層である。
【００３４】
１６は半導体素子の動作領域（ｎ型耐圧層２、ｐ型領域３およびｎ型ソース領域５）とエピタキシャル成長層７との界面、１８はエピタキシャル成長層７とシリコン酸化膜１０との界面である。
【００３５】
図２において、半導体素子の表面は、高純度のエピタキシャル成長層７を介してシリコン酸化膜１０で覆われている。
この場合、ｐ型領域３は、電界効果トランジスタのｐ型ボディ領域を構成しており、ｎ型電極１１は、電界効果トランジスタのドレーン電極を構成している。
【００３６】
図２に示す半導体素子においては、ゲート電極１３への印加電圧値により、エピタキシャル成長層１７中のキャリアの量を制御することができる。
【００３７】
また、ソース電極１４とｎ型電極（ドレーン電極）１１との間に、ソース電極１４側が正となるような電圧を印加した場合には、電界効果トランジスタ素子としてオン状態となり、逆にソース電極１４側が負となるような電圧を印加した場合には、電界効果トランジスタ素子としてオフ状態となる。
【００３８】
電界効果トランジスタ素子のオフ状態においては、接合端面９に電界が集中するが、この場合、高純度のエピタキシャル成長層７を介して絶縁膜（シリコン酸化膜１０）で覆われているので、エピタキシャル成長層７と動作領域（ｎ型耐圧層２、ｐ型領域３およびｎ型ソース領域５）との界面１６での電界値が高くなっても、エピタキシャル成長層７とシリコン酸化膜１０との界面１８にかかる電界は十分に小さくなる。
【００３９】
したがって、半導体素子の動作領域とシリコン酸化膜１０との間の界面での欠陥や準位が十分に低減されるので、漏れ電流の発生源や降伏点の発生原因となる可能性は極めて少なくなり、動作領域から予測されるオフ特性を実現することができる。
【００４０】
なお、上記実施の形態１、２では、半導体材料として、ＳｉＣを用いた場合を例にとって説明したが、他の半導体材料を用いた場合にも同様の作用効果を奏することは言うまでもない。
【００４１】
また、上記実施の形態１、２では、ダイオードのｐｎ接合または電界効果トランジスタのｐｎ接合を例にとって説明したが、他の半導体素子に適用しても同様の作用効果を奏することは言うまでもない。さらに、絶縁膜で被覆された場合について説明したが、エピタキシャル成長層７または１７のみで被覆してもよい。
【００４２】
【発明の効果】
以上のように、この発明の請求項１によれば、基板結晶の積層構造として、異なる伝導型からなる複数の領域を有し、基板結晶に対して平行でない複数の領域の接合端面を有する半導体素子において、接合端面にエピタキシャル成長層を被覆したので、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【００４３】
また、この発明の請求項２によれば、請求項１において、基板結晶または複数の領域は、半導体材料としてＳｉＣを含むので、一般的な半導体材料を用いた場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【００４４】
また、この発明の請求項３によれば、請求項１または請求項２において、複数の領域の接合は、ダイオードのｐｎ接合からなるので、一般的なダイオードに適用した場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【００４５】
また、この発明の請求項４によれば、請求項１または請求項２において、複数の領域の接合は、電界効果トランジスタの複数のｐｎ接合からなるので、一般的な電界効果トランジスタに適用した場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体素子の概略構造を示す断面図である。
【図２】 この発明の実施の形態２による半導体素子の概略構造を示す断面図である。
【図３】 従来の半導体素子の概略構造を示す断面図である。
【符号の説明】
１ ｎ型基板（基板結晶）、２ ｎ型耐圧層、３ ｐ型領域、５ ｎ型ソース領域、６、８、１６、１８ 界面、７、１７ エピタキシャル成長層、９ 接合端面、１０ シリコン酸化膜（絶縁膜）、１１ ｎ型電極（ドレーン電極）、１２ ｐ型電極、１３ ゲート電極、１４ ソース電極。
【発明の属する技術分野】
この発明は、情報処理デバイスやパワーデバイスなどの半導体デバイスに用いられる半導体素子に関し、特にｐｎ接合などからなる異種伝導型領域の接合での電気特性を改良した半導体素子に関するものである。
【０００２】
【従来の技術】
近年、情報処理量の増大に応じて、情報処理デバイスのｐｎ接合などの接合界面の微細化および高集積化が要求されており、また、省エネルギーの観点から、パワー半導体デバイスの低損失化および高耐圧化に対する要求が高まっている。
【０００３】
上記接合界面での電界値の微細化および高耐圧化は、半導体素子の構成上、重要な技術であり、さらにこれに付随して、接合界面の清浄化技術もその重要性を増している。
【０００４】
この種の半導体デバイスに用いられる半導体素子は、基本構成として、ｐｎ接合などを含む動作領域および絶縁体、ならびにこれらの界面を有している。
従来の半導体素子は、基板結晶上の異なる伝導型（イオン注入や不純物拡散により形成される）からなる接合と、接合端面の界面上に形成される絶縁膜とから構成されている。
【０００５】
図３はたとえば１９９８年の刊行物「物質科学フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）」、第２６４〜２６８巻（Ｖｏｌｓ．２６４−２６８）の第１２３〜１２６頁に記載された従来の半導体素子の概略構造を示す断面図である。
【０００６】
図３において、１０１はＳｉＣからなるｎ型基板（基板結晶）、１０２はｎ型基板１０１上に形成されたＳｉＣからなるｎ型耐圧層、１０３はｎ型耐圧層１０２上に形成されたＳｉＣからなるｐ型領域である。
ｎ型耐圧層１０２およびｐ型領域１０３は、ダイオードのｐｎ接合を構成している。
【０００７】
１１０は半導体素子表面の絶縁膜を構成するシリコン酸化膜であり、ｎ型耐圧層１０２およびｐ型領域１０３のエッチング部（半導体素子の動作領域）に配設されている。
【０００８】
１１１はｎ型基板１０１の表面に形成されたｎ型電極、１１２はｐ型領域１０３の表面に形成されたｐ型電極である。
【０００９】
１０８は半導体素子の動作領域（ｎ型耐圧層１０２およびｐ型領域１０３）とシリコン酸化膜１１０との界面、１０９はｎ型耐圧層１０２とｐ型領域１０３との接合端面である。
接合端面１０９は、ｎ型基板１０１に対して平行でない積層方向の面に位置している。
【００１０】
図３において、ｎ型耐圧層１０２およびｐ型領域１０３の段差構造は、基板１０１上に、ｎ型耐圧層１０２およびｐ型領域１０３からなる積層構造を形成した後に、エッチング処理することにより形成される。
【００１１】
図３に示す半導体素子において、ｐ型電極１１２とｎ型電極１１１との間に、ｐ型電極１１２側が負となるような逆方向電圧を印加した場合、接合端面１０９に電界が集中する。
【００１２】
したがって、上記電界集中を防止するため、半導体素子の表面は、シリコン酸化膜１１０により覆われて保護されている。
すなわち、シリコン酸化膜１１０により、接合端面１０９における最大電界値が抑制されるので、耐圧を高め且つ逆方向の漏れ電流を低減することができる。
【００１３】
しかしながら、図３のように半導体素子の表面をシリコン酸化膜１１０で覆った場合、シリコン酸化膜１１０をいかに適正に成膜したとしても、応力やストレスの影響で、半導体素子とシリコン酸化膜１１０との界面１０８には欠陥や準位が存在してしまう。
【００１４】
このように、界面１０８に存在する欠陥や準位は、漏れ電流の発生源や降伏点の発生原因となってしまい、設計段階での動作領域から予測される降伏特性が得られないという問題点があった。
【００１５】
【発明が解決しようとする課題】
従来の半導体素子は以上のように、動作領域を覆うシリコン酸化膜１１０との界面１０８において、漏れ電流や降伏点の発生源となる欠陥や準位が存在するので、良好な半導体素子特性を得ることができないという問題点があった。
【００１６】
この発明は上記のような問題点を解決するためになされたもので、半導体素子の動作領域を高純度のエピタキシャル成長層で覆うことにより、欠陥や準位の発生を防止し、設計段階での動作領域から予測される素子特性を実現した半導体素子を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明の請求項１に係る半導体素子は、基板結晶の積層構造として、異なる伝導型からなる複数のＳｉＣからなる領域を有し、基板結晶に対して平行でない複数のＳｉＣからなる領域の接合端面を有する半導体素子において、接合端面にＳｉＣからなる高純度のエピタキシャル成長層が被覆され、さらに、接合端面は、エピタキシャル成長層を介して絶縁膜で覆われたものである。
【００１９】
また、この発明の請求項２に係る半導体素子は、請求項１において、複数のＳｉＣからなる領域の接合は、ダイオードのｐｎ接合からなるものである。
【００２０】
また、この発明の請求項３に係る半導体素子は、請求項１において、複数のＳｉＣからなる領域の接合は、電界効果トランジスタの複数のｐｎ接合からなるものである。
【００２１】
【発明の実施の形態】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。
図１はこの発明の実施の形態１による半導体素子の概略構造を示す断面図である。
【００２２】
図１において、１はＳｉＣからなるｎ型基板、２はＳｉＣからなるｎ型耐圧層、３はＳｉＣからなるｐ型領域、９は接合端面、１０はシリコン酸化膜、１１はｎ型電極、１２はｐ型電極であり、それぞれ、前述（図３参照）のｎ型基板１０１、ｎ型耐圧層１０２、ｐ型領域１０３、接合端面１０９、シリコン酸化膜１１０、ｎ型電極１１１およびｐ型電極１１２に対応している。
【００２３】
ｎ型耐圧層２およびｐ型領域３は、ダイオードのｐｎ接合を構成している。
７はｐｎ接合の接合端面９に接するように形成されたＳｉＣからなる高純度のエピタキシャル成長層である。
【００２４】
６は半導体素子の動作領域（ｎ型耐圧層２およびｐ型領域３）とエピタキシャル成長層７との界面、８はエピタキシャル成長層７とシリコン酸化膜１０との界面である。
この場合、半導体素子の表面は、高純度のエピタキシャル成長層７を介してシリコン酸化膜１０で覆われている。
【００２５】
図１において、エピタキシャル成長層７は、基板１上に積層構造（ｎ型耐圧層２およびｐ型領域３）を形成した後、エッチング処理により形成される。
【００２６】
図１の半導体素子において、ｐ型電極１２とｎ型電極１１との間に、前述のようにｐ型電極１２側が負となるような逆方向電圧を印加すると、接合端面９に電界が集中する。
【００２７】
しかし、この場合、半導体素子の表面が高純度のエピタキシャル成長層７を介してシリコン酸化膜１０で覆われているので、動作領域（ｎ型耐圧層２およびｐ型領域３）とエピタキシャル成長層７との界面６での電界値が高くなっても、エピタキシャル成長層７とシリコン酸化膜１０との界面８にかかる電界は十分小さくなる。
【００２８】
したがって、半導体素子の特性劣化の原因となる動作領域と絶縁膜との間の欠陥や準位が十分小さくなるので、漏れ電流の発生源や降伏点の発生原因となる可能性は極めて少なく、耐圧を高め且つ逆方向漏れ電流を低減することができ、動作領域（ｎ型耐圧層２およびｐ型領域３）から予測される素子特性を実現することができる。
【００２９】
実施の形態２．
なお、上記実施の形態１では、ダイオードのｐｎ接合を有する半導体素子について説明したが、電界効果トランジスタの複数のｐｎ接合を有する半導体素子であってもよい。
【００３０】
図２は電界効果トランジスタの複数のｐｎ接合を有するこの発明の実施の形態２による半導体素子の概略構造を示す断面図である。
【００３１】
図２において、ｎ型基板１、ｎ型耐圧層２、ｐ型領域３、接合端面９、シリコン酸化膜１０およびｎ型電極１１は、前述（図１参照）と同様のものである。
【００３２】
５はｐ型領域３上に形成されたｎ型ソース領域であり、ｐ型領域３との間にｐｎ接合を構成している。
ｎ型耐圧層２およびｐ型領域３、ならびに、ｐ型領域３およびｎ型ソース領域５は、電界効果トランジスタの２つのｐｎ接合を構成している。
【００３３】
１３はシリコン酸化膜１０上に形成されたゲート電極、１４はｐ型領域３およびｎ型ソース領域５上に形成されたソース電極である。
１７は接合端面９および他の接合端面に接するように形成されたＳｉＣからなる高純度のエピタキシャル成長層である。
【００３４】
１６は半導体素子の動作領域（ｎ型耐圧層２、ｐ型領域３およびｎ型ソース領域５）とエピタキシャル成長層７との界面、１８はエピタキシャル成長層７とシリコン酸化膜１０との界面である。
【００３５】
図２において、半導体素子の表面は、高純度のエピタキシャル成長層７を介してシリコン酸化膜１０で覆われている。
この場合、ｐ型領域３は、電界効果トランジスタのｐ型ボディ領域を構成しており、ｎ型電極１１は、電界効果トランジスタのドレーン電極を構成している。
【００３６】
図２に示す半導体素子においては、ゲート電極１３への印加電圧値により、エピタキシャル成長層１７中のキャリアの量を制御することができる。
【００３７】
また、ソース電極１４とｎ型電極（ドレーン電極）１１との間に、ソース電極１４側が正となるような電圧を印加した場合には、電界効果トランジスタ素子としてオン状態となり、逆にソース電極１４側が負となるような電圧を印加した場合には、電界効果トランジスタ素子としてオフ状態となる。
【００３８】
電界効果トランジスタ素子のオフ状態においては、接合端面９に電界が集中するが、この場合、高純度のエピタキシャル成長層７を介して絶縁膜（シリコン酸化膜１０）で覆われているので、エピタキシャル成長層７と動作領域（ｎ型耐圧層２、ｐ型領域３およびｎ型ソース領域５）との界面１６での電界値が高くなっても、エピタキシャル成長層７とシリコン酸化膜１０との界面１８にかかる電界は十分に小さくなる。
【００３９】
したがって、半導体素子の動作領域とシリコン酸化膜１０との間の界面での欠陥や準位が十分に低減されるので、漏れ電流の発生源や降伏点の発生原因となる可能性は極めて少なくなり、動作領域から予測されるオフ特性を実現することができる。
【００４０】
なお、上記実施の形態１、２では、半導体材料として、ＳｉＣを用いた場合を例にとって説明したが、他の半導体材料を用いた場合にも同様の作用効果を奏することは言うまでもない。
【００４１】
また、上記実施の形態１、２では、ダイオードのｐｎ接合または電界効果トランジスタのｐｎ接合を例にとって説明したが、他の半導体素子に適用しても同様の作用効果を奏することは言うまでもない。さらに、絶縁膜で被覆された場合について説明したが、エピタキシャル成長層７または１７のみで被覆してもよい。
【００４２】
【発明の効果】
以上のように、この発明の請求項１によれば、基板結晶の積層構造として、異なる伝導型からなる複数の領域を有し、基板結晶に対して平行でない複数の領域の接合端面を有する半導体素子において、接合端面にエピタキシャル成長層を被覆したので、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【００４３】
また、この発明の請求項２によれば、請求項１において、基板結晶または複数の領域は、半導体材料としてＳｉＣを含むので、一般的な半導体材料を用いた場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【００４４】
また、この発明の請求項３によれば、請求項１または請求項２において、複数の領域の接合は、ダイオードのｐｎ接合からなるので、一般的なダイオードに適用した場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【００４５】
また、この発明の請求項４によれば、請求項１または請求項２において、複数の領域の接合は、電界効果トランジスタの複数のｐｎ接合からなるので、一般的な電界効果トランジスタに適用した場合でも、欠陥や準位の発生を防止して、設計段階での動作領域から予測される素子特性を実現した半導体素子が得られる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体素子の概略構造を示す断面図である。
【図２】 この発明の実施の形態２による半導体素子の概略構造を示す断面図である。
【図３】 従来の半導体素子の概略構造を示す断面図である。
【符号の説明】
１ ｎ型基板（基板結晶）、２ ｎ型耐圧層、３ ｐ型領域、５ ｎ型ソース領域、６、８、１６、１８ 界面、７、１７ エピタキシャル成長層、９ 接合端面、１０ シリコン酸化膜（絶縁膜）、１１ ｎ型電極（ドレーン電極）、１２ ｐ型電極、１３ ゲート電極、１４ ソース電極。
Claims (3)
- 基板結晶の積層構造として、異なる伝導型からなる複数のＳｉＣからなる領域を有し、
前記基板結晶に対して平行でない前記複数のＳｉＣからなる領域の接合端面を有する半導体素子において、
前記接合端面にＳｉＣからなる高純度のエピタキシャル成長層が被覆され、さらに、前記接合端面は、前記エピタキシャル成長層を介して絶縁膜で覆われたことを特徴とする半導体素子。 - 前記複数のＳｉＣからなる領域の接合は、ダイオードのｐｎ接合からなることを特徴とする請求項１に記載の半導体素子。
- 前記複数のＳｉＣからなる領域の接合は、電界効果トランジスタの複数のｐｎ接合からなることを特徴とする請求項１に記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061591A JP4731706B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061591A JP4731706B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261296A JP2002261296A (ja) | 2002-09-13 |
| JP4731706B2 true JP4731706B2 (ja) | 2011-07-27 |
Family
ID=18920860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001061591A Expired - Lifetime JP4731706B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4731706B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10511812A (ja) * | 1995-01-03 | 1998-11-10 | エービービー リサーチ リミテッド | パッシベーション層を有する半導体デバイス |
-
2001
- 2001-03-06 JP JP2001061591A patent/JP4731706B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10511812A (ja) * | 1995-01-03 | 1998-11-10 | エービービー リサーチ リミテッド | パッシベーション層を有する半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002261296A (ja) | 2002-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5566540B2 (ja) | 電力用半導体装置 | |
| JP5140347B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| US20090014719A1 (en) | Semiconductor device with large blocking voltage | |
| US8350289B2 (en) | Semiconductor device | |
| JP5321377B2 (ja) | 電力用半導体装置 | |
| JPH0671079B2 (ja) | 双方向導通可能なモノリシック集積半導体デバイスとその製造方法 | |
| US11309416B2 (en) | Semiconductor device | |
| JP5601863B2 (ja) | 電力半導体装置 | |
| JP2001176883A (ja) | 高電圧半導体素子及びその製造方法 | |
| WO2012124191A1 (ja) | 半導体装置 | |
| US11929420B2 (en) | Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices | |
| JP4731706B2 (ja) | 半導体素子 | |
| US6040219A (en) | Method of fabricating power semiconductor device using semi-insulating polycrystalline silicon (SIPOS) film | |
| JP2003347548A (ja) | 炭化珪素半導体装置 | |
| WO2021044624A1 (ja) | 炭化珪素半導体装置および電力変換装置 | |
| JP4029549B2 (ja) | 半導体装置 | |
| JPH04125972A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JP4869489B2 (ja) | 半導体デバイス | |
| WO2022085151A1 (ja) | 半導体装置 | |
| KR100289742B1 (ko) | 반절연폴리실리콘막을이용한전력반도체장치 | |
| JP2001036069A (ja) | ダイオード | |
| KR101827811B1 (ko) | 터널링 전계효과 트랜지스터 및 제조 방법 | |
| KR19990010738A (ko) | 전력용 반도체소자 및 그 제조방법 | |
| JP4802356B2 (ja) | 横型接合型電界効果トランジスタ | |
| JP2583793B2 (ja) | 半導体基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061020 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081023 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110419 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110420 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4731706 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |