JP2002289880A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JP2002289880A JP2002289880A JP2001093426A JP2001093426A JP2002289880A JP 2002289880 A JP2002289880 A JP 2002289880A JP 2001093426 A JP2001093426 A JP 2001093426A JP 2001093426 A JP2001093426 A JP 2001093426A JP 2002289880 A JP2002289880 A JP 2002289880A
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Abstract
(57)【要約】
【課題】 半導体領域を覆う酸化膜との界面において、
漏れ電流や降伏点の発生源となる欠陥、準位の発生を防
止し、半導体領域から予測される素子特性を実現できる
半導体デバイスを提供する。 【解決手段】 半導体の積層構造において、２つ以上の
領域が接合する面に接するようにして動作領域となる半
導体領域を覆うエピタキシャル成長層７を設けた。
漏れ電流や降伏点の発生源となる欠陥、準位の発生を防
止し、半導体領域から予測される素子特性を実現できる
半導体デバイスを提供する。 【解決手段】 半導体の積層構造において、２つ以上の
領域が接合する面に接するようにして動作領域となる半
導体領域を覆うエピタキシャル成長層７を設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、情報処理デバイ
スやパワーデバイスをはじめとする半導体デバイス、特
にｐｎ接合のような異種伝導型領域からなる接合表面の
電気特性の改良に関する。
スやパワーデバイスをはじめとする半導体デバイス、特
にｐｎ接合のような異種伝導型領域からなる接合表面の
電気特性の改良に関する。
【０００２】
【従来の技術】情報処理量の増大による情報処理デバイ
スの微細化・高集積化や省エネルギーの観点からのパワ
ーデバイスの低損失化・高耐圧化に対する要求が高まっ
ている。素子構成上、いずれにおいても接合界面での電
界値は微細化や高耐圧化が重要な技術であり、接合面で
の清浄化技術もその重要性を増している。
スの微細化・高集積化や省エネルギーの観点からのパワ
ーデバイスの低損失化・高耐圧化に対する要求が高まっ
ている。素子構成上、いずれにおいても接合界面での電
界値は微細化や高耐圧化が重要な技術であり、接合面で
の清浄化技術もその重要性を増している。
【０００３】これらのデバイスは、ｐｎ接合と絶縁体と
半導体との界面とが基本構成となる。従来の半導体デバ
イスは、イオン注入や不純物拡散により形成される、異
なる伝導型からなる接合とその界面上に形成される絶縁
膜とから構成されてきた。
半導体との界面とが基本構成となる。従来の半導体デバ
イスは、イオン注入や不純物拡散により形成される、異
なる伝導型からなる接合とその界面上に形成される絶縁
膜とから構成されてきた。
【０００４】図５は例えば刊行物「”Extended Abstrac
t of 18th Symposium on Future Electron Devices”、
132〜126頁、１９９９年１０月」に示された、従来の半
導体デバイスの構成を示す断面図である。図において、
１０１はＳｉＣｎ型基板(ＳｉＣのｎ型基板)、１０２は
ＳｉＣｎ型耐圧層、１０３はイオン注入と活性化アニー
ルにより形成されたｐ型領域、１０４はイオン注入と活
性化アニールにより形成された保護リング領域、１１０
はシリコン酸化膜、１１１はｎ型電極、１１２はｐ型電
極である。
t of 18th Symposium on Future Electron Devices”、
132〜126頁、１９９９年１０月」に示された、従来の半
導体デバイスの構成を示す断面図である。図において、
１０１はＳｉＣｎ型基板(ＳｉＣのｎ型基板)、１０２は
ＳｉＣｎ型耐圧層、１０３はイオン注入と活性化アニー
ルにより形成されたｐ型領域、１０４はイオン注入と活
性化アニールにより形成された保護リング領域、１１０
はシリコン酸化膜、１１１はｎ型電極、１１２はｐ型電
極である。
【０００５】このような構成においては、ｐ型電極１１
２とｎ型電極１１１との間にｐ型電極１１２側が負とな
るような逆方向電圧を印加した場合、ｐ型領域１０３の
端１０９に電界が集中する。そのため、リング領域１０
４を導入することにより高電界領域をｐ型領域端１０９
だけでなくリング領域１０４にも広げて保持させること
によって最大電界値を低くすることができ、耐圧を高
め、かつ逆方向漏れ電流を小さくすることができる。
２とｎ型電極１１１との間にｐ型電極１１２側が負とな
るような逆方向電圧を印加した場合、ｐ型領域１０３の
端１０９に電界が集中する。そのため、リング領域１０
４を導入することにより高電界領域をｐ型領域端１０９
だけでなくリング領域１０４にも広げて保持させること
によって最大電界値を低くすることができ、耐圧を高
め、かつ逆方向漏れ電流を小さくすることができる。
【０００６】なお、リング領域としては図５に示したよ
うにｐ型領域端１０９とは電気的に接続されていない場
合の他、図６に示すようなｐ型領域端１０９と電気的に
接続された構成のリング領域１１４とすることもでき、
同様に耐圧を高め、かつ逆方向漏れ電流を小さくするこ
とができる。
うにｐ型領域端１０９とは電気的に接続されていない場
合の他、図６に示すようなｐ型領域端１０９と電気的に
接続された構成のリング領域１１４とすることもでき、
同様に耐圧を高め、かつ逆方向漏れ電流を小さくするこ
とができる。
【０００７】このような構成では半導体デバイスの表面
は絶縁膜であるシリコン酸化膜１１０で覆われている。
酸化膜１１０と半導体領域１０２、１０３、１０４、あ
るいは１１４との界面１０８にかかる電界はｐ型領域端
１０９よりは小さいとはいえ、動作状況によってはＭＶ
／ｃｍ(メガボルト／センチメートル)に達することにな
る。
は絶縁膜であるシリコン酸化膜１１０で覆われている。
酸化膜１１０と半導体領域１０２、１０３、１０４、あ
るいは１１４との界面１０８にかかる電界はｐ型領域端
１０９よりは小さいとはいえ、動作状況によってはＭＶ
／ｃｍ(メガボルト／センチメートル)に達することにな
る。
【０００８】また、半導体と絶縁膜との界面にはいかに
うまく成膜を行なっても、応力やストレスの影響で欠
陥、準位が存在して、界面１０８に存在する準位が漏れ
電流の発生源や降伏点になってしまい、半導体領域から
予測される降伏特性が得られない。
うまく成膜を行なっても、応力やストレスの影響で欠
陥、準位が存在して、界面１０８に存在する準位が漏れ
電流の発生源や降伏点になってしまい、半導体領域から
予測される降伏特性が得られない。
【０００９】
【発明が解決しようとする課題】上記のような構成の従
来の半導体デバイスでは、半導体領域を覆う酸化膜との
界面において、漏れ電流や降伏点の発生源となる欠陥、
準位があるため良好な半導体デバイス特性を得ることが
困難であるという問題があった。
来の半導体デバイスでは、半導体領域を覆う酸化膜との
界面において、漏れ電流や降伏点の発生源となる欠陥、
準位があるため良好な半導体デバイス特性を得ることが
困難であるという問題があった。
【００１０】この発明は、かかる問題点を解決するため
になされたものであり、動作領域となる半導体領域を高
純度のエピタキシャル成長層で覆うことにより、欠陥、
準位の発生を防止し、半導体領域から予測される素子特
性を実現できる半導体デバイスを提供することを目的と
する。
になされたものであり、動作領域となる半導体領域を高
純度のエピタキシャル成長層で覆うことにより、欠陥、
準位の発生を防止し、半導体領域から予測される素子特
性を実現できる半導体デバイスを提供することを目的と
する。
【００１１】
【課題を解決するための手段】上記の目的に鑑み、この
発明は、半導体の積層構造において、２つ以上の領域が
接合する面に接するようにして動作領域となる半導体領
域を覆うエピタキシャル成長層を設けたことを特徴とす
る半導体デバイスにある。
発明は、半導体の積層構造において、２つ以上の領域が
接合する面に接するようにして動作領域となる半導体領
域を覆うエピタキシャル成長層を設けたことを特徴とす
る半導体デバイスにある。
【００１２】また、基板と異なる種類の領域の周囲にこ
れと分離して保護領域が設けられていることを特徴とす
る請求項１に記載の半導体デバイスにある。
れと分離して保護領域が設けられていることを特徴とす
る請求項１に記載の半導体デバイスにある。
【００１３】また、基板と異なる種類の領域がこれに接
続されて続く接合延長領域を設けたことを特徴とする請
求項１に記載の半導体デバイスにある。
続されて続く接合延長領域を設けたことを特徴とする請
求項１に記載の半導体デバイスにある。
【００１４】また、前記エピタキシャル成長層が、動作
領域との間で発生する高電界領域を該エピタキシャル成
長層に沿って広げるように層厚および電気特性が選択さ
れたものであることを特徴とする請求項１に記載の半導
体デバイスにある。
領域との間で発生する高電界領域を該エピタキシャル成
長層に沿って広げるように層厚および電気特性が選択さ
れたものであることを特徴とする請求項１に記載の半導
体デバイスにある。
【００１５】また、前記２つ以上の領域の接合がダイオ
ードのｐｎ接合であることを特徴とする請求項１ないし
４のいずれかに記載の半導体デバイスにある。
ードのｐｎ接合であることを特徴とする請求項１ないし
４のいずれかに記載の半導体デバイスにある。
【００１６】また、前記２つ以上の領域の接合が電界効
果トランジスタのｐｎ接合であることを特徴とする請求
項１に記載の半導体デバイスにある。
果トランジスタのｐｎ接合であることを特徴とする請求
項１に記載の半導体デバイスにある。
【００１７】また、前記半導体の積層構造の上下両端に
ソース電極とドレイン電極をそれぞれ設け、前記半導体
の積層構造上面に設けられた前記エピタキシャル成長層
上に酸化膜を介してゲート電極を設けたことを特徴とす
る請求項６に記載の半導体デバイスにある。
ソース電極とドレイン電極をそれぞれ設け、前記半導体
の積層構造上面に設けられた前記エピタキシャル成長層
上に酸化膜を介してゲート電極を設けたことを特徴とす
る請求項６に記載の半導体デバイスにある。
【００１８】また、ＳｉＣを含む半導体材料で形成され
たことを特徴とする請求項１ないし７のいずれかに記載
の半導体デバイスにある。
たことを特徴とする請求項１ないし７のいずれかに記載
の半導体デバイスにある。
【００１９】この発明に係る半導体デバイスにおいて
は、絶縁膜／半導体界面の準位の低減を図るために、動
作領域となる半導体領域を絶縁膜の代わりに、高純度の
エピタキシャル成長層で覆うことにより、特性劣化の原
因となる欠陥、準位を低減する。
は、絶縁膜／半導体界面の準位の低減を図るために、動
作領域となる半導体領域を絶縁膜の代わりに、高純度の
エピタキシャル成長層で覆うことにより、特性劣化の原
因となる欠陥、準位を低減する。
【００２０】これにより、動作領域となる半導体領域を
高純度のエピタキシャル成長層で覆うことにより、特性
劣化の原因となる欠陥、準位を低減し、半導体領域から
予測される素子特性を実現することを可能にする。
高純度のエピタキシャル成長層で覆うことにより、特性
劣化の原因となる欠陥、準位を低減し、半導体領域から
予測される素子特性を実現することを可能にする。
【００２１】
【発明の実施の形態】実施の形態１．図１はこの発明の
一実施の形態による半導体デバイスの構成を示す断面図
である。図１において、１はＳｉＣｎ型基板、２はＳｉ
Ｃｎ型耐圧層、３はイオン注入と活性化アニールにより
形成されたｐ型領域、４はイオン注入と活性化アニール
により形成された保護リング領域、７はＳｉＣ高純度エ
ピタキシャル成長膜、１０はシリコン酸化膜、１１はｎ
型電極、１２はｐ型電極である。
一実施の形態による半導体デバイスの構成を示す断面図
である。図１において、１はＳｉＣｎ型基板、２はＳｉ
Ｃｎ型耐圧層、３はイオン注入と活性化アニールにより
形成されたｐ型領域、４はイオン注入と活性化アニール
により形成された保護リング領域、７はＳｉＣ高純度エ
ピタキシャル成長膜、１０はシリコン酸化膜、１１はｎ
型電極、１２はｐ型電極である。
【００２２】この構成においては、ｐ型電極１２とｎ型
電極１１との間にｐ型電極１２側が負となるような逆方
向電圧を印加した場合、ｐ型領域３の端９に電界が集中
する。そのため、リング領域４を導入してあることによ
って高電界領域をｐ型領域端９だけでなくリング領域４
にも広げて保持させることによって最大電界値を低くす
ることができ、耐圧を高め、かつ逆方向漏れ電流を小さ
くすることができる。
電極１１との間にｐ型電極１２側が負となるような逆方
向電圧を印加した場合、ｐ型領域３の端９に電界が集中
する。そのため、リング領域４を導入してあることによ
って高電界領域をｐ型領域端９だけでなくリング領域４
にも広げて保持させることによって最大電界値を低くす
ることができ、耐圧を高め、かつ逆方向漏れ電流を小さ
くすることができる。
【００２３】この構成では、半導体デバイスの表面は高
純度エピタキシャル成長膜７を介して絶縁膜であるシリ
コン酸化膜１０で覆われている。高純度エピタキシャル
成長膜７を導入したことで酸化膜１０と半導体領域との
界面８にかかる電界は十分小さく、高純度エピタキシャ
ル成長膜７と動作領域２、３、４との界面６での電界値
が高くなっても、半導体領域間の界面の欠陥、準位は十
分小さいため、漏れ電流の発生源や降伏点になる可能性
は極めて少なく、動作領域２、３、４から予測される素
子特性が実現できる。
純度エピタキシャル成長膜７を介して絶縁膜であるシリ
コン酸化膜１０で覆われている。高純度エピタキシャル
成長膜７を導入したことで酸化膜１０と半導体領域との
界面８にかかる電界は十分小さく、高純度エピタキシャ
ル成長膜７と動作領域２、３、４との界面６での電界値
が高くなっても、半導体領域間の界面の欠陥、準位は十
分小さいため、漏れ電流の発生源や降伏点になる可能性
は極めて少なく、動作領域２、３、４から予測される素
子特性が実現できる。
【００２４】実施の形態２．図２はこの発明の別の実施
の形態による半導体デバイスの構成を示す断面図であ
る。図において、上記実施の形態と同一もしくは相当部
分は同一符号で示し説明を省略する。１４はイオン注入
と活性化アニールにより形成された接合延長領域であ
る。
の形態による半導体デバイスの構成を示す断面図であ
る。図において、上記実施の形態と同一もしくは相当部
分は同一符号で示し説明を省略する。１４はイオン注入
と活性化アニールにより形成された接合延長領域であ
る。
【００２５】この構成においても、ｐ型電極１２とｎ型
電極１１との間にｐ型電極１２側が負となるような逆方
向電圧を印加した場合、ｐ型領域３の端９に電界が集中
する。そのため、接合延長領域１４を導入してあること
によって高電界領域をｐ型領域端９だけでなく接合延長
領域１４にも広げて保持させることによって最大電界値
を低くすることができ、耐圧を高め、かつ逆方向漏れ電
流を小さくすることができる。
電極１１との間にｐ型電極１２側が負となるような逆方
向電圧を印加した場合、ｐ型領域３の端９に電界が集中
する。そのため、接合延長領域１４を導入してあること
によって高電界領域をｐ型領域端９だけでなく接合延長
領域１４にも広げて保持させることによって最大電界値
を低くすることができ、耐圧を高め、かつ逆方向漏れ電
流を小さくすることができる。
【００２６】この構成では、同様に半導体デバイスの表
面は高純度エピタキシャル成長膜７を介して絶縁膜であ
るシリコン酸化膜１０で覆われている。高純度エピタキ
シャル成長膜７を導入したことで酸化膜１０と半導体領
域との界面８にかかる電界は十分小さく、高純度エピタ
キシャル成長膜７と動作領域２、３、１４との界面６で
の電界値が高くなっても、半導体領域間の界面の欠陥、
準位は十分小さいため、漏れ電流の発生源や降伏点にな
る可能性は極めて少なく、動作領域２、３、１４から予
測される素子特性が実現できる。
面は高純度エピタキシャル成長膜７を介して絶縁膜であ
るシリコン酸化膜１０で覆われている。高純度エピタキ
シャル成長膜７を導入したことで酸化膜１０と半導体領
域との界面８にかかる電界は十分小さく、高純度エピタ
キシャル成長膜７と動作領域２、３、１４との界面６で
の電界値が高くなっても、半導体領域間の界面の欠陥、
準位は十分小さいため、漏れ電流の発生源や降伏点にな
る可能性は極めて少なく、動作領域２、３、１４から予
測される素子特性が実現できる。
【００２７】実施の形態３．図３はこの発明のさらに別
の実施の形態による半導体デバイスの構成を示す断面図
である。図において、上記実施の形態と同一もしくは相
当部分は同一符号で示し説明を省略する。
の実施の形態による半導体デバイスの構成を示す断面図
である。図において、上記実施の形態と同一もしくは相
当部分は同一符号で示し説明を省略する。
【００２８】図２に示す実施の形態２では接合延長領域
１４をイオン注入と活性化アニールにより形成した場合
を説明したが、図３に示す構成のように、接合延長領域
１４なしで高純度エピタキシャル成長膜７の層厚や電気
特性を適当に選ぶことにより、高電界領域がｐ型領域端
９だけでなくその右方にも広げて保持させることによっ
て最大電界値を低くすることができ、耐圧を高め、かつ
逆方向漏れ電流を小さくすることができる。
１４をイオン注入と活性化アニールにより形成した場合
を説明したが、図３に示す構成のように、接合延長領域
１４なしで高純度エピタキシャル成長膜７の層厚や電気
特性を適当に選ぶことにより、高電界領域がｐ型領域端
９だけでなくその右方にも広げて保持させることによっ
て最大電界値を低くすることができ、耐圧を高め、かつ
逆方向漏れ電流を小さくすることができる。
【００２９】酸化膜１０と半導体領域との界面８にかか
る電界は十分小さく、高純度エピタキシャル成長膜７と
動作領域２、３との界面６での電界値が高くなっても、
半導体領域間の界面の欠陥、準位は十分小さいため、漏
れ電流の発生源や降伏点になる可能性は極めて少なくす
ることができ、動作領域２、３、７から予測される素子
特性が実現できる。
る電界は十分小さく、高純度エピタキシャル成長膜７と
動作領域２、３との界面６での電界値が高くなっても、
半導体領域間の界面の欠陥、準位は十分小さいため、漏
れ電流の発生源や降伏点になる可能性は極めて少なくす
ることができ、動作領域２、３、７から予測される素子
特性が実現できる。
【００３０】実施の形態４．図４はこの発明のさらに別
の実施の形態による半導体デバイスの構成を示す断面図
である。図において、１はＳｉＣｎ型基板、２はＳｉＣ
ｎ型耐圧層、３はイオン注入と活性化アニールにより形
成されたｐ型ボディ領域、５はイオン注入と活性化アニ
ールにより形成されたｎ型ソース領域、７ａはＳｉＣ高
純度エピタキシャル成長膜、１０はシリコン酸化膜、１
１ａはドレイン電極、１２ａはソース電極、１３はゲー
ト電極である。
の実施の形態による半導体デバイスの構成を示す断面図
である。図において、１はＳｉＣｎ型基板、２はＳｉＣ
ｎ型耐圧層、３はイオン注入と活性化アニールにより形
成されたｐ型ボディ領域、５はイオン注入と活性化アニ
ールにより形成されたｎ型ソース領域、７ａはＳｉＣ高
純度エピタキシャル成長膜、１０はシリコン酸化膜、１
１ａはドレイン電極、１２ａはソース電極、１３はゲー
ト電極である。
【００３１】この構成においては、ゲート電極１３への
印加電圧の値により、成長膜７ａ中のキャリアの量を制
御することができ、ソース電極１２ａとドレイン電極１
１ａとの間にソース電極１２ａ側が正となるような電圧
を印加した場合には素子としてオン状態、ソース電極１
２ａとドレイン領域１１ａとの間にソース電極１２側が
負となるような電圧を印加した場合には素子としてオフ
状態となる。
印加電圧の値により、成長膜７ａ中のキャリアの量を制
御することができ、ソース電極１２ａとドレイン電極１
１ａとの間にソース電極１２ａ側が正となるような電圧
を印加した場合には素子としてオン状態、ソース電極１
２ａとドレイン領域１１ａとの間にソース電極１２側が
負となるような電圧を印加した場合には素子としてオフ
状態となる。
【００３２】オフ状態では、ｐ型ボディ領域３ａの端９
ａに電界が集中するが、高純度エピタキシャル成長膜７
ａを介して絶縁膜であるシリコン酸化膜１０で覆われて
いるため、酸化膜１０と半導体領域との界面８ａにかか
る電界は十分小さく、高純度エピタキシャル成長膜７ａ
と動作領域２、３ａ、５との界面６ａでの電界値が高く
なっても、半導体領域間の界面の欠陥、準位は十分小さ
いため、漏れ電流の発生源や降伏点になる可能性は極め
て少なく、動作領域２、３ａ、５から予測されるオフ特
性が実現できる。
ａに電界が集中するが、高純度エピタキシャル成長膜７
ａを介して絶縁膜であるシリコン酸化膜１０で覆われて
いるため、酸化膜１０と半導体領域との界面８ａにかか
る電界は十分小さく、高純度エピタキシャル成長膜７ａ
と動作領域２、３ａ、５との界面６ａでの電界値が高く
なっても、半導体領域間の界面の欠陥、準位は十分小さ
いため、漏れ電流の発生源や降伏点になる可能性は極め
て少なく、動作領域２、３ａ、５から予測されるオフ特
性が実現できる。
【００３３】なお、上記各実施の形態では半導体材料と
してＳｉＣの場合について説明したが、この発明はこれ
に限定されることはなく、他の材料の場合にも同様の効
果が期待できる。
してＳｉＣの場合について説明したが、この発明はこれ
に限定されることはなく、他の材料の場合にも同様の効
果が期待できる。
【００３４】また、上記実施の形態１ないし３は例えば
ダイオードのｐｎ接合、実施の形態４は例えば電解効果
トランジスタのｐｎ接合に係わるものである。
ダイオードのｐｎ接合、実施の形態４は例えば電解効果
トランジスタのｐｎ接合に係わるものである。
【００３５】
【発明の効果】以上のように、この発明によれば、半導
体の積層構造において、２つ以上の領域が接合する面に
接するようにして動作領域となる半導体領域を覆うエピ
タキシャル成長層を設けたので、漏れ電流や降伏点の発
生源となる欠陥、準位の発生を防止し、半導体領域から
予測される素子特性を実現することが可能となる。
体の積層構造において、２つ以上の領域が接合する面に
接するようにして動作領域となる半導体領域を覆うエピ
タキシャル成長層を設けたので、漏れ電流や降伏点の発
生源となる欠陥、準位の発生を防止し、半導体領域から
予測される素子特性を実現することが可能となる。
【００３６】また、基板と異なる種類の領域の周囲にこ
れと分離して保護領域が設けられているので、高電界領
域を広げて保持させ最大電界値を低く抑えることがで
き、これにより耐圧を高め、かつ逆方向漏れ電流を小さ
くすることができる。
れと分離して保護領域が設けられているので、高電界領
域を広げて保持させ最大電界値を低く抑えることがで
き、これにより耐圧を高め、かつ逆方向漏れ電流を小さ
くすることができる。
【００３７】また、基板と異なる種類の領域がこれに接
続されて続く接合延長領域を設けているので、高電界領
域を広げて保持させ最大電界値を低く抑えることがで
き、これにより耐圧を高め、かつ逆方向漏れ電流を小さ
くすることができる。
続されて続く接合延長領域を設けているので、高電界領
域を広げて保持させ最大電界値を低く抑えることがで
き、これにより耐圧を高め、かつ逆方向漏れ電流を小さ
くすることができる。
【００３８】また、前記エピタキシャル成長層が、動作
領域との間で発生する高電界領域を該エピタキシャル成
長層に沿って広げるように層厚および電気特性が選択さ
れたものとしたので、高電界領域を広げて保持させ最大
電界値を低く抑えることができ、これにより耐圧を高
め、かつ逆方向漏れ電流を小さくすることができる。
領域との間で発生する高電界領域を該エピタキシャル成
長層に沿って広げるように層厚および電気特性が選択さ
れたものとしたので、高電界領域を広げて保持させ最大
電界値を低く抑えることができ、これにより耐圧を高
め、かつ逆方向漏れ電流を小さくすることができる。
【００３９】また、前記２つ以上の領域の接合がダイオ
ードのｐｎ接合であることとしたので、上記特徴を有す
るダイオードが提供できる。
ードのｐｎ接合であることとしたので、上記特徴を有す
るダイオードが提供できる。
【００４０】また、前記２つ以上の領域の接合が電界効
果トランジスタのｐｎ接合であることとしたので、上記
特徴を有する電界効果トランジスタが提供できる。
果トランジスタのｐｎ接合であることとしたので、上記
特徴を有する電界効果トランジスタが提供できる。
【００４１】また、前記半導体の積層構造の上下両端に
ソース電極とドレイン電極をそれぞれ設け、前記半導体
の積層構造上面に設けられた前記エピタキシャル成長層
上に酸化膜を介してゲート電極を設けたので、前記特徴
を有する電界効果トランジスタが提供できる。
ソース電極とドレイン電極をそれぞれ設け、前記半導体
の積層構造上面に設けられた前記エピタキシャル成長層
上に酸化膜を介してゲート電極を設けたので、前記特徴
を有する電界効果トランジスタが提供できる。
【００４２】また、前記各半導体デバイスがＳｉＣを含
む半導体材料で形成されているので、ＳｉＣを含む材料
による前記各種半導体デバイスを提供できる。
む半導体材料で形成されているので、ＳｉＣを含む材料
による前記各種半導体デバイスを提供できる。
【図１】 この発明の実施の形態１による半導体デバイ
スの構成を示す断面図である。
スの構成を示す断面図である。
【図２】 この発明の実施の形態２による半導体デバイ
スの構成を示す断面図である。
スの構成を示す断面図である。
【図３】 この発明の実施の形態３による半導体デバイ
スの構成を示す断面図である。
スの構成を示す断面図である。
【図４】 この発明の実施の形態４による半導体デバイ
スの構成を示す断面図である。
スの構成を示す断面図である。
【図５】 従来の半導体デバイスの構成を示す断面図で
ある。
ある。
【図６】 従来の半導体デバイスの別の構成を示す断面
図である。
図である。
１ ＳｉＣｎ型基板、２ ＳｉＣｎ型耐圧層、３ ｐ型
領域、３ａ ｐ型ボディ領域、４ 保護リング領域、５
ｎ型ソース領域、７，７ａ ＳｉＣ高純度エピタキシ
ャル成長膜、１０ シリコン酸化膜、１１ ｎ型電極、
１１ａ ドレイン電極、１２ ｐ型電極、１２ａ ソー
ス電極、１３ ゲート電極、１４ 接合延長領域。
領域、３ａ ｐ型ボディ領域、４ 保護リング領域、５
ｎ型ソース領域、７，７ａ ＳｉＣ高純度エピタキシ
ャル成長膜、１０ シリコン酸化膜、１１ ｎ型電極、
１１ａ ドレイン電極、１２ ｐ型電極、１２ａ ソー
ス電極、１３ ゲート電極、１４ 接合延長領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/91 Ｆ (72)発明者 今泉 昌之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 杉本 博司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (8)
- 【請求項１】 半導体の積層構造において、２つ以上の
領域が接合する面に接するようにして動作領域となる半
導体領域を覆うエピタキシャル成長層を設けたことを特
徴とする半導体デバイス。 - 【請求項２】 基板と異なる種類の領域の周囲にこれと
分離して保護領域が設けられていることを特徴とする請
求項１に記載の半導体デバイス。 - 【請求項３】 基板と異なる種類の領域がこれに接続さ
れて続く接合延長領域を設けたことを特徴とする請求項
１に記載の半導体デバイス。 - 【請求項４】 前記エピタキシャル成長層が、動作領域
との間で発生する高電界領域を該エピタキシャル成長層
に沿って広げるように層厚および電気特性が選択された
ものであることを特徴とする請求項１に記載の半導体デ
バイス。 - 【請求項５】 前記２つ以上の領域の接合がダイオード
のｐｎ接合であることを特徴とする請求項１ないし４の
いずれかに記載の半導体デバイス。 - 【請求項６】 前記２つ以上の領域の接合が電界効果ト
ランジスタのｐｎ接合であることを特徴とする請求項１
に記載の半導体デバイス。 - 【請求項７】 前記半導体の積層構造の上下両端にソー
ス電極とドレイン電極をそれぞれ設け、前記半導体の積
層構造上面に設けられた前記エピタキシャル成長層上に
酸化膜を介してゲート電極を設けたことを特徴とする請
求項６に記載の半導体デバイス。 - 【請求項８】 ＳｉＣを含む半導体材料で形成されたこ
とを特徴とする請求項１ないし７のいずれかに記載の半
導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093426A JP4869489B2 (ja) | 2001-03-28 | 2001-03-28 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093426A JP4869489B2 (ja) | 2001-03-28 | 2001-03-28 | 半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002289880A true JP2002289880A (ja) | 2002-10-04 |
| JP4869489B2 JP4869489B2 (ja) | 2012-02-08 |
Family
ID=18947760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093426A Expired - Lifetime JP4869489B2 (ja) | 2001-03-28 | 2001-03-28 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4869489B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10510952A (ja) * | 1994-12-22 | 1998-10-20 | エービービー リサーチ リミテッド | 絶縁されたゲートを有する半導体デバイス |
| JPH10511812A (ja) * | 1995-01-03 | 1998-11-10 | エービービー リサーチ リミテッド | パッシベーション層を有する半導体デバイス |
-
2001
- 2001-03-28 JP JP2001093426A patent/JP4869489B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10510952A (ja) * | 1994-12-22 | 1998-10-20 | エービービー リサーチ リミテッド | 絶縁されたゲートを有する半導体デバイス |
| JPH10511812A (ja) * | 1995-01-03 | 1998-11-10 | エービービー リサーチ リミテッド | パッシベーション層を有する半導体デバイス |
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| Publication number | Publication date |
|---|---|
| JP4869489B2 (ja) | 2012-02-08 |
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