JP2005032962A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005032962A JP2005032962A JP2003195885A JP2003195885A JP2005032962A JP 2005032962 A JP2005032962 A JP 2005032962A JP 2003195885 A JP2003195885 A JP 2003195885A JP 2003195885 A JP2003195885 A JP 2003195885A JP 2005032962 A JP2005032962 A JP 2005032962A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- body contact
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】ヘテロ構造によるバンド不連続による不具合を解消することができ、多数キャリアをボディコンタクト電極に速やかに逃がすことができ、基板浮遊効果を抑制しボディ電位の制御性を改善した素子動作の安定した半導体装置を実現する。
【解決手段】ヘテロ構造を有する基板上にＭＩＳＦＥＴを作製した半導体装置において、ＳｉＧｅを主体とする第１の半導体層１０と、第１の半導体層１０上に形成されたＳｉを主体とする第２の半導体層１１と、第２の半導体層１１上にゲート絶縁膜５を介して形成されたゲート電極６と、第２の半導体層１１中のゲート電極６に対応した位置に形成されたソース・ドレイン領域１２と、第１の半導体層１０に直接接触するように形成されたボディコンタクト電極９とを備えた。
【選択図】 図１
【解決手段】ヘテロ構造を有する基板上にＭＩＳＦＥＴを作製した半導体装置において、ＳｉＧｅを主体とする第１の半導体層１０と、第１の半導体層１０上に形成されたＳｉを主体とする第２の半導体層１１と、第２の半導体層１１上にゲート絶縁膜５を介して形成されたゲート電極６と、第２の半導体層１１中のゲート電極６に対応した位置に形成されたソース・ドレイン領域１２と、第１の半導体層１０に直接接触するように形成されたボディコンタクト電極９とを備えた。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ構造を有する基板上に形成されたＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成される半導体装置に係わり、特にボディコンタクトの改良をはかった半導体装置に関する。
【０００２】
【従来の技術】
ＳＯＩ−ＭＩＳＦＥＴ、即ち絶縁層上の半導体層上に形成されたＭＩＳＦＥＴは、バルクの半導体基板上に形成されたＭＩＳＦＥＴに比べ、例えばソース・ドレイン領域と基板との接合容量を低減できることから、低消費電力，高速デバイスの作製に有利である。また、格子が緩和したＳｉＧｅ層上の歪みＳｉ層は、引っ張り歪みの影響でバンド構造が変化し、通常のＳｉに比してキャリアの移動度が増加する。このため、歪みＳｉをＳＯＩ構造と組み合わせることで、超高速・低消費デバイスが実現されることが期待されている（例えば、非特許文献１参照）。
【０００３】
図９（ａ）（ｂ）は、ＳＯＩ層がヘテロ構造となった歪みＳＯＩ−ＭＩＳＦＥＴの概略構成を説明するためのもので、（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向の断面図である。
【０００４】
図中の１は支持基板、２は埋め込み絶縁膜、４は素子分離領域、５はゲート絶縁膜、６はゲート電極、７はゲート側壁絶縁膜、８は層間絶縁膜、９はボディコンタクト電極、１２はソース・ドレイン領域、１３はシリサイドを示している。ＳＯＩ層は、格子緩和したＳｉＧｅ層からなる半導体層１０と、ＳｉＧｅ層１０の格子の影響により応力を受けたシリコン層からなる歪みＳｉと呼ばれる半導体層１１からなる。歪みＳｉ層１１におけるキャリアの移動度はＳｉＧｅのＧｅ組成の増加により向上され、高電流駆動力が実現できる。また、ボディコンタクト電極９の形成により、ボディ部の電位を固定、制御することが可能となり、基板浮遊効果の抑制や、トランジスタ動作時にボディも変化させるダイナミックスレッショルド（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ）動作も可能となる。
【０００５】
しかしながら、この種の半導体装置にあっては次のような問題があった。即ち、Ｓｉ層１１及びＳｉＧｅ層１０のヘテロ構造では、図１０（ａ）（ｂ）に示すようなバンド不連続が発生する。図１０（ａ）は、例えば格子緩和したＳｉＧｅ層１０と、ＳｉＧｅ層の影響で格子歪みが発生した歪みＳｉ層１１との界面を示す。歪みＳｉのバレンスバンド端及びコンダクションバンド端は、緩和ＳｉＧｅ層よりも低くなった、バンド不連続構造となる。一方、図１０（ｂ）は、例えば格子緩和したＳｉ層１１と、Ｓｉ層１１や支持基板などの影響により格子歪みが発生したような歪みＳｉＧｅ層１０との界面を示す。緩和Ｓｉ層１１のバレンスバンド端は歪みＳｉＧｅ層１０のバレンスバンド端より低いが、緩和Ｓｉ層１１のコンダクションバンド端は歪みＳｉＧｅ層１０のそれより高い。
【０００６】
これらバンド不連続が、基板浮遊効果抑制に影響する。図９（ｂ）において、例えばｎ型チャネルの歪みＳＯＩ−ＭＩＳＦＥＴとした時、インパクトイオン化やゲート絶縁膜のリーク電流などにより多数キャリアである正孔がボディに蓄積される。ボディ電位を制御するためボディコンタクトを形成するが、電極材料を埋め込んだボディコンタクト電極９は歪みＳｉ層１１に接している。そのため、バレンスバンド端の深さプロファイルの模式図に示すように、正孔である多数キャリアは歪みＳｉと緩和ＳｉＧｅのバンド不連続のためボディ電極まで抜けにくくなってしまう。そのため、基板浮遊効果を十分抑制することが困難であり、素子動作の不安定しいては回路設計が非常に困難になると言う不具合が生じる。
【０００７】
このバンド不連続は正孔に限られたことではなく、電子についても同様で、ｐ型ＭＩＳＦＥＴにおいても課題となる。また、このバンド不連続による不具合は、ＳＯＩ構造に限られたことではない。バルクの半導体基板上のヘテロ構造を有する基板上に形成したＭＩＳＦＥＴにおいても、基板電位の制御が劣化することになる。
【０００８】
【非特許文献１】
Ｔ．Ｍｉｚｕｎｏ， Ｓ．Ｔａｋａｇｉ， Ｎ．Ｓｕｇｉｙａｍａ， Ｊ．Ｋｏｇａ， Ｔ．Ｔｅｚｕｋａ， Ｋ．Ｕｓｕｄａ， Ｔ．Ｈａｔａｋｅｙａｍａ， Ａ．Ｋｕｒｏｂｅ， ａｎｄ Ａ．Ｔｏｒｉｕｍｉ， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔｓ ｐ．９３４ （１９９９）， Ｔ．Ｔｅｚｕｋａ， Ｎ．Ｓｕｇｉｙａｍａ， Ｔ．Ｍｉｚｕｎｏ ａｎｄ Ｓ．Ｔａｋａｇｉ， Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ｐ．９６ （２００２）
【０００９】
【発明が解決しようとする課題】
このように従来、素子形成基板がＳｉＧｅとＳｉなどのヘテロ構造を有していると、上層のＳｉ層にボディコンタクト電極を接続しても、ヘテロ構造によるバンド不連続により、多数キャリアを速やかに逃がすことができず、このために基板浮遊効果を十分に抑制することは困難であった。
【００１０】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ヘテロ構造によるバンド不連続による不具合を解消することができ、多数キャリアをボディコンタクト電極に速やかに逃がすことができ、基板浮遊効果が抑制されて素子動作が安定し、またボディ，基板電位の制御を改善した半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１２】
即ち本発明は、ヘテロ構造を有する基板上にＭＩＳＦＥＴを作製した半導体装置において、ＳｉＧｅを主体とする第１の半導体層と、第１の半導体層上に形成されたＳｉを主体とする第２の半導体層と、第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、第２の半導体層中の前記ゲート電極に対応した位置に形成されたソース・ドレイン領域と、第１の半導体層に直接接触するように形成されたボディコンタクト電極と、を具備してなることを特徴とする。
【００１３】
また本発明は、ヘテロ構造を有する基板上にＭＩＳＦＥＴを作製した半導体装置において、ＳｉＧｅを主体とする第１の半導体層と、第１の半導体層上に形成されたＳｉを主体とする第２の半導体層と、第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、第２の半導体層中の前記ゲート電極に対応した位置に形成されたソース・ドレイン領域と、第２の半導体層内のトランジスタ形成領域以外に、第１の半導体層に直接接するように形成されたコンタクト領域と、前記コンタクト領域に接触するように形成されたボディコンタクト電極と、を具備してなることを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１５】
（１） 第１の半導体層は、絶縁膜上に形成されていること。
【００１６】
（２） 第１の半導体層は格子歪みが緩和された歪み緩和ＳｉＧｅであり、第２の半導体層は伸張歪みを有する歪みＳｉであること。
【００１７】
（３） 第１の半導体層は格子歪みが緩和された歪み緩和ＳｉＧｅＣであり、第２の半導体層は伸張歪みを有する歪みＳｉであること。
【００１８】
（４） ボディコンタクト電極は、第２の半導体層を貫通して第１の半導体層に接続されていること。
【００１９】
（５） 第２の半導体層は、ボディコンタクト電極を形成すべき部分を除いて第１半導体層上に選択的に形成され、第２の半導体層が形成されていない部分で第１の半導体層にボディコンタクト電極が接続されていること。
【００２０】
（６） コンタクト領域は、第２の半導体層の下面から上面に達するまで形成されたシリサイド層であること。
【００２１】
（７） コンタクト領域は、第２の半導体層の下面から上面に達するまで形成された拡散層であること。
【００２２】
（８） コンタクト領域は、第２の半導体層の下面から上面に達するまで形成された拡散層と、この拡散層上に形成されたシリサイド層であること。
【００２３】
（作用）
本発明によれば、ボディコンタクト電極が第２の半導体層のみではなく、第１の半導体層に直接接続、又は拡散層やシリサイドを介して接続されているため、ヘテロ基板に蓄積されたキャリアをボディコンタクト電極を通して速やかに排出することができる。従って、基板浮遊効果を十分に抑制することができ、ＳＯＩ構造を生かした高性能の半導体デバイスを実現することが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２５】
（第１の実施形態）
図１（ａ）（ｂ）は本発明の第１の実施形態に係わる半導体装置の概略構成を説明するためのもので、（ａ）は断面図、（ｂ）は平面図である。（ａ）は（ｂ）におけるＡ−Ａ’のゲート幅方向における断面構造を示している。ここでは、ｎ型ＭＩＳＦＥＴにおける構成を説明する。
【００２６】
ＢやＩｎなどの不純物を１０１５〜１０２０ｃｍ−３添加したＳｉからなる支持基板１上に、例えばシリコン酸化膜からなる埋め込み絶縁膜２が厚さ１〜１０００ｎｍで形成されている。埋め込み絶縁膜２上には、Ｂ或いはＩｎを１０１５〜１０１８ｃｍ−３添加した厚さ１ｎｍ〜１μｍでＧｅ組成が０．５〜１００％のｐ型ＳｉＧｅからなる第１の半導体層１０が形成されている。この半導体層１０上には、Ｂ或いはＩｎを１０１５〜１０１８ｃｍ−３添加した厚さ１〜５００ｎｍのｐ型Ｓｉからなる第２の半導体層１１が形成されている。半導体層１１のＳｉは、半導体層１０のＳｉＧｅの格子の影響により応力を受けた歪みＳｉ層となっている。
【００２７】
なお、支持基板１はＳｉに限らず、ＳｉＧｅであってもよい。また、支持基板１に添加する不純物は、Ｂ，Ｉｎに限らず、Ｐ，Ａｓ，Ｓｂ等を用いることができる。さらに、埋め込み絶縁膜２としては、シリコン酸化膜の代わりにシリコン窒化膜を用いることができる。また、不純物濃度の表記に関して、１０１５とは１×１０１５そのものではなく１０１５台を意味する。即ち、１×１０１５〜９×１０１５を意味している。従って、１０１５〜１０１８ｃｍ−３とは１×１０１５〜９×１０１８ｃｍ−３を意味している。以下に濃度表記する１０ｎ も同様である。
【００２８】
半導体層１０，１１には、複数のＭＩＳＦＥＴを電気的に分離するため、シリコン酸化膜からなる厚さ２ｎｍ〜２μｍの素子分離絶縁膜４が形成されている。そして、半導体層１１上に、シリコン酸化膜からなる厚さ１〜２００ｎｍのゲート絶縁膜５、Ｂ或いはＰやＡｓを１０１９ｃｍ−３以上添加した多結晶シリコン膜からなる厚さ１０〜３００ｎｍのゲート電極６が形成されている。ゲート電極６の長さは５ｎｍ〜１０μｍで、幅は１０ｎｍ〜１００μｍで形成される。
【００２９】
なお、ゲート絶縁膜５としては、シリコン酸化膜の代わりにシリコン窒化膜，シリコンオキシナイトライド膜，タンタル酸化膜，チタン酸化膜、或いはハフニウム酸化膜やハフニウムシリケート膜などを用いることができる。また、ゲート電極６としては、多結晶シリコンの代わりに多結晶ＳｉＧｅ膜、或いはニッケルシリサイド、ＴｉＮ，ＴａＮ，Ｗ，Ａｌなどを用いることができる。
【００３０】
ゲート電極６に対向する半導体層１０及び半導体層１１のチャネル領域の両側に隣接して、Ｐ，Ａｓ，或いはＳｂを１０１６〜１０２１ｃｍ−３添加したｎ型不純物からなるソース・ドレイン領域１２が構成されている。また、ゲート電極６の切り立った側面には、ゲート電極６とソース・ドレイン領域１２との電気的分離を良好にするため、シリコン酸化膜からなる厚さ５〜４００ｎｍのゲート側壁絶縁膜７が形成されている。また、ＭＩＳＦＥＴ上には、上部に配線を形成するためシリコン酸化膜からなる層間絶縁膜８が形成されている。
【００３１】
そして、ゲート電極６の形成領域及びソース・ドレイン領域１２とは離れた位置で、ｐ型半導体からなるボディコンタクト形成領域１４上に、層間絶縁膜８，ゲート絶縁膜５，更に半導体層１１を通じて半導体層１０に直接接するように、例えばＷからなるボディコンタクト電極９が形成されている。ここで、ボディコンタクト領域１４において、半導体層１０の不純物添加量を他の領域よりも増やしておいてもよい。
【００３２】
なお、ゲート電極６やソース・ドレイン領域１２、或いは支持基板１又はチャネルと対向する支持基板中に形成されたバックゲートへのコンタクトやＭＩＳＦＥＴ間の配線などの記載は省略する。また、ゲート側壁絶縁膜７及び層間絶縁膜８としては、シリコン酸化膜の代わりにシリコン窒化膜を用いることができる。さらに、ボディコンタクト電極９としては、Ｗの代わりにＡｌ，ＡｌＳｉＣｕ，Ｔｉ，ＴｉＮなどを用いることができる。
【００３３】
ボディコンタクト電極９の形成は、ＭＩＳＦＥＴ形成後、層間絶縁膜８を堆積した後、レジスト塗布とフォトリソグラフィーによりボディコンタクト形成領域１４内にコンタクトホール用のパターンを形成し、ＲＩＥ処理により、層間絶縁膜８、ゲート絶縁膜５さらに半導体層１１をエッチングして、半導体層１０の表面を露出させる。このとき、半導体層１０を１〜１００ｎｍ程度エッチングしてもよい。そして、例えばＷなどからなる電極材料を埋め込んでボディコンタクト電極９を形成する。
【００３４】
本実施形態の半導体構造の構成によると、以下のような効果が得られる。
【００３５】
ボディコンタクト電極９は、Ｓｉからなる半導体層１１を貫通してＳｉＧｅからなる半導体層１０に直接接するように設けられている。そのため、Ｓｉ／ＳｉＧｅヘテロ界面におけるバンド不連続に影響されず、ＳｉＧｅ層１０に蓄積された多数キャリアは直接ボディコンタクト電極９より抜き取ることが可能である。従って、インパクトイオン化現象やゲート絶縁膜のトンネルリーク電流などによって発生した多数キャリアは、半導体層１０に蓄積されても直接ボディコンタクト電極９から抜き取ることが可能である。このため、基板浮遊効果による不具合をより低減した回路を安定に供給することが可能である。
【００３６】
また、ボディ電位の制御性が改善されるため、例えばトランジスタ動作時にボディ電位も変化させるいわゆるダイナミックスレッショルド動作において良好なトランジスタ動作が実現できる。
【００３７】
しかも、ボディコンタクト電極９は半導体層１０と半導体層１１の両半導体層に接するので、半導体層１０と半導体層１１によるバンド不連続の影響を受けずに、多数キャリアの抜き取り効果が更に増し、基板浮遊効果抑制が更に向上、ボディ電位の制御能力が更に向上するという効果が得られる。また、プロセスの大幅な変更を要することなく、コンタクトホール形成のためのエッチングの制御で実現できるという利点もある。
【００３８】
半導体層１０が例えばＳｉＧｅからなる場合、熱抵抗が高いためセルフヒーティング効果が増し、電気特性が劣化しやすいという問題がある。これに対して本実施形態では、ボディコンタクト電極９がＳｉＧｅからなる半導体層１０に直接接するため、ボディコンタクト電極９がヒートシンクの役割を果たし、セルフティーティング効果抑制に寄与することができる。
【００３９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図であり、ＭＩＳＦＥＴのゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、ここではｎ型ＭＩＳＦＥＴにおける構成を説明し、第１の実施形態にて説明したＳＯＩ−ＭＩＳＦＥＴと同じ構成については省略する。
【００４０】
本実施形態では、先の第１の実施形態と同様の構成のＭＩＳＦＥＴにおいて、ゲート電極６，ソース・ドレイン領域（図示せず）、そしてボディコンタクト形成領域１４にコンタクト領域としてのシリサイド１３を形成する。ボディコンタクト形成領域１４におけるシリサイド１３の厚さは半導体層１１よりも厚く、例えば２〜６００ｎｍの厚さからなり、半導体層１０に接するように構成される。そして、シリサイド１３は、ボディコンタクト電極９に直接接続される。なお、図２では、ゲート電極６やソース・ドレイン領域、基板又はバックゲートへのコンタクトや、ＭＩＳＦＥＴ間の配線のために必要なコンタクト及び配線の記載は省略する。
【００４１】
シリサイド１３の形成は、ゲート電極６、ソース・ドレイン領域、及びボディコンタクト形成領域１４のシリコン表面に、例えばチタンを形成し、加熱処理してシリコンと反応させることによりチタンシリサイドを形成する。チタンの代わりには、コバルト或いはニッケルを用いることができ、シリコンと反応させてコバルトシリサイド或いはニッケルシリサイドを形成してもよい。
【００４２】
本実施形態によれば、ボディコンタクト形成領域１４のシリサイド１３は、ボディコンタクト電極９と直接接すると共に半導体層１０と直接接するため、インパクトイオン化現象や、ゲート絶縁膜におけるトンネルリーク電流により発生した多数キャリアをバンド不連続の影響を受けずに半導体層１０から直接抜き取ることが可能であり、基板浮遊効果による特性の不具合を解消することが可能である。さらに、ボディコンタクト形成領域１４のシリサイド１３は、半導体層１１にも接するため、多数キャリアの抜き取り効果がさらに向上し、ボディ電位の制御能力の向上の効果が得られる。
【００４３】
図３（ａ）（ｂ）は、第２の実施形態の応用例であり、（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向の断面図である。
【００４４】
この例では、ソース・ドレイン領域１２上に直接シリサイドを形成するのではなく、ソース・ドレイン領域１２のシリコン表面に、例えばＳｉ或いはＳｉＧｅを１〜５００ｎｍの厚さで選択エピタキシャル成長した後、シリサイド１３を形成する。これにより、図３（ａ）に示すように、半導体層１１内ではなく半導体層１１上にシリサイド１３を形成することができる。従ってソース・ドレインの低抵抗化、浅い接合形成による短チャネル効果抑制の効果が期待される。
【００４５】
また、ボディコンタクト形成領域１４におけるシリサイド形成は、選択エピタキシャル成長の際にマスキングすることでボディコンタクト形成領域１４上が厚膜化されないようにする。これにより、図３（ｂ）に示すように、半導体層１０にまでシリサイド１３が到達する構造を実現することが可能である。
【００４６】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す断面図であり、ゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、ここではｎ型ＭＩＳＦＥＴにおける構成を説明し、第１及び第２の実施形態にて説明したＭＩＳＦＥＴと同じ構成については省略する。
【００４７】
ボディコンタクト形成領域１４の半導体層１１に、コンタクト領域として、例えばＧｅを添加したＧｅ添加領域１５が形成されている。そして、ボディコンタクト電極９は、Ｇｅ添加領域１５の半導体層１０の表面に接するように形成される。図４では、ゲート電極６やソース・ドレイン領域、基板又はバックゲートへのコンタクトや、ＭＩＳＦＥＴ間の配線のために必要なコンタクトおよび配線などの記載は省略する。
【００４８】
Ｇｅ添加領域１５の形成は、イオン注入法や固層拡散法などによって行うことができる。Ｇｅ添加された半導体層１１の領域１５のＧｅ組成は、半導体層１０のＧｅ組成と同じ若しくは同程度になるのが望ましい。また、Ｇｅ添加領域１５の深さは半導体層１０と半導体層１１の界面に接するのが望ましいが、界面付近に存在するように形成すれば本発明の効果は得られる。
【００４９】
半導体層１１のＧｅ添加領域１５は、Ｇｅ添加によって半導体層１０とほぼ同じＧｅ組成にすることが可能である。これにより、バンド不連続を低減又は無くすことが可能となり、半導体層１０及び半導体層１１のヘテロ界面における多数キャリアの蓄積が低減され、基板浮遊効果の抑制が改善される。従って、第１の実施形態と同様の効果が得られる。即ち、半導体層１１のバンド構造を制御することにより、半導体層１０と半導体層１１との界面におけるバンド不連続を低減し、ボディ電位制御能力を向上させることが可能である。
【００５０】
（第４の実施形態）
図５は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す断面図であり、ゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、ここではｎ型ＭＩＳＦＥＴにおける構成を説明し、第１の実施形態から第３の実施形態にて説明したＭＩＳＦＥＴに関する構成については省略する。
【００５１】
ボディコンタクト形成領域１４の半導体層１１に、コンタクト領域として、例えばＢ又はＩｎを１０１７〜１０２１ｃｍ−３添加した不純物添加領域１６が形成されている。そして、ボディコンタクト電極９は、不純物添加領域１６の半導体層１０の表面に接するように形成される。図５では、ゲート電極６やソース・ドレイン領域、基板又はバックゲートへのコンタクトや、ＭＩＳＦＥＴ間の配線のために必要なコンタクト及び配線などの記載は省略する。
【００５２】
不純物添加領域１６の形成は、イオン注入法や固層拡散法などによって行うことができる。不純物添加領域１６は、半導体層１１にのみ形成されるのが望ましいが、半導体層１１と半導体層１０の界面より浅くても深くてもほぼ同様の効果が得られる。
【００５３】
半導体層１１の不純物添加された領域１６によって、ボディコンタクトに接する付近の半導体層１１及び半導体層１０のバンド構造は、半導体層１１のコンダクションバンドが増加するためバンド不連続の差が低減される。そのため、半導体層１０及び半導体層１１のヘテロ界面における多数キャリアの蓄積が低減され、基板浮遊効果の抑制が改善される。
【００５４】
（第５の実施形態）
図６は、本発明の第５の実施形態に係わる半導体装置の概略構成を示す断面図であり、ゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５５】
本実施形態は、第２の実施形態におけるシリサイド形成と、第３及び第４の実施形態におけるコンタクト領域の形成とを組み合わせたものである。
【００５６】
ＭＩＳＦＥＴのシリコン表面に例えば、Ｓｉ又はＳｉＧｅが選択エピタキシャル成長されており、これをチタン，コバルト，或いはニッケル等と反応させることによりシリサイド１３が形成されている。ボディコンタクト形成領域１４の半導体層１１内には、Ｇｅ或いはＢ，Ｉｎの不純物が添加された領域１７が形成され、この上のシリサイド１３上にボディコンタクト電極９が直接接して形成されている。
【００５７】
本実施形態では、ボディコンタクト形成領域１４のシリコン表面にシリサイド形成のためのＳｉ或いはＳｉＧｅがエピタキシャル成長されていても、第３或いは第４の実施形態の手法で、Ｇｅ或いはＢ，Ｉｎをイオン注入法又は固層拡散法にて半導体層１０と半導体層１１との界面にまで添加することにより、バンド不連続を低減することができる。即ち、不純物添加により半導体層１１のバンドを制御することにより、選択エピタキシャル成長などによる半導体層１０の深さの変化に対応可能である。
【００５８】
なお、ボディコンタクトのレイアウトは、前記図１（ｂ）に限らず、例えば図７（ａ）（ｂ）などのような構造でもよい。図７（ａ）（ｂ）は、半導体装置の平面概略図である。
【００５９】
図７（ａ）に示すボディコンタクト形成領域１４は、図１（ｂ）のそれに比べ面積が狭くなっている。そのため、素子領域の小面積化、ひいては半導体装置の高集積化、小型化に寄与する。
【００６０】
図７（ｂ）では、ボディコンタクト形成領域１４が、ゲート電極６のゲート幅方向外側の両側に設けられ、それぞれにおいてボディコンタクト電極を形成するため、本発明の効果である、多数キャリアの抜き取り効果がさらに向上する。さらに、図１（ｂ）や図７（ｂ）のようにボディコンタクト形成領域１４が広いと、ＭＩＳＦＥＴの電気特性改善の効果が得られる。
【００６１】
ここで、半導体層１０がＳｉＧｅからなると、ＳｉＧｅは熱抵抗が高いため、ＭＩＳＦＥＴにおいてセルフヒーティング効果が増加し、電気的特性が劣化するという不具合が生じる。しかし、本発明はボディコンタクト電極を半導体層１０に接するように構成するため、ボディコンタクト電極及びその配線がヒートシンクの役割を果たし、セルフヒーティング効果を低減することが可能である。そして、図７（ｂ）の構造にすると、図７（ａ）に比べボディ接触領域が倍増するためセルフヒーティング効果の抑制がさらに向上する。
【００６２】
図８は、ボディコンタクトの別の設置例である。隣り合うＭＩＳＦＥＴに対し、共通のボディコンタクト電極９を形成することで素子面積の縮小、ひいては半導体装置の高集積化・小型化を実現可能である。なお、隣り合うＭＩＳＦＥＴは例えばｎ型ＭＩＳＦＥＴ同士だけでなく、ｎ型とｐ型とのＭＩＳＦＥＴが隣り合う場合でも適用可能である。
【００６３】
ボディコンタクト電極９の形成には、共有するボディコンタクト形成領域１４にシリサイド１３及び不純物添加領域１７を形成することによって、両方のＭＩＳＦＥＴのボディ電位を同時に制御することが可能である。
【００６４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、実施形態の組み合わせなどによって、第１の半導体層１０へ直接コンタクトを形成する若しくは半導体層１０への不純物添加によって第１の半導体層１０及び第２の半導体層１１のバンド不連続を低減した構造になっていればよい。また、実施形態ではｎ型ＭＩＳＦＥＴのみを示したが、ｐ型ＭＩＳＦＥＴにおいても実現は容易で、不純物の型であるｎ型，ｐ型を逆にすれば実現は可能である。
【００６５】
また、支持基板１はシリコンやＳｉＧｅに限らず、例えばガラスやプラスチックなどからなっていてもよい。さらに、埋め込み絶縁膜２はシリコン酸化膜に限らず、例えばＨｆＯ２ などのいわゆるＨｉｇｈ−ｋ絶縁膜やＳＩＬＫなどのｌｏｗ−ｋ絶縁膜、更にはトランジスタ領域に対抗する埋め込み酸化膜領域が中空となったエアーギャップ層などでもよい。また、実施形態の構造に用いた材料は上述した材料に制限されることはない。
【００６６】
また、第１及び第２の半導体層の材料や組成等の条件は適宜変更可能である。例えば、第１の半導体層としてのＳｉＧｅ層のＧｅ組成や格子歪み等の条件、更には第２の半導体層としての歪みＳｉ層の格子歪み及び格子緩和等の条件は適宜変更可能である。また、材料はこれらに限られず、ＳｉＧｅの代わりに例えば炭素を添加したＳｉＧｅ：Ｃを用いることもできる。さらに、ＩｎＰ，ＧａＡｓなどと適宜組み合わせて用いることも可能である。何れにしても、第１及び第２の半導体層のヘテロ構造によるバンド不連続による不具合を解消する点で本発明は有効である。
【００６７】
また、本発明は必ずしもＳＯＩ−ＭＩＳＦＥＴに限らず、埋め込み絶縁膜を有しないバルク基板上においても適用可能である。このとき、基板電位の抑制能力向上、半導体層の高熱抵抗率によって発生する素子のセルフヒーティング効果を抑制することが可能となり、電気特性の良好な半導体装置を提供することが可能となる。
【００６８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６９】
【発明の効果】
以上詳述したように本発明によれば、ＳｉＧｅを主体とする第１の半導体層上にＳｉを主体とする第２の半導体層を積層したヘテロ構造の素子形成基板に対し、第１の半導体層に直接接する、又は拡散層を介して第１の半導体層に接するようにボディコンタクト電極を設けることにより、ヘテロ構造によるバンド不連続による不具合を解消することができ、多数キャリアをボディコンタクト電極に速やかに逃がすことができる。従って、基板浮遊効果を抑制した素子動作の安定した半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図と平面図。
【図２】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図３】第２の実施形態の応用例に係わる半導体装置の概略構成を示す断面図。
【図４】第３の実施形態に係わる半導体装置の概略構成を示す断面図。
【図５】第４の実施形態に係わる半導体装置の概略構成を示す断面図。
【図６】第５の実施形態に係わる半導体装置の概略構成を示す断面図。
【図７】ボディコンタクトのレイアウトを示す平面図。
【図８】ボディコンタクトの設置例を示す断面図。
【図９】従来の歪みＳＯＩ−ＭＩＳＦＥＴの概略構成を示す断面図。
【図１０】ヘテロ界面で生じるバンド不連続を示すバンド構造の概略図。
【符号の説明】
１…支持基板
２…埋め込み絶縁膜
３…ＳＯＩ層
４…素子分離領域
５…ゲート絶縁膜
６…ゲート電極
７…ゲート側壁絶縁膜
８…層間絶縁膜
９…ボディコンタクト電極
１０…第１の半導体層
１１…第２の半導体層
１２…ソース・ドレイン領域
１３…シリサイド
１４…ボディコンタクト形成領域
１５…Ｇｅ添加領域
１６…不純物添加領域
１７…不純物添加領域
１８…基板電極
【発明の属する技術分野】
本発明は、ヘテロ構造を有する基板上に形成されたＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成される半導体装置に係わり、特にボディコンタクトの改良をはかった半導体装置に関する。
【０００２】
【従来の技術】
ＳＯＩ−ＭＩＳＦＥＴ、即ち絶縁層上の半導体層上に形成されたＭＩＳＦＥＴは、バルクの半導体基板上に形成されたＭＩＳＦＥＴに比べ、例えばソース・ドレイン領域と基板との接合容量を低減できることから、低消費電力，高速デバイスの作製に有利である。また、格子が緩和したＳｉＧｅ層上の歪みＳｉ層は、引っ張り歪みの影響でバンド構造が変化し、通常のＳｉに比してキャリアの移動度が増加する。このため、歪みＳｉをＳＯＩ構造と組み合わせることで、超高速・低消費デバイスが実現されることが期待されている（例えば、非特許文献１参照）。
【０００３】
図９（ａ）（ｂ）は、ＳＯＩ層がヘテロ構造となった歪みＳＯＩ−ＭＩＳＦＥＴの概略構成を説明するためのもので、（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向の断面図である。
【０００４】
図中の１は支持基板、２は埋め込み絶縁膜、４は素子分離領域、５はゲート絶縁膜、６はゲート電極、７はゲート側壁絶縁膜、８は層間絶縁膜、９はボディコンタクト電極、１２はソース・ドレイン領域、１３はシリサイドを示している。ＳＯＩ層は、格子緩和したＳｉＧｅ層からなる半導体層１０と、ＳｉＧｅ層１０の格子の影響により応力を受けたシリコン層からなる歪みＳｉと呼ばれる半導体層１１からなる。歪みＳｉ層１１におけるキャリアの移動度はＳｉＧｅのＧｅ組成の増加により向上され、高電流駆動力が実現できる。また、ボディコンタクト電極９の形成により、ボディ部の電位を固定、制御することが可能となり、基板浮遊効果の抑制や、トランジスタ動作時にボディも変化させるダイナミックスレッショルド（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ）動作も可能となる。
【０００５】
しかしながら、この種の半導体装置にあっては次のような問題があった。即ち、Ｓｉ層１１及びＳｉＧｅ層１０のヘテロ構造では、図１０（ａ）（ｂ）に示すようなバンド不連続が発生する。図１０（ａ）は、例えば格子緩和したＳｉＧｅ層１０と、ＳｉＧｅ層の影響で格子歪みが発生した歪みＳｉ層１１との界面を示す。歪みＳｉのバレンスバンド端及びコンダクションバンド端は、緩和ＳｉＧｅ層よりも低くなった、バンド不連続構造となる。一方、図１０（ｂ）は、例えば格子緩和したＳｉ層１１と、Ｓｉ層１１や支持基板などの影響により格子歪みが発生したような歪みＳｉＧｅ層１０との界面を示す。緩和Ｓｉ層１１のバレンスバンド端は歪みＳｉＧｅ層１０のバレンスバンド端より低いが、緩和Ｓｉ層１１のコンダクションバンド端は歪みＳｉＧｅ層１０のそれより高い。
【０００６】
これらバンド不連続が、基板浮遊効果抑制に影響する。図９（ｂ）において、例えばｎ型チャネルの歪みＳＯＩ−ＭＩＳＦＥＴとした時、インパクトイオン化やゲート絶縁膜のリーク電流などにより多数キャリアである正孔がボディに蓄積される。ボディ電位を制御するためボディコンタクトを形成するが、電極材料を埋め込んだボディコンタクト電極９は歪みＳｉ層１１に接している。そのため、バレンスバンド端の深さプロファイルの模式図に示すように、正孔である多数キャリアは歪みＳｉと緩和ＳｉＧｅのバンド不連続のためボディ電極まで抜けにくくなってしまう。そのため、基板浮遊効果を十分抑制することが困難であり、素子動作の不安定しいては回路設計が非常に困難になると言う不具合が生じる。
【０００７】
このバンド不連続は正孔に限られたことではなく、電子についても同様で、ｐ型ＭＩＳＦＥＴにおいても課題となる。また、このバンド不連続による不具合は、ＳＯＩ構造に限られたことではない。バルクの半導体基板上のヘテロ構造を有する基板上に形成したＭＩＳＦＥＴにおいても、基板電位の制御が劣化することになる。
【０００８】
【非特許文献１】
Ｔ．Ｍｉｚｕｎｏ， Ｓ．Ｔａｋａｇｉ， Ｎ．Ｓｕｇｉｙａｍａ， Ｊ．Ｋｏｇａ， Ｔ．Ｔｅｚｕｋａ， Ｋ．Ｕｓｕｄａ， Ｔ．Ｈａｔａｋｅｙａｍａ， Ａ．Ｋｕｒｏｂｅ， ａｎｄ Ａ．Ｔｏｒｉｕｍｉ， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔｓ ｐ．９３４ （１９９９）， Ｔ．Ｔｅｚｕｋａ， Ｎ．Ｓｕｇｉｙａｍａ， Ｔ．Ｍｉｚｕｎｏ ａｎｄ Ｓ．Ｔａｋａｇｉ， Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ｐ．９６ （２００２）
【０００９】
【発明が解決しようとする課題】
このように従来、素子形成基板がＳｉＧｅとＳｉなどのヘテロ構造を有していると、上層のＳｉ層にボディコンタクト電極を接続しても、ヘテロ構造によるバンド不連続により、多数キャリアを速やかに逃がすことができず、このために基板浮遊効果を十分に抑制することは困難であった。
【００１０】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ヘテロ構造によるバンド不連続による不具合を解消することができ、多数キャリアをボディコンタクト電極に速やかに逃がすことができ、基板浮遊効果が抑制されて素子動作が安定し、またボディ，基板電位の制御を改善した半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１２】
即ち本発明は、ヘテロ構造を有する基板上にＭＩＳＦＥＴを作製した半導体装置において、ＳｉＧｅを主体とする第１の半導体層と、第１の半導体層上に形成されたＳｉを主体とする第２の半導体層と、第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、第２の半導体層中の前記ゲート電極に対応した位置に形成されたソース・ドレイン領域と、第１の半導体層に直接接触するように形成されたボディコンタクト電極と、を具備してなることを特徴とする。
【００１３】
また本発明は、ヘテロ構造を有する基板上にＭＩＳＦＥＴを作製した半導体装置において、ＳｉＧｅを主体とする第１の半導体層と、第１の半導体層上に形成されたＳｉを主体とする第２の半導体層と、第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、第２の半導体層中の前記ゲート電極に対応した位置に形成されたソース・ドレイン領域と、第２の半導体層内のトランジスタ形成領域以外に、第１の半導体層に直接接するように形成されたコンタクト領域と、前記コンタクト領域に接触するように形成されたボディコンタクト電極と、を具備してなることを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１５】
（１） 第１の半導体層は、絶縁膜上に形成されていること。
【００１６】
（２） 第１の半導体層は格子歪みが緩和された歪み緩和ＳｉＧｅであり、第２の半導体層は伸張歪みを有する歪みＳｉであること。
【００１７】
（３） 第１の半導体層は格子歪みが緩和された歪み緩和ＳｉＧｅＣであり、第２の半導体層は伸張歪みを有する歪みＳｉであること。
【００１８】
（４） ボディコンタクト電極は、第２の半導体層を貫通して第１の半導体層に接続されていること。
【００１９】
（５） 第２の半導体層は、ボディコンタクト電極を形成すべき部分を除いて第１半導体層上に選択的に形成され、第２の半導体層が形成されていない部分で第１の半導体層にボディコンタクト電極が接続されていること。
【００２０】
（６） コンタクト領域は、第２の半導体層の下面から上面に達するまで形成されたシリサイド層であること。
【００２１】
（７） コンタクト領域は、第２の半導体層の下面から上面に達するまで形成された拡散層であること。
【００２２】
（８） コンタクト領域は、第２の半導体層の下面から上面に達するまで形成された拡散層と、この拡散層上に形成されたシリサイド層であること。
【００２３】
（作用）
本発明によれば、ボディコンタクト電極が第２の半導体層のみではなく、第１の半導体層に直接接続、又は拡散層やシリサイドを介して接続されているため、ヘテロ基板に蓄積されたキャリアをボディコンタクト電極を通して速やかに排出することができる。従って、基板浮遊効果を十分に抑制することができ、ＳＯＩ構造を生かした高性能の半導体デバイスを実現することが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２５】
（第１の実施形態）
図１（ａ）（ｂ）は本発明の第１の実施形態に係わる半導体装置の概略構成を説明するためのもので、（ａ）は断面図、（ｂ）は平面図である。（ａ）は（ｂ）におけるＡ−Ａ’のゲート幅方向における断面構造を示している。ここでは、ｎ型ＭＩＳＦＥＴにおける構成を説明する。
【００２６】
ＢやＩｎなどの不純物を１０１５〜１０２０ｃｍ−３添加したＳｉからなる支持基板１上に、例えばシリコン酸化膜からなる埋め込み絶縁膜２が厚さ１〜１０００ｎｍで形成されている。埋め込み絶縁膜２上には、Ｂ或いはＩｎを１０１５〜１０１８ｃｍ−３添加した厚さ１ｎｍ〜１μｍでＧｅ組成が０．５〜１００％のｐ型ＳｉＧｅからなる第１の半導体層１０が形成されている。この半導体層１０上には、Ｂ或いはＩｎを１０１５〜１０１８ｃｍ−３添加した厚さ１〜５００ｎｍのｐ型Ｓｉからなる第２の半導体層１１が形成されている。半導体層１１のＳｉは、半導体層１０のＳｉＧｅの格子の影響により応力を受けた歪みＳｉ層となっている。
【００２７】
なお、支持基板１はＳｉに限らず、ＳｉＧｅであってもよい。また、支持基板１に添加する不純物は、Ｂ，Ｉｎに限らず、Ｐ，Ａｓ，Ｓｂ等を用いることができる。さらに、埋め込み絶縁膜２としては、シリコン酸化膜の代わりにシリコン窒化膜を用いることができる。また、不純物濃度の表記に関して、１０１５とは１×１０１５そのものではなく１０１５台を意味する。即ち、１×１０１５〜９×１０１５を意味している。従って、１０１５〜１０１８ｃｍ−３とは１×１０１５〜９×１０１８ｃｍ−３を意味している。以下に濃度表記する１０ｎ も同様である。
【００２８】
半導体層１０，１１には、複数のＭＩＳＦＥＴを電気的に分離するため、シリコン酸化膜からなる厚さ２ｎｍ〜２μｍの素子分離絶縁膜４が形成されている。そして、半導体層１１上に、シリコン酸化膜からなる厚さ１〜２００ｎｍのゲート絶縁膜５、Ｂ或いはＰやＡｓを１０１９ｃｍ−３以上添加した多結晶シリコン膜からなる厚さ１０〜３００ｎｍのゲート電極６が形成されている。ゲート電極６の長さは５ｎｍ〜１０μｍで、幅は１０ｎｍ〜１００μｍで形成される。
【００２９】
なお、ゲート絶縁膜５としては、シリコン酸化膜の代わりにシリコン窒化膜，シリコンオキシナイトライド膜，タンタル酸化膜，チタン酸化膜、或いはハフニウム酸化膜やハフニウムシリケート膜などを用いることができる。また、ゲート電極６としては、多結晶シリコンの代わりに多結晶ＳｉＧｅ膜、或いはニッケルシリサイド、ＴｉＮ，ＴａＮ，Ｗ，Ａｌなどを用いることができる。
【００３０】
ゲート電極６に対向する半導体層１０及び半導体層１１のチャネル領域の両側に隣接して、Ｐ，Ａｓ，或いはＳｂを１０１６〜１０２１ｃｍ−３添加したｎ型不純物からなるソース・ドレイン領域１２が構成されている。また、ゲート電極６の切り立った側面には、ゲート電極６とソース・ドレイン領域１２との電気的分離を良好にするため、シリコン酸化膜からなる厚さ５〜４００ｎｍのゲート側壁絶縁膜７が形成されている。また、ＭＩＳＦＥＴ上には、上部に配線を形成するためシリコン酸化膜からなる層間絶縁膜８が形成されている。
【００３１】
そして、ゲート電極６の形成領域及びソース・ドレイン領域１２とは離れた位置で、ｐ型半導体からなるボディコンタクト形成領域１４上に、層間絶縁膜８，ゲート絶縁膜５，更に半導体層１１を通じて半導体層１０に直接接するように、例えばＷからなるボディコンタクト電極９が形成されている。ここで、ボディコンタクト領域１４において、半導体層１０の不純物添加量を他の領域よりも増やしておいてもよい。
【００３２】
なお、ゲート電極６やソース・ドレイン領域１２、或いは支持基板１又はチャネルと対向する支持基板中に形成されたバックゲートへのコンタクトやＭＩＳＦＥＴ間の配線などの記載は省略する。また、ゲート側壁絶縁膜７及び層間絶縁膜８としては、シリコン酸化膜の代わりにシリコン窒化膜を用いることができる。さらに、ボディコンタクト電極９としては、Ｗの代わりにＡｌ，ＡｌＳｉＣｕ，Ｔｉ，ＴｉＮなどを用いることができる。
【００３３】
ボディコンタクト電極９の形成は、ＭＩＳＦＥＴ形成後、層間絶縁膜８を堆積した後、レジスト塗布とフォトリソグラフィーによりボディコンタクト形成領域１４内にコンタクトホール用のパターンを形成し、ＲＩＥ処理により、層間絶縁膜８、ゲート絶縁膜５さらに半導体層１１をエッチングして、半導体層１０の表面を露出させる。このとき、半導体層１０を１〜１００ｎｍ程度エッチングしてもよい。そして、例えばＷなどからなる電極材料を埋め込んでボディコンタクト電極９を形成する。
【００３４】
本実施形態の半導体構造の構成によると、以下のような効果が得られる。
【００３５】
ボディコンタクト電極９は、Ｓｉからなる半導体層１１を貫通してＳｉＧｅからなる半導体層１０に直接接するように設けられている。そのため、Ｓｉ／ＳｉＧｅヘテロ界面におけるバンド不連続に影響されず、ＳｉＧｅ層１０に蓄積された多数キャリアは直接ボディコンタクト電極９より抜き取ることが可能である。従って、インパクトイオン化現象やゲート絶縁膜のトンネルリーク電流などによって発生した多数キャリアは、半導体層１０に蓄積されても直接ボディコンタクト電極９から抜き取ることが可能である。このため、基板浮遊効果による不具合をより低減した回路を安定に供給することが可能である。
【００３６】
また、ボディ電位の制御性が改善されるため、例えばトランジスタ動作時にボディ電位も変化させるいわゆるダイナミックスレッショルド動作において良好なトランジスタ動作が実現できる。
【００３７】
しかも、ボディコンタクト電極９は半導体層１０と半導体層１１の両半導体層に接するので、半導体層１０と半導体層１１によるバンド不連続の影響を受けずに、多数キャリアの抜き取り効果が更に増し、基板浮遊効果抑制が更に向上、ボディ電位の制御能力が更に向上するという効果が得られる。また、プロセスの大幅な変更を要することなく、コンタクトホール形成のためのエッチングの制御で実現できるという利点もある。
【００３８】
半導体層１０が例えばＳｉＧｅからなる場合、熱抵抗が高いためセルフヒーティング効果が増し、電気特性が劣化しやすいという問題がある。これに対して本実施形態では、ボディコンタクト電極９がＳｉＧｅからなる半導体層１０に直接接するため、ボディコンタクト電極９がヒートシンクの役割を果たし、セルフティーティング効果抑制に寄与することができる。
【００３９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図であり、ＭＩＳＦＥＴのゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、ここではｎ型ＭＩＳＦＥＴにおける構成を説明し、第１の実施形態にて説明したＳＯＩ−ＭＩＳＦＥＴと同じ構成については省略する。
【００４０】
本実施形態では、先の第１の実施形態と同様の構成のＭＩＳＦＥＴにおいて、ゲート電極６，ソース・ドレイン領域（図示せず）、そしてボディコンタクト形成領域１４にコンタクト領域としてのシリサイド１３を形成する。ボディコンタクト形成領域１４におけるシリサイド１３の厚さは半導体層１１よりも厚く、例えば２〜６００ｎｍの厚さからなり、半導体層１０に接するように構成される。そして、シリサイド１３は、ボディコンタクト電極９に直接接続される。なお、図２では、ゲート電極６やソース・ドレイン領域、基板又はバックゲートへのコンタクトや、ＭＩＳＦＥＴ間の配線のために必要なコンタクト及び配線の記載は省略する。
【００４１】
シリサイド１３の形成は、ゲート電極６、ソース・ドレイン領域、及びボディコンタクト形成領域１４のシリコン表面に、例えばチタンを形成し、加熱処理してシリコンと反応させることによりチタンシリサイドを形成する。チタンの代わりには、コバルト或いはニッケルを用いることができ、シリコンと反応させてコバルトシリサイド或いはニッケルシリサイドを形成してもよい。
【００４２】
本実施形態によれば、ボディコンタクト形成領域１４のシリサイド１３は、ボディコンタクト電極９と直接接すると共に半導体層１０と直接接するため、インパクトイオン化現象や、ゲート絶縁膜におけるトンネルリーク電流により発生した多数キャリアをバンド不連続の影響を受けずに半導体層１０から直接抜き取ることが可能であり、基板浮遊効果による特性の不具合を解消することが可能である。さらに、ボディコンタクト形成領域１４のシリサイド１３は、半導体層１１にも接するため、多数キャリアの抜き取り効果がさらに向上し、ボディ電位の制御能力の向上の効果が得られる。
【００４３】
図３（ａ）（ｂ）は、第２の実施形態の応用例であり、（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向の断面図である。
【００４４】
この例では、ソース・ドレイン領域１２上に直接シリサイドを形成するのではなく、ソース・ドレイン領域１２のシリコン表面に、例えばＳｉ或いはＳｉＧｅを１〜５００ｎｍの厚さで選択エピタキシャル成長した後、シリサイド１３を形成する。これにより、図３（ａ）に示すように、半導体層１１内ではなく半導体層１１上にシリサイド１３を形成することができる。従ってソース・ドレインの低抵抗化、浅い接合形成による短チャネル効果抑制の効果が期待される。
【００４５】
また、ボディコンタクト形成領域１４におけるシリサイド形成は、選択エピタキシャル成長の際にマスキングすることでボディコンタクト形成領域１４上が厚膜化されないようにする。これにより、図３（ｂ）に示すように、半導体層１０にまでシリサイド１３が到達する構造を実現することが可能である。
【００４６】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す断面図であり、ゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、ここではｎ型ＭＩＳＦＥＴにおける構成を説明し、第１及び第２の実施形態にて説明したＭＩＳＦＥＴと同じ構成については省略する。
【００４７】
ボディコンタクト形成領域１４の半導体層１１に、コンタクト領域として、例えばＧｅを添加したＧｅ添加領域１５が形成されている。そして、ボディコンタクト電極９は、Ｇｅ添加領域１５の半導体層１０の表面に接するように形成される。図４では、ゲート電極６やソース・ドレイン領域、基板又はバックゲートへのコンタクトや、ＭＩＳＦＥＴ間の配線のために必要なコンタクトおよび配線などの記載は省略する。
【００４８】
Ｇｅ添加領域１５の形成は、イオン注入法や固層拡散法などによって行うことができる。Ｇｅ添加された半導体層１１の領域１５のＧｅ組成は、半導体層１０のＧｅ組成と同じ若しくは同程度になるのが望ましい。また、Ｇｅ添加領域１５の深さは半導体層１０と半導体層１１の界面に接するのが望ましいが、界面付近に存在するように形成すれば本発明の効果は得られる。
【００４９】
半導体層１１のＧｅ添加領域１５は、Ｇｅ添加によって半導体層１０とほぼ同じＧｅ組成にすることが可能である。これにより、バンド不連続を低減又は無くすことが可能となり、半導体層１０及び半導体層１１のヘテロ界面における多数キャリアの蓄積が低減され、基板浮遊効果の抑制が改善される。従って、第１の実施形態と同様の効果が得られる。即ち、半導体層１１のバンド構造を制御することにより、半導体層１０と半導体層１１との界面におけるバンド不連続を低減し、ボディ電位制御能力を向上させることが可能である。
【００５０】
（第４の実施形態）
図５は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す断面図であり、ゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、ここではｎ型ＭＩＳＦＥＴにおける構成を説明し、第１の実施形態から第３の実施形態にて説明したＭＩＳＦＥＴに関する構成については省略する。
【００５１】
ボディコンタクト形成領域１４の半導体層１１に、コンタクト領域として、例えばＢ又はＩｎを１０１７〜１０２１ｃｍ−３添加した不純物添加領域１６が形成されている。そして、ボディコンタクト電極９は、不純物添加領域１６の半導体層１０の表面に接するように形成される。図５では、ゲート電極６やソース・ドレイン領域、基板又はバックゲートへのコンタクトや、ＭＩＳＦＥＴ間の配線のために必要なコンタクト及び配線などの記載は省略する。
【００５２】
不純物添加領域１６の形成は、イオン注入法や固層拡散法などによって行うことができる。不純物添加領域１６は、半導体層１１にのみ形成されるのが望ましいが、半導体層１１と半導体層１０の界面より浅くても深くてもほぼ同様の効果が得られる。
【００５３】
半導体層１１の不純物添加された領域１６によって、ボディコンタクトに接する付近の半導体層１１及び半導体層１０のバンド構造は、半導体層１１のコンダクションバンドが増加するためバンド不連続の差が低減される。そのため、半導体層１０及び半導体層１１のヘテロ界面における多数キャリアの蓄積が低減され、基板浮遊効果の抑制が改善される。
【００５４】
（第５の実施形態）
図６は、本発明の第５の実施形態に係わる半導体装置の概略構成を示す断面図であり、ゲート幅方向の断面構造を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５５】
本実施形態は、第２の実施形態におけるシリサイド形成と、第３及び第４の実施形態におけるコンタクト領域の形成とを組み合わせたものである。
【００５６】
ＭＩＳＦＥＴのシリコン表面に例えば、Ｓｉ又はＳｉＧｅが選択エピタキシャル成長されており、これをチタン，コバルト，或いはニッケル等と反応させることによりシリサイド１３が形成されている。ボディコンタクト形成領域１４の半導体層１１内には、Ｇｅ或いはＢ，Ｉｎの不純物が添加された領域１７が形成され、この上のシリサイド１３上にボディコンタクト電極９が直接接して形成されている。
【００５７】
本実施形態では、ボディコンタクト形成領域１４のシリコン表面にシリサイド形成のためのＳｉ或いはＳｉＧｅがエピタキシャル成長されていても、第３或いは第４の実施形態の手法で、Ｇｅ或いはＢ，Ｉｎをイオン注入法又は固層拡散法にて半導体層１０と半導体層１１との界面にまで添加することにより、バンド不連続を低減することができる。即ち、不純物添加により半導体層１１のバンドを制御することにより、選択エピタキシャル成長などによる半導体層１０の深さの変化に対応可能である。
【００５８】
なお、ボディコンタクトのレイアウトは、前記図１（ｂ）に限らず、例えば図７（ａ）（ｂ）などのような構造でもよい。図７（ａ）（ｂ）は、半導体装置の平面概略図である。
【００５９】
図７（ａ）に示すボディコンタクト形成領域１４は、図１（ｂ）のそれに比べ面積が狭くなっている。そのため、素子領域の小面積化、ひいては半導体装置の高集積化、小型化に寄与する。
【００６０】
図７（ｂ）では、ボディコンタクト形成領域１４が、ゲート電極６のゲート幅方向外側の両側に設けられ、それぞれにおいてボディコンタクト電極を形成するため、本発明の効果である、多数キャリアの抜き取り効果がさらに向上する。さらに、図１（ｂ）や図７（ｂ）のようにボディコンタクト形成領域１４が広いと、ＭＩＳＦＥＴの電気特性改善の効果が得られる。
【００６１】
ここで、半導体層１０がＳｉＧｅからなると、ＳｉＧｅは熱抵抗が高いため、ＭＩＳＦＥＴにおいてセルフヒーティング効果が増加し、電気的特性が劣化するという不具合が生じる。しかし、本発明はボディコンタクト電極を半導体層１０に接するように構成するため、ボディコンタクト電極及びその配線がヒートシンクの役割を果たし、セルフヒーティング効果を低減することが可能である。そして、図７（ｂ）の構造にすると、図７（ａ）に比べボディ接触領域が倍増するためセルフヒーティング効果の抑制がさらに向上する。
【００６２】
図８は、ボディコンタクトの別の設置例である。隣り合うＭＩＳＦＥＴに対し、共通のボディコンタクト電極９を形成することで素子面積の縮小、ひいては半導体装置の高集積化・小型化を実現可能である。なお、隣り合うＭＩＳＦＥＴは例えばｎ型ＭＩＳＦＥＴ同士だけでなく、ｎ型とｐ型とのＭＩＳＦＥＴが隣り合う場合でも適用可能である。
【００６３】
ボディコンタクト電極９の形成には、共有するボディコンタクト形成領域１４にシリサイド１３及び不純物添加領域１７を形成することによって、両方のＭＩＳＦＥＴのボディ電位を同時に制御することが可能である。
【００６４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、実施形態の組み合わせなどによって、第１の半導体層１０へ直接コンタクトを形成する若しくは半導体層１０への不純物添加によって第１の半導体層１０及び第２の半導体層１１のバンド不連続を低減した構造になっていればよい。また、実施形態ではｎ型ＭＩＳＦＥＴのみを示したが、ｐ型ＭＩＳＦＥＴにおいても実現は容易で、不純物の型であるｎ型，ｐ型を逆にすれば実現は可能である。
【００６５】
また、支持基板１はシリコンやＳｉＧｅに限らず、例えばガラスやプラスチックなどからなっていてもよい。さらに、埋め込み絶縁膜２はシリコン酸化膜に限らず、例えばＨｆＯ２ などのいわゆるＨｉｇｈ−ｋ絶縁膜やＳＩＬＫなどのｌｏｗ−ｋ絶縁膜、更にはトランジスタ領域に対抗する埋め込み酸化膜領域が中空となったエアーギャップ層などでもよい。また、実施形態の構造に用いた材料は上述した材料に制限されることはない。
【００６６】
また、第１及び第２の半導体層の材料や組成等の条件は適宜変更可能である。例えば、第１の半導体層としてのＳｉＧｅ層のＧｅ組成や格子歪み等の条件、更には第２の半導体層としての歪みＳｉ層の格子歪み及び格子緩和等の条件は適宜変更可能である。また、材料はこれらに限られず、ＳｉＧｅの代わりに例えば炭素を添加したＳｉＧｅ：Ｃを用いることもできる。さらに、ＩｎＰ，ＧａＡｓなどと適宜組み合わせて用いることも可能である。何れにしても、第１及び第２の半導体層のヘテロ構造によるバンド不連続による不具合を解消する点で本発明は有効である。
【００６７】
また、本発明は必ずしもＳＯＩ−ＭＩＳＦＥＴに限らず、埋め込み絶縁膜を有しないバルク基板上においても適用可能である。このとき、基板電位の抑制能力向上、半導体層の高熱抵抗率によって発生する素子のセルフヒーティング効果を抑制することが可能となり、電気特性の良好な半導体装置を提供することが可能となる。
【００６８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６９】
【発明の効果】
以上詳述したように本発明によれば、ＳｉＧｅを主体とする第１の半導体層上にＳｉを主体とする第２の半導体層を積層したヘテロ構造の素子形成基板に対し、第１の半導体層に直接接する、又は拡散層を介して第１の半導体層に接するようにボディコンタクト電極を設けることにより、ヘテロ構造によるバンド不連続による不具合を解消することができ、多数キャリアをボディコンタクト電極に速やかに逃がすことができる。従って、基板浮遊効果を抑制した素子動作の安定した半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図と平面図。
【図２】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図３】第２の実施形態の応用例に係わる半導体装置の概略構成を示す断面図。
【図４】第３の実施形態に係わる半導体装置の概略構成を示す断面図。
【図５】第４の実施形態に係わる半導体装置の概略構成を示す断面図。
【図６】第５の実施形態に係わる半導体装置の概略構成を示す断面図。
【図７】ボディコンタクトのレイアウトを示す平面図。
【図８】ボディコンタクトの設置例を示す断面図。
【図９】従来の歪みＳＯＩ−ＭＩＳＦＥＴの概略構成を示す断面図。
【図１０】ヘテロ界面で生じるバンド不連続を示すバンド構造の概略図。
【符号の説明】
１…支持基板
２…埋め込み絶縁膜
３…ＳＯＩ層
４…素子分離領域
５…ゲート絶縁膜
６…ゲート電極
７…ゲート側壁絶縁膜
８…層間絶縁膜
９…ボディコンタクト電極
１０…第１の半導体層
１１…第２の半導体層
１２…ソース・ドレイン領域
１３…シリサイド
１４…ボディコンタクト形成領域
１５…Ｇｅ添加領域
１６…不純物添加領域
１７…不純物添加領域
１８…基板電極
Claims (9)
- ＳｉＧｅを主体とする第１の半導体層と、
第１の半導体層上に形成されたＳｉを主体とする第２の半導体層と、
第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
第２の半導体層中の前記ゲート電極に対応した位置に形成されたソース・ドレイン領域と、
第１の半導体層に直接接触するように形成されたボディコンタクト電極と、
を具備してなることを特徴とする半導体装置。 - ＳｉＧｅを主体とする第１の半導体層と、
第１の半導体層上に形成されたＳｉを主体とする第２の半導体層と、
第２の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
第２の半導体層中の前記ゲート電極に対応した位置に形成されたソース・ドレイン領域と、
第２の半導体層内のトランジスタ形成領域以外に、第１の半導体層に直接接するように形成されたコンタクト領域と、
前記コンタクト領域に接触するように形成されたボディコンタクト電極と、
を具備してなることを特徴とする半導体装置。 - 第１の半導体層は、絶縁膜上に形成されていることを特徴とする請求項１又は２記載の半導体装置。
- 第１の半導体層は格子歪みが緩和された歪み緩和ＳｉＧｅであり、第２の半導体層は伸張歪みを有する歪みＳｉであることを特徴とする請求項１〜３の何れかに記載の半導体装置。
- 前記ボディコンタクト電極は、第２の半導体層を貫通して第１の半導体層に接続されていることを特徴とする請求項１記載の半導体装置。
- 第２の半導体層は、前記ボディコンタクト電極を形成すべき部分を除いて第１半導体層上に選択的に形成され、第２の半導体層が形成されてない部分で第１の半導体層にボディコンタクト電極が接続されていることを特徴とする請求項１記載の半導体装置。
- 前記コンタクト領域は、第２の半導体層の下面から上面に達するまで形成されたシリサイド層であることを特徴とする請求項２記載の半導体装置。
- 前記コンタクト領域は、第２の半導体層の下面から上面に達するまで形成された拡散層であることを特徴とする請求項２記載の半導体装置。
- 前記コンタクト領域は、第２の半導体層の下面から上面に達するまで形成された拡散層と、この拡散層上に形成されたシリサイド層であることを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003195885A JP2005032962A (ja) | 2003-07-11 | 2003-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003195885A JP2005032962A (ja) | 2003-07-11 | 2003-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005032962A true JP2005032962A (ja) | 2005-02-03 |
Family
ID=34206585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003195885A Abandoned JP2005032962A (ja) | 2003-07-11 | 2003-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005032962A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008186868A (ja) * | 2007-01-26 | 2008-08-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009272504A (ja) * | 2008-05-09 | 2009-11-19 | Univ Nagoya | 多層膜構造体およびその形成方法 |
| JP2014049768A (ja) * | 2012-09-03 | 2014-03-17 | Imec | 半導体デバイスおよびその製造方法 |
-
2003
- 2003-07-11 JP JP2003195885A patent/JP2005032962A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008186868A (ja) * | 2007-01-26 | 2008-08-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7956408B2 (en) | 2007-01-26 | 2011-06-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2009272504A (ja) * | 2008-05-09 | 2009-11-19 | Univ Nagoya | 多層膜構造体およびその形成方法 |
| JP2014049768A (ja) * | 2012-09-03 | 2014-03-17 | Imec | 半導体デバイスおよびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4664631B2 (ja) | 半導体装置及びその製造方法 | |
| US6218248B1 (en) | Semiconductor device and method for fabricating the same | |
| JP5695730B2 (ja) | 薄いｂｏｘ金属バックゲート型極薄ｓｏｉデバイス | |
| JP5925740B2 (ja) | トンネル電界効果トランジスタ | |
| JP2013045901A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP6175411B2 (ja) | 半導体装置 | |
| JP5715551B2 (ja) | 半導体装置およびその製造方法 | |
| TW201240092A (en) | Field effect transistor | |
| KR20030004144A (ko) | 반도체장치 및 그 제조방법 | |
| JP2014038898A (ja) | 半導体装置 | |
| JP2008028263A (ja) | 半導体装置 | |
| JP2006332243A (ja) | 半導体装置及びその製造方法 | |
| JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
| WO2013120344A1 (zh) | 隧穿场效应晶体管及其制备方法 | |
| JP5098293B2 (ja) | ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法 | |
| JP2008021874A (ja) | 半導体素子 | |
| JP3619772B2 (ja) | 半導体装置 | |
| JP4704416B2 (ja) | Ｓｏｉ基板を用いた半導体装置及びその製造方法 | |
| JP2005032962A (ja) | 半導体装置 | |
| KR20070095062A (ko) | 핀 전계 효과 트랜지스터 및 그 제조방법 | |
| US9077588B2 (en) | Double insulating silicon on diamond device | |
| JP2005123604A (ja) | 半導体装置及びその製造方法 | |
| JP2007287913A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP4700268B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| CN114899235B (zh) | 一种高集成度纳米墙集成电路结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20051014 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051226 |
|
| A02 | Decision of refusal |
Effective date: 20060228 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| A521 | Written amendment |
Effective date: 20060428 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060606 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060721 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20080228 |