JP3210853B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3210853B2 JP3210853B2 JP01217396A JP1217396A JP3210853B2 JP 3210853 B2 JP3210853 B2 JP 3210853B2 JP 01217396 A JP01217396 A JP 01217396A JP 1217396 A JP1217396 A JP 1217396A JP 3210853 B2 JP3210853 B2 JP 3210853B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- field plate
- gate electrode
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 14
- 230000005684 electric field Effects 0.000 description 11
- 238000002955 isolation Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＳＯＩ構造を利用した半導体装置に関するも
のである。
し、特に、ＳＯＩ構造を利用した半導体装置に関するも
のである。
【０００２】
【従来の技術】従来より、半導体装置の素子分離技術と
して、拡散分離技術および誘電体（絶縁体）分離技術が
知られているが、絶縁体分離技術は素子（デバイス）が
絶縁体で完全に分離されるため、拡散分離技術と比べて
絶縁性が高く、寄生容量が小さい等の利点を有する。こ
のため、絶縁体分離技術によって素子間分離を行う誘電
体分離型の半導体装置は高耐圧・大容量のパワーデバイ
スへ利用されている。
して、拡散分離技術および誘電体（絶縁体）分離技術が
知られているが、絶縁体分離技術は素子（デバイス）が
絶縁体で完全に分離されるため、拡散分離技術と比べて
絶縁性が高く、寄生容量が小さい等の利点を有する。こ
のため、絶縁体分離技術によって素子間分離を行う誘電
体分離型の半導体装置は高耐圧・大容量のパワーデバイ
スへ利用されている。
【０００３】このような半導体装置として、シリコン基
板上に酸化膜よりなる絶縁膜を介して単結晶シリコン膜
が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いたＬＤＭＯＳ（Ｌａｔｅｒ
ａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥ
Ｔ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワーデバイス
が注目されている。図５にＳＯＩ基板を用いたＬＤＭＯ
Ｓ（以下、ＳＯＩ−ＬＤＭＯＳと称す）の断面構造を示
す（特開平７−６６４２８号公報）。
板上に酸化膜よりなる絶縁膜を介して単結晶シリコン膜
が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いたＬＤＭＯＳ（Ｌａｔｅｒ
ａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥ
Ｔ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワーデバイス
が注目されている。図５にＳＯＩ基板を用いたＬＤＭＯ
Ｓ（以下、ＳＯＩ−ＬＤＭＯＳと称す）の断面構造を示
す（特開平７−６６４２８号公報）。
【０００４】図５に示す従来のｎチャネルＳＯＩ−ＬＤ
ＭＯＳは、ｎ形シリコン基板（支持基板）１０上に埋め
込み酸化膜１１を介して設けられたｎ形シリコン層１内
に、ｐ形ウェル領域４と、ｎ+ 形ドレイン領域２とが離
間して形成され、ｎ+ 形ソース領域３がｐ形ウェル領域
４内に形成されている。ｎ+ 形ドレイン領域２にはドレ
イン電極７が、ｐ形ウェル領域４の一部及びｎ+ 形ソー
ス領域３の一部にはソース電極８が、ｐ形ウェル領域４
の一部にはゲート酸化膜５を介してフィールドプレート
９及びゲート電極６が、それぞれ形成されている。ま
た、ｎ形シリコン層１には、素子を横方向に電気的に絶
縁分離するための溝１９が埋め込み酸化膜１１に達する
深さまで形成され、溝１９には酸化膜２０が埋め込まれ
ている。溝１９に埋め込まれた酸化膜２０は素子間分離
領域２０ａを形成しており、この素子間分離領域２０ａ
によってＳＯＩ−ＬＤＭＯＳと図示しない隣接する他の
素子とが電気的に絶縁分離されている。ここで、ｎ形シ
リコン層１は、ｐ形ウェル領域４とｎ+ 形ドレイン領域
２との間でその厚みが薄くなっており、ｎ+ 形ドレイン
領域２側からｐ形ウェル領域４側へ向かって不純物の濃
度が低くなるような横方向の線形ドーピング領域１ａが
形成されている。線形ドーピング領域１ａ上方には、酸
化膜２０ｂを介して、前述のゲート電極６と短絡された
フィールドプレート９が形成されている。
ＭＯＳは、ｎ形シリコン基板（支持基板）１０上に埋め
込み酸化膜１１を介して設けられたｎ形シリコン層１内
に、ｐ形ウェル領域４と、ｎ+ 形ドレイン領域２とが離
間して形成され、ｎ+ 形ソース領域３がｐ形ウェル領域
４内に形成されている。ｎ+ 形ドレイン領域２にはドレ
イン電極７が、ｐ形ウェル領域４の一部及びｎ+ 形ソー
ス領域３の一部にはソース電極８が、ｐ形ウェル領域４
の一部にはゲート酸化膜５を介してフィールドプレート
９及びゲート電極６が、それぞれ形成されている。ま
た、ｎ形シリコン層１には、素子を横方向に電気的に絶
縁分離するための溝１９が埋め込み酸化膜１１に達する
深さまで形成され、溝１９には酸化膜２０が埋め込まれ
ている。溝１９に埋め込まれた酸化膜２０は素子間分離
領域２０ａを形成しており、この素子間分離領域２０ａ
によってＳＯＩ−ＬＤＭＯＳと図示しない隣接する他の
素子とが電気的に絶縁分離されている。ここで、ｎ形シ
リコン層１は、ｐ形ウェル領域４とｎ+ 形ドレイン領域
２との間でその厚みが薄くなっており、ｎ+ 形ドレイン
領域２側からｐ形ウェル領域４側へ向かって不純物の濃
度が低くなるような横方向の線形ドーピング領域１ａが
形成されている。線形ドーピング領域１ａ上方には、酸
化膜２０ｂを介して、前述のゲート電極６と短絡された
フィールドプレート９が形成されている。
【０００５】以下、上記ｎチャネルＳＯＩ−ＬＤＭＯＳ
の動作を簡単に説明する。上記ｎチャネルＳＯＩ−ＬＤ
ＭＯＳは、ゲート電極６に正の電圧を印加し、この電圧
を大きくしていくと、ゲート電極６直下のｐ形ウェル領
域４の表面領域にｎ形反転層（ｎ形チャネル）が形成さ
れ、その結果、ｎ形チャネルと、線形ドーピング領域１
ａとを通してｎ+ 形ソース領域３からｎ+ 形ドレイン領
域２に向かって電子が流れ（電流は、ｎ+ 形ドレイン領
域２からｎ+ 形ソース領域３へ向かって流れ）、オフ状
態からオン状態へと移行する。一方、オン状態からオフ
状態への移行は、ゲート電極６への印加電圧を零ボルト
以下にすることによってｎ形チャネルをなくすことで達
成される。
の動作を簡単に説明する。上記ｎチャネルＳＯＩ−ＬＤ
ＭＯＳは、ゲート電極６に正の電圧を印加し、この電圧
を大きくしていくと、ゲート電極６直下のｐ形ウェル領
域４の表面領域にｎ形反転層（ｎ形チャネル）が形成さ
れ、その結果、ｎ形チャネルと、線形ドーピング領域１
ａとを通してｎ+ 形ソース領域３からｎ+ 形ドレイン領
域２に向かって電子が流れ（電流は、ｎ+ 形ドレイン領
域２からｎ+ 形ソース領域３へ向かって流れ）、オフ状
態からオン状態へと移行する。一方、オン状態からオフ
状態への移行は、ゲート電極６への印加電圧を零ボルト
以下にすることによってｎ形チャネルをなくすことで達
成される。
【０００６】上記ｎチャネルＳＯＩ−ＬＤＭＯＳのオフ
状態でのドレイン・ソース間電圧（耐圧）はフィールド
プレート９等の高耐圧構造と、線形ドーピング領域１ａ
のドーピング濃度の傾き及び厚さ、埋込酸化膜１１の厚
さとで決定される。つまり、オフ状態では、ドレイン電
圧に依存してｐ形ウェル領域４とｎ形シリコン層１との
接合部からｎ+ 形ドレイン領域２の方向へ空乏層が拡が
るが、線形ドーピング領域１ａとゲート電極６自身ある
いはゲート電極６と短絡されたフィールドプレート９等
の高耐圧構造を用いることにより、前記空乏層の拡がり
や電界分布を最適化でき、（オン抵抗を小さくするため
に）線形ドーピング領域１ａを薄くしても高い耐圧を維
持することが可能となるのである。
状態でのドレイン・ソース間電圧（耐圧）はフィールド
プレート９等の高耐圧構造と、線形ドーピング領域１ａ
のドーピング濃度の傾き及び厚さ、埋込酸化膜１１の厚
さとで決定される。つまり、オフ状態では、ドレイン電
圧に依存してｐ形ウェル領域４とｎ形シリコン層１との
接合部からｎ+ 形ドレイン領域２の方向へ空乏層が拡が
るが、線形ドーピング領域１ａとゲート電極６自身ある
いはゲート電極６と短絡されたフィールドプレート９等
の高耐圧構造を用いることにより、前記空乏層の拡がり
や電界分布を最適化でき、（オン抵抗を小さくするため
に）線形ドーピング領域１ａを薄くしても高い耐圧を維
持することが可能となるのである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記ｎ
チャネルＳＯＩ−ＬＤＭＯＳでは、設計耐圧に比べて耐
圧が低下してしまうという問題があった。本発明は上記
事由に鑑みて為されたものであり、その目的は、高耐圧
な半導体装置を提供することにある。
チャネルＳＯＩ−ＬＤＭＯＳでは、設計耐圧に比べて耐
圧が低下してしまうという問題があった。本発明は上記
事由に鑑みて為されたものであり、その目的は、高耐圧
な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、半導体基板上に絶縁膜を介して
形成された第１導電形の半導体層に、第１導電形のソー
ス領域及びドレイン領域が離間して形成され、前記ソー
ス領域を囲んで第２導電形のウェル領域が形成され、前
記ウェル領域と前記ドレイン領域との間には横方向の線
形ドーピング領域が形成され、前記ソース領域と前記ド
レイン領域との間に介在する前記ウェル領域上に酸化膜
を介してゲート電極が形成されて成り、前記ゲート電極
及び前記ゲート電極に短絡したフィールドプレートを前
記線形ドーピング領域以外の領域の上方に設けたことを
特徴とするものであり、前記フィールドプレート端部で
の高電界の発生が抑制され、前記フィールドプレート端
部での電界による耐圧の低下を抑制できるので、その結
果、高耐圧を達成することができる。
目的を達成するために、半導体基板上に絶縁膜を介して
形成された第１導電形の半導体層に、第１導電形のソー
ス領域及びドレイン領域が離間して形成され、前記ソー
ス領域を囲んで第２導電形のウェル領域が形成され、前
記ウェル領域と前記ドレイン領域との間には横方向の線
形ドーピング領域が形成され、前記ソース領域と前記ド
レイン領域との間に介在する前記ウェル領域上に酸化膜
を介してゲート電極が形成されて成り、前記ゲート電極
及び前記ゲート電極に短絡したフィールドプレートを前
記線形ドーピング領域以外の領域の上方に設けたことを
特徴とするものであり、前記フィールドプレート端部で
の高電界の発生が抑制され、前記フィールドプレート端
部での電界による耐圧の低下を抑制できるので、その結
果、高耐圧を達成することができる。
【０００９】請求項２の発明は、請求項１の発明におい
て、ドレイン領域が、絶縁膜に接触していないので、前
記ドレイン領域と前記絶縁膜との間の位置で発生する電
界を緩和することができ、その結果、高耐圧を得ること
が可能となる。請求項３の発明は、請求項１又は請求項
２の発明において、ウェル領域を絶縁膜に接触させてい
るので、リーク電流を少なくすることができる。
て、ドレイン領域が、絶縁膜に接触していないので、前
記ドレイン領域と前記絶縁膜との間の位置で発生する電
界を緩和することができ、その結果、高耐圧を得ること
が可能となる。請求項３の発明は、請求項１又は請求項
２の発明において、ウェル領域を絶縁膜に接触させてい
るので、リーク電流を少なくすることができる。
【００１０】
【発明の実施の形態】以下、本発明を実施の形態により
説明する。 （実施の形態１）図１に本実施の形態のｎチャネルＳＯ
Ｉ−ＬＤＭＯＳの断面図を示す。本ｎチャネルＳＯＩ−
ＬＤＭＯＳは、ｎ形シリコン基板（支持基板）１０上に
埋め込み酸化膜１１を介して形成されたｎ形シリコン層
１内に、ｐ形ウェル領域４と、ｎ + 形ドレイン領域２と
が離間して形成され、ｎ+ 形ソース領域３がｐ形ウェル
領域４内に形成されている。ｎ+ 形ドレイン領域２には
ドレイン電極７が、ｐ形ウェル領域４の一部及びｎ+ 形
ソース領域３の一部にはソース電極８が、ｐ形ウェル領
域４の一部にはゲート酸化膜５を介してフィールドプレ
ート９及びゲート電極６が、それぞれ形成されている。
また、ｎ形シリコン層１には、素子を横方向に電気的に
絶縁分離するための溝１９が埋め込み酸化膜１１に達す
る深さまで形成され、溝１９には酸化膜２０が埋め込ま
れている。溝１９に埋め込まれた酸化膜２０は素子間分
離領域２０ａを形成しており、この素子間分離領域２０
ａによってｎチャネルＳＯＩ−ＬＤＭＯＳと図示しない
隣接する他の素子とが電気的に絶縁分離されている。こ
こで、ｎ形シリコン層１は、ｐ形ウェル領域４とｎ+ 形
ドレイン領域２との間でその一部が薄膜化された構造と
なり、その薄膜化された部分には、ｐ形ウェル領域４近
傍からｎ+ 形ドレイン領域２側へ向かってドーピングさ
れた不純物の濃度が高くなっていく横方向の線形ドーピ
ング領域１ａが形成されている。
説明する。 （実施の形態１）図１に本実施の形態のｎチャネルＳＯ
Ｉ−ＬＤＭＯＳの断面図を示す。本ｎチャネルＳＯＩ−
ＬＤＭＯＳは、ｎ形シリコン基板（支持基板）１０上に
埋め込み酸化膜１１を介して形成されたｎ形シリコン層
１内に、ｐ形ウェル領域４と、ｎ + 形ドレイン領域２と
が離間して形成され、ｎ+ 形ソース領域３がｐ形ウェル
領域４内に形成されている。ｎ+ 形ドレイン領域２には
ドレイン電極７が、ｐ形ウェル領域４の一部及びｎ+ 形
ソース領域３の一部にはソース電極８が、ｐ形ウェル領
域４の一部にはゲート酸化膜５を介してフィールドプレ
ート９及びゲート電極６が、それぞれ形成されている。
また、ｎ形シリコン層１には、素子を横方向に電気的に
絶縁分離するための溝１９が埋め込み酸化膜１１に達す
る深さまで形成され、溝１９には酸化膜２０が埋め込ま
れている。溝１９に埋め込まれた酸化膜２０は素子間分
離領域２０ａを形成しており、この素子間分離領域２０
ａによってｎチャネルＳＯＩ−ＬＤＭＯＳと図示しない
隣接する他の素子とが電気的に絶縁分離されている。こ
こで、ｎ形シリコン層１は、ｐ形ウェル領域４とｎ+ 形
ドレイン領域２との間でその一部が薄膜化された構造と
なり、その薄膜化された部分には、ｐ形ウェル領域４近
傍からｎ+ 形ドレイン領域２側へ向かってドーピングさ
れた不純物の濃度が高くなっていく横方向の線形ドーピ
ング領域１ａが形成されている。
【００１１】本ｎチャネルＳＯＩ−ＬＤＭＯＳの基本動
作は従来例で説明した動作に準じる。ところで、従来例
のｎチャネルＳＯＩ−ＬＤＭＯＳでは、フィールドプレ
ート９が線形ドーピング領域１ａを覆っていたが、本ｎ
チャネルＳＯＩ−ＬＤＭＯＳでは、フィールドプレート
９が線形ドーピング領域１ａ以外の領域の上方に形成す
ることにより、設計耐圧と略等しい耐圧を得ることがで
きることに特徴がある。
作は従来例で説明した動作に準じる。ところで、従来例
のｎチャネルＳＯＩ−ＬＤＭＯＳでは、フィールドプレ
ート９が線形ドーピング領域１ａを覆っていたが、本ｎ
チャネルＳＯＩ−ＬＤＭＯＳでは、フィールドプレート
９が線形ドーピング領域１ａ以外の領域の上方に形成す
ることにより、設計耐圧と略等しい耐圧を得ることがで
きることに特徴がある。
【００１２】ここで、図２に基づいて線形ドーピング領
域１ａとフィールドプレート９との位置関係による耐圧
の変化を説明する。図２（ａ）は線形ドーピング領域と
フィールドプレート９との位置関係を説明する図であ
り、Ａｂ−Ａｂ’断面は線形ドーピング領域１ａの端部
を示し、線形ドーピング領域１ａはＡｂ−Ａｂ’断面を
ドーピング基準端としてｎ+ 形ドレイン領域２側へ向か
ってドーピング濃度が高くなるように線形ドーピングさ
れている（Ａｂ−Ａｂ’断面よりもｐ形ウェル領域４側
には線形ドーピング領域１ａは存在しない）。フィール
ドプレート９の端部を形成するＡｅ−Ａｅ’断面と、線
形ドーピング領域１ａの端部を形成するＡｂ−Ａｂ’断
面との距離をＬとし、線形ドーピング領域１ａの位置を
基準としてフィールドプレート９の形成位置を変えて作
製し、耐圧を測定した結果の一例を図２（ｂ）に示す。
図２（ｂ）において、横軸は線形ドーピング領域１ａの
端部とフィールドプレート９の端部との水平方向での距
離（変位）Ｌを表し、Ｌが正の値の時はフィールドプレ
ート９が線形ドーピング領域１ａの上方まで延在してい
ることを意味し、Ｌが負の値の時はフィールドプレート
９が線形ドーピング領域１ａの上方まで延在していない
ことを意味する。図２（ｂ）から、Ｌが正の値になり、
その値が増加するにつれて耐圧が低下するとがわかる。
これは、フィールドプレート９が線形ドーピング領域１
ａまで延在することにより、フィールドプレート９の端
部付近で高電界が発生して耐圧が低下しているためであ
る。
域１ａとフィールドプレート９との位置関係による耐圧
の変化を説明する。図２（ａ）は線形ドーピング領域と
フィールドプレート９との位置関係を説明する図であ
り、Ａｂ−Ａｂ’断面は線形ドーピング領域１ａの端部
を示し、線形ドーピング領域１ａはＡｂ−Ａｂ’断面を
ドーピング基準端としてｎ+ 形ドレイン領域２側へ向か
ってドーピング濃度が高くなるように線形ドーピングさ
れている（Ａｂ−Ａｂ’断面よりもｐ形ウェル領域４側
には線形ドーピング領域１ａは存在しない）。フィール
ドプレート９の端部を形成するＡｅ−Ａｅ’断面と、線
形ドーピング領域１ａの端部を形成するＡｂ−Ａｂ’断
面との距離をＬとし、線形ドーピング領域１ａの位置を
基準としてフィールドプレート９の形成位置を変えて作
製し、耐圧を測定した結果の一例を図２（ｂ）に示す。
図２（ｂ）において、横軸は線形ドーピング領域１ａの
端部とフィールドプレート９の端部との水平方向での距
離（変位）Ｌを表し、Ｌが正の値の時はフィールドプレ
ート９が線形ドーピング領域１ａの上方まで延在してい
ることを意味し、Ｌが負の値の時はフィールドプレート
９が線形ドーピング領域１ａの上方まで延在していない
ことを意味する。図２（ｂ）から、Ｌが正の値になり、
その値が増加するにつれて耐圧が低下するとがわかる。
これは、フィールドプレート９が線形ドーピング領域１
ａまで延在することにより、フィールドプレート９の端
部付近で高電界が発生して耐圧が低下しているためであ
る。
【００１３】而して、本ｎチャネルＳＯＩ−ＬＤＭＯＳ
では、フィールドプレート９が線形ドーピング領域１ａ
以外の領域上に形成されていることにより、フィールド
プレート９の端部での高電界の発生が抑制され、その結
果、フィールドプレート９の端部での高電界による耐圧
の低下が抑制され、設計耐圧に対する耐圧の低下を抑制
できるのである。
では、フィールドプレート９が線形ドーピング領域１ａ
以外の領域上に形成されていることにより、フィールド
プレート９の端部での高電界の発生が抑制され、その結
果、フィールドプレート９の端部での高電界による耐圧
の低下が抑制され、設計耐圧に対する耐圧の低下を抑制
できるのである。
【００１４】ゲート電極６、フィールドプレート９の断
面形状は図１のような形状に限定するものではなく、図
３のような形状にしても、ゲート電極６及びフィールド
プレート９を線形ドーピング領域１ａ以外の領域の上方
に形成されていることにより、高耐圧を達成することが
できるのである。また、本ｎチャネルＳＯＩ−ＬＤＭＯ
Ｓでは、ｐ形ウェル領域４を埋め込み酸化膜１１に達す
る深さまで形成することによってリーク電流を少なくし
ている。
面形状は図１のような形状に限定するものではなく、図
３のような形状にしても、ゲート電極６及びフィールド
プレート９を線形ドーピング領域１ａ以外の領域の上方
に形成されていることにより、高耐圧を達成することが
できるのである。また、本ｎチャネルＳＯＩ−ＬＤＭＯ
Ｓでは、ｐ形ウェル領域４を埋め込み酸化膜１１に達す
る深さまで形成することによってリーク電流を少なくし
ている。
【００１５】（実施の形態２）図４に本実施の形態のｎ
チャネルＳＯＩ−ＬＤＭＯＳの断面図を示す。本ｎチャ
ネルＬＤＭＯＳＦＥＴの基本構成及び基本動作は実施の
形態１と略同じであり、特徴とするところは、ｎ形+ ド
レイン領域２が埋め込み酸化膜１１と接触していないこ
とにある。すなわち、素子がオフ状態の時、ｎ形+ ドレ
イン領域２が埋め込み酸化膜１１に接触していないた
め、ｎ形+ ドレイン領域２と埋め込み酸化膜１１との間
の位置（ｎ形シリコン層１）での高電界発生を抑制で
き、その結果、実施の形態１２よりも更に高耐圧を達成
することができるのである。
チャネルＳＯＩ−ＬＤＭＯＳの断面図を示す。本ｎチャ
ネルＬＤＭＯＳＦＥＴの基本構成及び基本動作は実施の
形態１と略同じであり、特徴とするところは、ｎ形+ ド
レイン領域２が埋め込み酸化膜１１と接触していないこ
とにある。すなわち、素子がオフ状態の時、ｎ形+ ドレ
イン領域２が埋め込み酸化膜１１に接触していないた
め、ｎ形+ ドレイン領域２と埋め込み酸化膜１１との間
の位置（ｎ形シリコン層１）での高電界発生を抑制で
き、その結果、実施の形態１２よりも更に高耐圧を達成
することができるのである。
【００１６】なお、各実施の形態では、ＳＯＩ基板とし
て、シリコン基板に酸素イオンを注入し、高温熱処理を
経てシリコン基板中に埋め込み酸化膜を形成することに
よりＳＯＩ構造をもつ所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔ
ｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基
板を用いているが、これに限定するものではなく、２枚
のシリコン基板を貼り合わせて素子形成側のシリコン基
板を薄膜化した所謂貼り合わせＳＯＩ基板（ＢＥ−ＳＯ
Ｉ：Ｂｏｎｄｅｄ ａｎｄ Ｅｔｃｈｅｄ ＳＯＩ）
や、絶縁性基板上に単結晶シリコンをエピタキシャル成
長したＳＯＩ基板を用いてもよいことは勿論である。
て、シリコン基板に酸素イオンを注入し、高温熱処理を
経てシリコン基板中に埋め込み酸化膜を形成することに
よりＳＯＩ構造をもつ所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔ
ｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基
板を用いているが、これに限定するものではなく、２枚
のシリコン基板を貼り合わせて素子形成側のシリコン基
板を薄膜化した所謂貼り合わせＳＯＩ基板（ＢＥ−ＳＯ
Ｉ：Ｂｏｎｄｅｄ ａｎｄ Ｅｔｃｈｅｄ ＳＯＩ）
や、絶縁性基板上に単結晶シリコンをエピタキシャル成
長したＳＯＩ基板を用いてもよいことは勿論である。
【００１７】
【発明の効果】請求項１の発明は、ゲート電極及び前記
ゲート電極に短絡したフィールドプレートを前記線形ド
ーピング領域以外の領域の上方に設けたので、前記フィ
ールドプレート端部での高電界の発生が抑制されること
により前記フィールドプレート端部での電界による耐圧
の低下を抑制でき、その結果、高耐圧を達成することが
できるという効果がある。
ゲート電極に短絡したフィールドプレートを前記線形ド
ーピング領域以外の領域の上方に設けたので、前記フィ
ールドプレート端部での高電界の発生が抑制されること
により前記フィールドプレート端部での電界による耐圧
の低下を抑制でき、その結果、高耐圧を達成することが
できるという効果がある。
【００１８】請求項２の発明は、請求項１の発明におい
て、ドレイン領域が、絶縁膜に接触していないので、前
記ドレイン領域と前記絶縁膜との間の位置で発生する電
界を緩和することができ、その結果、高耐圧を得ること
が可能となるという効果がある。請求項３の発明は、請
求項１又は請求項２の発明において、ウェル領域を絶縁
膜に接触させているので、リーク電流を少なくすること
ができるという効果がある。
て、ドレイン領域が、絶縁膜に接触していないので、前
記ドレイン領域と前記絶縁膜との間の位置で発生する電
界を緩和することができ、その結果、高耐圧を得ること
が可能となるという効果がある。請求項３の発明は、請
求項１又は請求項２の発明において、ウェル領域を絶縁
膜に接触させているので、リーク電流を少なくすること
ができるという効果がある。
【図１】実施の形態１を示す断面図である。
【図２】実施の形態１におけるフィールドプレートの形
成位置による効果の説明図である。
成位置による効果の説明図である。
【図３】実施の形態１を示す他の断面図である。
【図４】実施の形態２を示す断面図である。
【図５】従来例を示す断面図である。
１ ｎ形シリコン層 １ａ 線形ドーピング領域 ２ ｎ+ 形ドレイン領域 ３ ｎ+ 形ソース領域 ４ ｐ形ウェル領域 ５ ゲート酸化膜 ６ ゲート電極 ７ ドレイン電極 ８ ソース電極 ９ フィールドプレート １０ ｎ形シリコン基板 １１ 埋め込み酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 鈴村 正彦 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平５−259456（ＪＰ，Ａ) 特開 平４−309234（ＪＰ，Ａ) 特開 平７−211917（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
た第１導電形の半導体層に、第１導電形のソース領域及
びドレイン領域が離間して形成され、前記ソース領域を
囲んで第２導電形のウェル領域が形成され、前記ウェル
領域と前記ドレイン領域との間には横方向の線形ドーピ
ング領域が形成され、前記ソース領域と前記ドレイン領
域との間に介在する前記ウェル領域上に酸化膜を介して
ゲート電極が形成されて成り、前記ゲート電極及び前記
ゲート電極に短絡したフィールドプレートを前記線形ド
ーピング領域以外の領域の上方に設けたことを特徴とす
る半導体装置。 - 【請求項２】 ドレイン領域が絶縁膜から離れて成るこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ウェル領域を絶縁膜に接触させて成るこ
とを特徴とする請求項１又は請求項２記載の半導体装
置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01217396A JP3210853B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
| TW085112516A TW360982B (en) | 1996-01-26 | 1996-10-14 | Thin film transistor of silicon-on-insulator type |
| DE69634745T DE69634745T2 (de) | 1996-01-26 | 1996-10-16 | Dünnfilmtransistor vom Silizium-auf-Isolator-Typ |
| EP96116617A EP0786818B1 (en) | 1996-01-26 | 1996-10-16 | Thin film transistor of silicon-on-insulator type |
| US08/733,164 US5780900A (en) | 1996-01-26 | 1996-10-17 | Thin film silicon-on-insulator transistor having an improved power dissipation, a high break down voltage, and a low on resistance |
| CN96122891A CN1081833C (zh) | 1996-01-26 | 1996-10-30 | 绝缘体上硅薄膜晶体管 |
| KR1019960052196A KR100249290B1 (ko) | 1996-01-26 | 1996-10-31 | 절연체상 실리콘(soi)형 박막트랜지스터 |
| HK97102374A HK1000853A1 (en) | 1996-01-26 | 1997-12-10 | Thin film transistor of silicon-on-insulator type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01217396A JP3210853B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205211A JPH09205211A (ja) | 1997-08-05 |
| JP3210853B2 true JP3210853B2 (ja) | 2001-09-25 |
Family
ID=11798047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01217396A Expired - Lifetime JP3210853B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210853B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066573A (ja) | 2004-08-26 | 2006-03-09 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP4940797B2 (ja) | 2005-10-03 | 2012-05-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US8154079B2 (en) | 2006-12-07 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method of the semiconductor device |
-
1996
- 1996-01-26 JP JP01217396A patent/JP3210853B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09205211A (ja) | 1997-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5382818A (en) | Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode | |
| US6072215A (en) | Semiconductor device including lateral MOS element | |
| KR100652449B1 (ko) | 횡형 박막 실리콘-온-절연체 ｊｆｅｔ 디바이스 | |
| US6025237A (en) | Methods of forming field effect transistors having graded drain region doping profiles therein | |
| JP4616856B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| KR20030070264A (ko) | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 | |
| JPH08222735A (ja) | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| JP3319215B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP2000332247A (ja) | 半導体装置 | |
| JP2850852B2 (ja) | 半導体装置 | |
| CN108885999B (zh) | 半导体装置及其制造方法 | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| JP3210853B2 (ja) | 半導体装置 | |
| KR20010034356A (ko) | 측방향 박막 실리콘 온 인슐레이터(ｓｏｉ) 디바이스 | |
| JP2004022769A (ja) | 横型高耐圧半導体装置 | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| JPH03205832A (ja) | 絶縁ゲート形半導体装置とその製造方法 | |
| KR100211964B1 (ko) | 절연 게이트 조임형 구조의 고압 소자 | |
| JPH09205212A (ja) | 半導体装置 | |
| KR100300189B1 (ko) | 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법 | |
| TWI841913B (zh) | 高壓元件及其製造方法 | |
| JPH09205210A (ja) | 誘電体分離型半導体装置 | |
| JPS58106871A (ja) | 半導体装置 | |
| JP3233002B2 (ja) | 電界効果トランジスタ | |
| JP2023177677A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010703 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070713 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080713 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 9 |