KR100249290B1 - 절연체상 실리콘(soi)형 박막트랜지스터 - Google Patents

절연체상 실리콘(soi)형 박막트랜지스터 Download PDF

Info

Publication number
KR100249290B1
KR100249290B1 KR1019960052196A KR19960052196A KR100249290B1 KR 100249290 B1 KR100249290 B1 KR 100249290B1 KR 1019960052196 A KR1019960052196 A KR 1019960052196A KR 19960052196 A KR19960052196 A KR 19960052196A KR 100249290 B1 KR100249290 B1 KR 100249290B1
Authority
KR
South Korea
Prior art keywords
region
silicon layer
oxide layer
silicon
thickness
Prior art date
Application number
KR1019960052196A
Other languages
English (en)
Other versions
KR970060530A (ko
Inventor
유지 스즈키
히도미찌 타카노
마사히코 수주무라
요시이키 하야사키
다카시 기시다
요시후미 시라이
Original Assignee
이마이 기요스케
마츠시다 덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP8012172A external-priority patent/JPH09205210A/ja
Priority claimed from JP01217396A external-priority patent/JP3210853B2/ja
Application filed by 이마이 기요스케, 마츠시다 덴코 가부시키가이샤 filed Critical 이마이 기요스케
Publication of KR970060530A publication Critical patent/KR970060530A/ko
Application granted granted Critical
Publication of KR100249290B1 publication Critical patent/KR100249290B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

SOI(Silicon-On-Insulator; 절연체상 실리콘)형 박막 트랜지스터는 반도체기판 상에 형성된 매설 산화물층과, 매설 산화물층 상에 형성된 제1 전도형 실리콘층과, 실리콘층 상에 형성된 상부 산화물층을 구비한다. 실리콘층은 제2 전도형의 바디 영역과, 제1 전도형의 소스 영역과, 제1 전도형의 드레인 영역과, 제1 전도성 드리프트 영역을 가진다. 실리콘층은, 도핑 영역이 형성되는 T1 두께의 제1 부분 및, 바디 영역이 매설 산화물층에 도달하도록 형성되는 T2 두께의 제2 부분으로 형성된다.
두께(T1 및 T2)는 다음 관계를 만족시키도록 결정된다.
1.4 ㎛ ＜ T1,
0.4 ㎛ ≤ T2 ≤ 1.5 ㎛,
T2 ＜ T1.
이 트랜지스터는 개선된 전력 소산과, 높은 내압 및 낮은 온 저항을 나타내고, 트랜지스터 제조 공정에 이점을 제공한다.

Description

절연체상 실리콘(SOI)형 박막 트랜지스터
본 발명은 개선된 전력 소산(power dissipation), 높은 내압(breakdown volta ge), 낮은 온 저항을 가지는 SOI(Silicon-On-Insulator; 절연체상 실리콘)형 트랜지스터에 관한 것이다.
종래, SOI-LDMOSFET(Lateral Double Diffused Metal Oxide Semico nductor Field Effect Transistor)와 IGBD(Insulated Gate Bipolar Transistor)는 전력 트랜지스터로 알려져 있다. SOI-LDMOSFET의 예로서, 제7도에 도시된 것과 같이 선형도핑 프로필을 가지는 고전압 박막 트랜지스터가 미국 특허 제5,300,448호에 개시되었다. 이 트랜지스터는 실리콘 기판(10D)과, 실리콘 기판 상에 형성된 매설산화물층(20D)과, 매설 산화물층 상에 형성된 얇은 실리콘층(30D)과, 상부 산화물층 (40D)을 포함한다. 실리콘 층(30D)은, 소스 영역(33D), 바디 영역(31D), 드레인 영역(32D) 및 선형 도핑 영역(35D)이 형성되는 드리프트 영역(34D)을 가진다. 상부 산화물층(40D)에는, 드레인 영역(32D)에 접촉되는 드레인 전극(50D), 소스 영역(33 D)에 접촉되는 소스 전극(60D), 게이트 산화물층(41D)에 의해 실리콘층(30D)로부터 이격된 게이트 전극(70D)이 존재한다.
예를 들면, 게이트 전극(70D)에 플러스 전압이 인가될 때, 바디 영역(31D)의 부근에 채널이 형성됨으로써, 그 채널을 통해 소스 영역(33D)에서 드레인 영역(32D)으로 전자가 흘러서 소스 영역과 드레인 영역 사이에 온 상태가 획득된다. 반면에 게이트 전극(70D)으로부터 플러스 전압이 제거되거나 게이트 전극에 마이너스 전압이 인가될 때, 채널이 사라져서 소스 영역과 드레인 영역 사이에는 오프 상태가 획득된다.
일반적으로, 이런 유형의 트랜지스터는 소스 영역(33D)과 드레인 영역(32D)간의 높은 내압과, 낮은 온-저항을 나타내는 것이 요구된다. 실리콘 층(30D)의 두께가 얇을수록 내압이 감소되는 경향이 있다. 종래 기술에서는, 2000 내지 3000 Å의 두께를 가지는 실리콘 층(30D) 내의 선형 도핑 영역(35D)을 형성함으로써 낮은 온-저항과 높은 내압을 달성하였다. 그러나, 실리콘 층(30D)이 얇아졌을 때, 전력 소산의 문제, 즉, 드리프트 영역(34D)의 방열(heat radiation)의 문제가 발생한다. 그것은 트랜지스터의 열폭주(thermal runaway) 또는 파손을 초래할 것이다. 제2도는 실리콘 층이 얇아질 때, 열저항이 증가됨을 보여준다. 즉, 그것은 실리콘 층이 얇아질수록 전력 소산이 낮아지는 것을 의미한다.
한편으로, 미국 특허 제5,246,870호에는 제8도에 도시된 고전압 박막 트랜지스터가 개시되었다. 이 트랜지스터는 n형 또는 p형 전도성의 실리콘 기판(10E)과, 실리콘 기판 상에 형성된 매설 산화물층(20E)과, 매설 산화물층 상에 형성된 실리콘 층(30E) 및, 상부 산화물층(40E)을 포함한다. 실리콘층(30E)은, n형 전도성 소스 영역(33E)과, p형 전도성의 바디 영역(31E)과, n형 전도성의 드레인 영역(32E) 및, 측면 선형 도핑 영역(35E)을 갖는 드리프트 영역(34E)을 가진다. 실리콘층(30E)은 절연 재료의 분리 영역(80E)에 의해 둘러싸인다. 이 트랜지스터는 또한 드레인 영역(32E)에 접촉하는 드레인 전극(50E)과, 바디 영역(31E) 및 소스 영역(33E)에 모두 접촉하는 소스 전극(60E) 및, 얇은 게이트 산화물층(41E)에 의해 실리콘층(30E)으로부터 이격된 게이트 전극(70E)을 가진다. 이 종래 기술은 1000 내지 2000 Å의 두께를 가지는 실리콘 층(30E)내의 선형 도핑 영역(35E)을 형성함으로써 낮은 온-저항과 소스와 드레인 영역(33E, 32E)사이에 높은 내압을 달성한다. 또한, 게이트 전극(70E)은 단락된 필드 플레이트(71E)를 가진다. 필드 플레이트(71E)는 선형 도핑 영역(35E)위에 위치하므로, 드리프트 영역(34E)은 외부 전자계로부터 양호하게 보호되며, 온-저항은 보다 더 감소된다.
그러나, 실리콘층(30E)내의 선형 도핑 영역(35E) 두께가 매우 얇은 까닭에 이 트랜지스터는 전력 소산에 관해서 미국 특허 제5,300,448호의 트랜지스터와 동일한 문제를 지닌다.
본 발명은 상기의 문제를 개선하기 위한 SOI(절연체상 실리콘)형 박막 트랜지스터를 제공한다. 즉, 이 트랜지스터는, 반도체 기판 상에 형성된 매설 산화물층과, 매설 산화물층 상에 형성된 제1 전도형의 실리콘 층과, 실리콘 층 상에 형성된 상부 산화물층을 포함한다. 실리콘 층은, 제2 전도형의 바디 영역과, 제1 전도형의 소스 영역과, 제1 전도형의 드래인 영역과, 소스영역과 드레인 영역 사이에 형성된 제1 전도형의 드리프트 영역을 가진다. 소스 영역은 매설 산화물층으로부터 이격되는 바디 영역에 형성된다. 이 트랜지스터는 또한, 바디 영역 및 소스 영역 모두에 접촉하는 소스 전극과, 드레인 영역에 접촉하는 드레인 전극과, 소스 전극과 드레인 전극 사이에 배치되며 얇은 산화물층에 의해 실리콘층으로부터 이격되는 게이트 전극을 가진다. 본 발명에서 실리콘 층은, 드리프트 영역이 형성되는 두께(T1)의 제1 부분 및, 바디 영역이 매설 산화물층에 도달하도록 형성되는 두께(T2)의 제2 부분에 의해 형성된다. 두께(T1 및 T2)는 다음의 관계식을 만족하도록 결정된다.
1.4 ㎛ ＜ T1
0.4 ㎛ ≤ T2 ≤ 1.5 ㎛
T2 ＜ T1.
상기 구조를 가지는 본 발명의 트랜지스터는 개선된 전력 소산, 고내압, 낮은 온-저항을 나타내며, 트랜지스터 제조 공정에 있어서 이점을 제공한다. 두께(T1)가 0.4 ㎛ 이하이면, 드리프트 영역의 전력 소산 즉, 방열을 개선시키기에 충분하지 않다. 두께(T2)가 0.4 ㎛ 미만이면, 종래의 실리콘 공정 기술로는 소스 영역의 확산 깊이를 0.3㎛ 이하로 억제할 수 없으므로, 소스 영역이 바디 영역내에서 매설 산화물층에 도달하도록 형성된다는 문제가 발생한다. 이것은 트랜지스터의 내압을 낮춘다. 다른 한편, 두께(T2)가 1.5㎛이상이면, 실리콘 층 내에 바디 영역을 효과적으로 형성하기가 어렵다. 즉, 그것은 바디 영역을 형성하기 위해 높은 온도 및/또는 긴 시간의 열처리를 수행하는 것을 필요로 한다. 이것은 칩 제조단가 상승을 초래한다. 또한, 그런 열처리는 트랜지스터 성능의 변동을 초래할 가능성이 있다. 본 발명의 트랜지스터의 제조 공정에서의 다른 이점은 이하 상세히 설명될 것이다.
바람직하게는, 제1 부분의 두께(T1)는 드리프트 영역의 전력 소산을 보다 개선하기 위해 1.0㎛ 이상이다.
본 발명의 양호한 실시예에서, 실리콘 층은, 제2 부분에서 제1 부분으로의 경사 연장에 의해 상부 표면 상에 형성된다. 바디 영역은 제2 부분에서 제1 부분을 향하는 경사를 따라서 연장된다. 게이트 전극은, 상기 경사에 평행하고 얇은 산화물층에 의해 상기 경사로부터 이격되도록 연장되는 필드 플레이트를 가진다. 소스 영역과 드레인 영역 사이에 온-상태를 얻기 위해 게이트 전극 아래의 바디 영역의 경사 주변에만 경사진 채널이 형성되므로, 트랜지스터는 더 낮은 온-저항을 제공할 수 있다.
본 발명의 다른 바람직한 실시예에서는, 드리프트 영역이 선형 도핑 영역에 의해 형성된다. 특히, 바람직하게는, 게이트 전극은 게이트 전극에 단락된 필드 플레이트를 가지며, 게이트 전극 및 필드 플레이트는, 실리콘 층으로부터 이격되고 선형 도핑 영역 상부에는 존재하지 않도록 측면으로 연장된다. 이것은 소스 영역과 드레인 영역 사이에 높은 내압을 제공한다.
바람직하게는, 드레인 영역은 매설 산화물층으로부터 이격된다. 바디 영역이 매설 산화물층에 도달하도록 실리콘 층의 제2 부분에 형성되고, 드레인 영역이 매설 산화물층으로부터 이격되도록 실리콘 층내에 형성될 때, 내압을 보다 증가시킬 수 있다.
상기 및 다른 목적과 이점은 첨부된 도면과 함께 본 발명의 양호한 실시예에 관한 이하의 설명을 참조하면 명료해질 것이다.
제1도는 본 발명에 따른 제1 실시예의 박막 트랜지스터의 단면도.
제2도는 실리콘 층의 두께와 열저항의 관계를 나타낸 도면.
제3도는 0.4㎛미만의 두께(T2)를 가지는 실리콘 층의 일부 단면도.
제4도는 LOCOS 방법에 의한 분리 영역을 형성하기 위한 산화 시간과 산화 실리콘 두께 사이의 관계를 나타낸 도면.
제5a도는 본 발명에 따른 제2 실시예의 박막 트랜지스터의 단면도이고, 제5b도는 제5a도의 필드 플레이트와 측면 선형 도핑 영역 사이의 측면 거리(L)와 내압(V)간의 관계를 나타낸 도면.
제6도는 제2 실시예의 변형의 박막 트랜지스터의 단면도.
제7도는 종래 기술의 박막 트랜지스터의 단면도.
제8도는 종래 기술의 박막 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : n형 실리콘 기판 20 : 매설 산화물층
30 : n형 실리콘 층 31 : p형 바디 영역
32 : n형 드레인 영역 33 : n형 소스 영역
34 : n형 드리프트 영역 36 : 제2 부분
38 : 제1 부분 40 : 상부 산화물층
41 : 게이트 산화물층 50 : 드레인 전극
60 : 소스 전극 70 : 게이트 전극
71 : 필드 플레이트 80 : 분리 영역
[실시예 1]
제1도에 도시된 것과 같이, SOI 형의 박막 트랜지스터는, n형 실리콘 기판(10)과, 실리콘 기판 상에 형성된 매설 산화물층(20)과, 매설 산화물층 상에 형성된 n형 실리콘층(30) 및, 상부 산화물층(40)을 포함한다. 실리콘 층(30)은, p형 바디영역(31), n형 드레인 영역(32), n형 소스 영역(33), n형 드리프트 영역(34)을 갖는다. 드리프트 영역(34)은 바디 영역(31)과 드레인 영역(32) 사이에서 연장된다. 소스 영역(33)은 바디 영역(31)내에 형성된다. 상부 산화물층(40)에는, 드레인 영역(32)에 접촉하는 드레인 전극(50)과, 바디 영역(31)과 소스 영역(33) 모두에 접촉하는 소스 전극(60)과, 소스 영역과 드레인 영역 사이에 배치되고 얇은 게이트 산화물층(41)에 의해 실리콘층 (30)으로부터 이격되는 게이트 전극(70)이 존재한다. 게이트 전극(70)은 게이트 전극에 대해 단락된 필드 플레이트(71)를 가진다. 실리콘 층(30)은 두께(T1)를 갖는 제1 부분(38) 및 두께(T2)를 갖는 제2 부분(36)으로 형성된다. 본 실시예에서, 두께(T1 및 T2)는 각각 1.0㎛ 와 0.5㎛이다. 드리프트 영역(34)은 제1 부분(38)내에서 측면으로 연장된다. 또한, 드레인 영역(32)은 제1 부분(38)내에서 매설 산화물층( 20)으로부터 이격되도록 형성된다. 바디 영역(31)과, 소스 영역(33)은, 제2 부분(36)내에서 바디 영역이 매설 산화물층(20)에 도달하여 드레인 영역과 소스 영역 사이의 내압을 증가시키고, 소스 영역(33)은 매설 산화물층(20)으로부터 이격되도록 형성된다.
게이트 전극(70)에 플러스 전압이 인가될 때, 게이트 전극(70) 아래의 바디 영역(31)의 표면 근처에만 n형 채널 영역이 형성되므로, 그 채널 및 드리프트 형역(34)을 통해 소스 영역(33)에서 드레인 영역(32)으로 전자가 흘러 소스 영역과 드레인 영역 사이에 온-상태가 달성된다. 한편, 게이트 전극(70)으로부터 플러스 전압이 제거되거나 게이트 전극에 마이너스 전압이 인가될 경우, 채널이 사라져서 소스 및 드레인 영역 사이에 오프-상태가 달성된다.
실리콘층의 열저항과 두께 사이의 관계가 제2도에 도시된다. 이것은 실리콘 층(30)이 얇아질수록 열저항이 증가된다는 것을 보여준다. 따라서, 제1부분(38)의 두께(T1)가 얇을수록, 드리프트 영역(34)의 전력 소산은 감소된다. 두께(T1)가 0.4㎛ 이하이면, 트랜지스터의 열폭주의 원인이 될 수 있다. 본 실시예에서, 두께(T1)는 전력 소산을 개선하도록 1㎛로 결정된다. 두께(T1)가 0.4㎛ 보다 증가될 때, 드리프트 영역(34)의 전력 소산이 개선될 수 있다. 또한, 두께(T1)가 0.4 ㎛ 이상, 5 ㎛ 이하의 범위에서 증가될 때, 트랜지스터의 온-저항이 낮아진다.
제2 부분(36)의 두께(T2)가 0.4 ㎛ 미만일 때, 종래의 실리콘 공정 기술로는 소스 영역의 확산 깊이를 0.3 ㎛ 이하로 억제할 수 없기 때문에, 소스 영역(33)이 매설 산화물층(20)에 도달하도록 바디 영역(31)내에 형성되는 문제가 발생한다. 즉, 두께(T2)가 0.4 ㎛ 이하일 때, 바디 영역(31)은, 제3도에 도시한 것과 같이, 소스 전극(60)에 접촉되는 제 1 서브 영역(31a)과, 소스 전극(60)과 매설 산화물층(20) 사이에서 연장되는 소스 영역(33)을 통해 게이트 전극(70)에 면하는 제2 서브 영역(31b)으로 분할된다. 이 경우에, 제2 서브 영역(31b)은 전기적으로 플로팅 상태를 유지하므로, 트랜지스터의 내압이 낮아진다.
제2부분(36)의 두께(T2)가 1.5 ㎛ 초과일 때, 트랜지스터의 제조 공정에 있어서 다음과 같은 문제가 발생한다. 즉, 트랜지스터는 보통, 트랜지스터와 인접하게 장착될 소자로부터 실리콘층(30)을 전기적으로 절연시키기 위해 제2 부분(36)의 외측에 형성되는 분리 영역(80)을 갖는다. 분리 영역(80)은 LOCOS(실리콘의 국부 산화)방법에 의해 형성될 수 있다. LOCOS 방법은, 소정의 패턴에 따라 실리콘 기판상에서 실리콘 질화막을 형성하는 단계 및, 다음에 실리콘 기판을 산화 분위기에서 열처리하는 단계를 포함한다. 열처리 중에 산소 원자는 실리콘 질화막을 통해서 실리콘 기판 내부로 확산될 수 없으므로, 실리콘 기판의 노출된 실리콘 표면은 선택적으로 산화된다. 분리 영역(80)이 LOCOS 방법에 의해 형성될 때, 실리콘의 산화는 분리 영역에 인접한 실리콘 층(30)의 두께(T2) 이상으로 수행된다. 두께(T2)가 증가될 때, 분리 영역(80)을 형성하는 데에는 보다 긴 산화 시간이 필요하다. 예를 들면, 제4도는, LOCOS 방법에 의해 분리 영역을 형성하기 위한 산화시간과 산화된 실리콘의 두께 사이의 관계를 나타내는데, 이것은 1100℃의 산화 온도에서 측정되었다. 제4도는, 산화 시간이 연장되면 산화된 실리콘의 두께는 점차적으로 증가되어 약 1.5 ㎛에서 포화된다는 것을 보여준다. 이 관계로부터, LOCOS 방법에서 채택된 표준 산화 온도인 1100℃에서 1.5 ㎛ 이상의 두께를 갖는 분리 영역을 형성하기가 어렵다는 것을 알 수 있다. 따라서, 제2 부분(36)의 두께(T2)는, 실리콘 층(30)에 인접한 분리 영역(80)을 효과적이고도 쉽게 형성하기 위해 1.5 ㎛이하에서 결정된다.
또한, LOCOS 방법에서 사용된 실리콘 질화막은 산화 처리 동안 점차적으로 산화된다. 따라서, 분리 영역의 두께가 증가될수록, 실리콘 질화막 아래에서만 실리콘의 산화를 방지하기 위해 보다 두꺼운 실리콘 질화막이 필요하다. 그러나, 두꺼운 실리콘 질화막을 형성하는 데에는 긴 증착 시간이 소요되며, 두꺼운 실리콘 질화막의 큰 내부 압력에 의해 두꺼운 실리콘 질화막의 균열 또는 SOI 웨이퍼의 뒤틀림이 발생될 수도 있다. 따라서 제2 부분(36)의 두께(T2)는, 이러한 문제의 발생을 방지하도록, 1.5㎛ 이하에서 결정된다.
또한, 분리 영역이 LOCOS 방법에 의해 형성될 때, 실리콘 질화막의 주변부아래에만 위치하는 실리콘 층은 부분적으로 산화되는 경향이 있다. 실리콘 층의 산화 면적은 보통 "새 부리(bird's beak)"로 알려져 있다. 새 부리 면적은 분리영역의 두께가 증가될수록 확대된다. 확대된 새 부리 면적에 압력 집중 또는 격자 결함이 발생하면 트랜지스터 성능에 악영향을 줄 것이다. 본 발명에서, 제2 부분(36)의 두께(T2)는 새 부리 면적의 형성을 최소로 제어하도록 1.5 ㎛ 이하에서 결정된다.
또한, 바디 영역(31)은 매설 산화물층(20)에 도달하도록 실리콘 층(30)의 제2 부분(36)내에 형성되므로, 두께(T2)가 1.5 ㎛ 이상일 때는, 바이 영역을 형성하기 위해 보다 높은 온도 및/ 또는 보다 긴 시간 동안 열처리를 수행할 필요가 있다. 또한. 이러한 열처리는 트랜지스터 성능의 변동을 유발할 가능성이 있다. 따라서, 실리콘 층(30)내에 바디층(31)을 효과적이고 안정하게 형성하기 위해, 제2 부분(36)의 두께(T2)는 1.5 ㎛ 이하로 결정된다.
결론적으로, 실리콘 층(30)은, 0.4 ㎛ 초과의 두께(T1)를 가지는 제1 부분(38) 및, 두께(T1)보다 작은 0.4 ㎛ 내지 1.5 ㎛의 범위에서 결정되는 두께(T2)를 가지는 제2 부분(36)으로 형성되므로, 본 발명의 트랜지스터는 다음과 같은 이점을 제공한다.
(1) 제1 부분(38)에 형성된 드리프트 영역(34)은 개선된 전력 소산, 고내압, 낮은 온-저항을 나타낸다.
(2) 단축된 시간 동안 낮아진 온도의 열처리에 의해, 바디 영역(31)은 매설산화물층(20)에 도달하도록 제2 부분(36)내에서 효과적이고 쉽게 형성할 수 있다.
(3) 제2 부분 (36)에 인접한 분리 영역(80)은 LOCOS 방법에서 두꺼운 실리콘 질화물을 사용하지 않고 새 부리 면적을 최소로 제어하면서 쉽게 형성될 수 있다.
[실시예 2]
제2 실시예의 SOI 형 박막 트랜지스터는 제5a도에 도시된 것처럼, 다음의 특징을 제외하면 제1 실시예의 트랜지스터와 사실상 동일한 구조이다. 따라서 공통부분과 동작에 대한 중복 설명은 생략한다. 동일 부품은 첨자 "A"를 갖는 동일 숫자로 표시된다.
n형 드리프트 영역(34A)은 1.0 ㎛의 두께(T1)를 가지는 제1 부분(38A)내에 형성된다. 드리프트 영역(34A)은 제1 부분(38A)의 측면으로 연장되는 선형 도핑영역(35A)을 가진다. 도핑 영역(35A)의 도핑 농도는 p형 바디 영역(31A)에서 n형 드레인 영역(32A)으로 향하는 방향으로 점차적으로 증가된다. 도핑 영역(35A)은 미국 특허 제 5,300,448호에 개시된 방법에 의해 형성될 수 있다. 게이트 전극(70A)은 상부 산화물층(40A)내에 형성되고, 게이트 전극에 대해 단락된 필드 플레이트(71A)를 가진다. 제5a도에 도시된 것처럼, 게이트 전극(70A) 및 필드 플레이트(71A)는, 실리콘 층(30A)으로부터 이격되고 도핑 영역(35A) 상에는 위치하지 않도록 상부 산화물층(40A)의 측면으로 연장된다. 도핑 영역(35A)과, 필드 플레이트(71A)를 갖는 게이트 전극(70A) 사이의 측면 거리(L)와 내압(V)간의 관계가 제5b도에 도시된다. 거리(L)가 마이너스 값으로 표시될 때, 그것은 게이트 전극(70A)과 필드 플레이트(71A) 모두가 도핑 영역(35A)으로부터 측면측으로 거리(L)만큼 떨어져 있다는 것을 뜻한다. 내압은 마이너스 거리(L) 내에서 약 450V로 유지된다. 한편, 거리(L)가 플러스 값으로 표시될 때, 그것은 게이트 전극(70A)과 필드 플레이트( 71A)중 적어도 하나가 거리(L) 만큼 도핑 영역(45A)과 중첩된다는 것을 뜻한다. 제5b도는 플러스 거리(L)가 증가될 경우 내압이 급격히 감소됨을 보여준다. 그러므로, 도핑 영역(35A)이 드리프트 영역(34A) 내에 형성될 때, 게이트 전극(70A)과 필드 플레이트(71A) 모두 도핑 영역(35A) 상에 위치하지 않으면서 상부 산화물층(40A)의 측면으로 연장되는 것이 바람직하다.
실리콘 층(30A)은, 그 상부 표면이, 0.5 ㎛의 두께(T2)를 가지는 제2 부분(3 6A)으로부터 두께(T1)를 가지는 제1 부분(38A)으로 연장되는 경사(37A)를 갖도록 형성된다. 바디 영역(31A)은, 제2 부분(36A)에서부터 제1 부분(38A)으로 향하는 경사(37A)를 따라서 연장되어, 매설 산화물층(20A)에 도달한다. 필드 플레이트(71A)는 경사(37A)에 나란하게 연장되며, 얇은 산화물층(41A)에 의해 바디 영역(31A)으로부터 이격된다. 플러스 전압이 게이트 전극(70A)에 인가될 때, 경사(37A)를 따라 바디 영역(31A)의 표면 근처에 경사진 채널이 형성됨으로써,경사진 채널과 도핑 영역(35 A)을 통해 n형 소스 영역(33A)에서부터 드레인 영역(32A)으로 전자가 흘러 소스 영역과 드레인 영역 사이에 온 상태가 달성된다. 경사진 채널은 트랜지스터의 온-저항을 감소시킨다. 또한, 바디 영역(31A)이 매설 산화물층(20A)에 도달하도록 실리콘 층(30A)내에 형성되고, 드레인 영역(32A)이 매설 산화물층(20A)에서 이격되도록 실리콘 층(30A)내에서 연장될 때, 소스 영역과 드레인 영역간의 내압은 더 증가될 수 있다.
제2 실시예의 변형으로서, 제6도에 도시된 것처럼, 0.5 ㎛의 두께(T3)를 갖는 제3 부분(39B)이 실리콘층(30B)의 0.8㎛의 두께(T2)를 갖는 제2 부분의 측면쪽 및 외측으로 형성될 수도 있다. 이렇게 변형된 박막 트랜지스터는 이하의 특징을 제외하면 제2 실시예의 트랜지스터와 사실상 동일 구조이다. 따라서, 공통 부분과 동작에 대한 중복 설명은 생략한다. 동일 부분은 동일 숫자뒤에 B를 붙여 표기하였다.
n형 드리프트 영역(34B), 측면 선형 도핑 영역(35B), n형 드레인 영역(32B)은, 실리콘 층(30B)의 1.4 ㎛의 두께(T1)을 갖는 제1 부분(38B)내에 형성된다. p형 바디 영역(31B)은 제2 부분(36B)내에 형성된다. 본 변형에서 분리 영역(80B)은 두께(T2) 보다 작은 두께(T3)를 갖는 제3 부분(39B)에 인접되게 형성되므로, LOCO S 방법에 의한 분리 영역(80B)의 형성에 기여할 수 있다.
각각의 상기 실시예에서는 접착된 SOI 기판의 연마에 의해 획득된 SOE 기판이 사용된다. 그러나, SOI 기판 대신에, SIMOX(Separation by Implanted Oxygen), BE(Bonded and Etched)-SOI 기판, 절연 기판 상에 단일 수정 실리콘을 에피텍셜 성장함으로써 형성된 SOI 기판, 또는 스마트 컷(Smart Cut) 기술에 의해 형성된 SOI 기판이 사용 가능하다.
본 발명에서는, 실리콘 층(30)을, 0.4㎛ 초과의 두께(T1)를 가지는 제1 부 분(38) 및, 두께(T1)보다 작은 0.4 ㎛ 내지 1.5 ㎛의 범위에서 결정되는 두께(T2)를 가지는 제2 부분(36)으로 형성함으로써, 다음과 같은 이점을 제공한다.
(1) 제1 부분(38)에 형성된 드리프트 영역(34)은 개선된 전력 소산, 고내압, 낮은 온-저항을 나타낸다.
(2) 단축된 시간 동안 낮아진 온도의 열처리에 의해, 바디 영역(31)은 매설 산화물층(20)에 도달하도록 제2 부분(36)내에서 효과적이고 쉽게 형성될 수 있다.
(3) 제2 부분(36)에 인접한 분리 영역(80)은 LOCOS 방법에서 두꺼운 실리콘 질화물을 사용하지 않고 새 부리 면적을 최소로 제어하면서 쉽게 형성될 수 있다.

Claims (7)

  1. 절연체상 실리콘층(silicon-on-insulator type)의 박막 트랜지스터에 있어서, 반도체 기판 상에 형성된 매설 산화물층과; 상기 매설 산화물층 상에 형성된 제1 전도형의 실리콘층으로서, 제2 전도형의 바디 영역과, 상기 제1 전도형의 소스 영역과, 상기 제1 전도형의 드레인 영역 및, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 상기 제1 전도형의 드리프트 영역을 가지며, 상기 소스 영역이 상기 바디 영역내에서 상기 매설 산화물층으로부터 이격되도록 형성되는, 상기 실리콘층과; 상기 실리콘 층상에 형성된 상부 산화물층과; 상기 바디 영역과 상기 소스 영역 모두에 접촉되는 소스 전극과; 상기 드레인 영역에 접촉되는 드래인 전극 및; 상기 소스 전극과 상기 드레인 전극 사이에 배치되고 얇은 산화물층에 의해 상기 실리콘 층으로부터 이격되는 게이트 전극;을 구비하고, 상기 실리콘 층은, 상기 드리프트 영역이 형성되는 두께(T1)의 제1 부분과, 상기 바디 영역이 상기 매설 산화물층에 도달하도록 형성되는 두께(T2)의 제2 부분으로 형성되고, 상기 두께(T1 및 T2)는 다음의 관계, 즉,
    1.4 ㎛ ＜ T1
    0.4 ㎛ ≤ T2 ≤ 1.5 ㎛
    T2 ＜ T1
    을 만족시키도록 결정되는 절연체상 실리콘형 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제1전도형과 제2 전도형은 각각 n형과 p형인 박막 트랜지스터.
  3. 제1항에 있어서, 상기 드리프트 영역은 측면 선형 도핑 영역에 의해 형성되는 박막 트랜지스터.
  4. 제3항에 있어서, 상기 게이트 전극은 상기 게이트 전극에 대해 단락되는 필드 플레이트를 가지며, 상기 게이트 전극 및 필드 플레이트는, 상기 실리콘층으로부터 이격되면서 상기 선형 도핑 영역 상부에 위치하지 않도록 측면쪽으로 연장되는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 두께(T1)는 1 ㎛ 이상인 박막 트랜지스터.
  6. 제1항에 있어서, 상기 실리콘층은 상기 제2 부분에서 상기 제1 부분으로 연장되는 경사를 가지고 상부 표면상에 형성되고, 상기 바디 영역은 상기 제2 부분으로부터 상기 제1 부분을 향하는 상기 경사를 따라 연장되며, 상기 게이트 전극은, 상기 경사와 나란하면서 상기 얇은 산화물층에 의해 상기 경사로부터 이격되도록 연장되는 필드 플레이트를 갖는, 박막 트랜지스터.
  7. 제1항에 있어서, 상기 드레인 영역은 상기 실리콘 층내에서 상기 매설 산화물층으로부터 이격되도록 형성되는 박막 트랜지스터.
KR1019960052196A 1996-01-26 1996-10-31 절연체상 실리콘(soi)형 박막트랜지스터 KR100249290B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP8012172A JPH09205210A (ja) 1996-01-26 1996-01-26 誘電体分離型半導体装置
JP96-012172 1996-01-26
JP01217396A JP3210853B2 (ja) 1996-01-26 1996-01-26 半導体装置
JP96-012173 1996-01-26

Publications (2)

Publication Number Publication Date
KR970060530A KR970060530A (ko) 1997-08-12
KR100249290B1 true KR100249290B1 (ko) 2000-03-15

Family

ID=26347747

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960052196A KR100249290B1 (ko) 1996-01-26 1996-10-31 절연체상 실리콘(soi)형 박막트랜지스터

Country Status (7)

Country Link
US (1) US5780900A (ko)
EP (1) EP0786818B1 (ko)
KR (1) KR100249290B1 (ko)
CN (1) CN1081833C (ko)
DE (1) DE69634745T2 (ko)
HK (1) HK1000853A1 (ko)
TW (1) TW360982B (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3527034B2 (ja) * 1996-09-20 2004-05-17 株式会社半導体エネルギー研究所 半導体装置
SG67518A1 (en) * 1997-06-30 1999-09-21 Matsushita Electric Works Ltd Solid-state relay
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
US6310378B1 (en) 1997-12-24 2001-10-30 Philips Electronics North American Corporation High voltage thin film transistor with improved on-state characteristics and method for making same
KR100257765B1 (ko) * 1997-12-30 2000-06-01 김영환 기억소자 및 그 제조 방법
JPH11297941A (ja) * 1998-04-09 1999-10-29 Nec Corp 半導体装置
US5969387A (en) * 1998-06-19 1999-10-19 Philips Electronics North America Corporation Lateral thin-film SOI devices with graded top oxide and graded drift region
US6232636B1 (en) 1998-11-25 2001-05-15 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having multiple doping profile slopes in the drift region
US6127703A (en) * 1999-08-31 2000-10-03 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) PMOS device having a drain extension region
US6221737B1 (en) * 1999-09-30 2001-04-24 Philips Electronics North America Corporation Method of making semiconductor devices with graded top oxide and graded drift region
US6369408B1 (en) * 1999-10-06 2002-04-09 Agere Systems Guardian Corp. GaAs MOSFET having low capacitance and on-resistance and method of manufacturing the same
US6483147B1 (en) 1999-10-25 2002-11-19 Advanced Micro Devices, Inc. Through wafer backside contact to improve SOI heat dissipation
US6166411A (en) * 1999-10-25 2000-12-26 Advanced Micro Devices, Inc. Heat removal from SOI devices by using metal substrates
US6191453B1 (en) * 1999-12-13 2001-02-20 Philips Electronics North America Corporation Lateral insulated-gate bipolar transistor (LIGBT) device in silicon-on-insulator (SOI) technology
TW564557B (en) * 1999-12-22 2003-12-01 Matsushita Electric Works Ltd Semiconductor device and process for producing the same
US6552395B1 (en) 2000-01-03 2003-04-22 Advanced Micro Devices, Inc. Higher thermal conductivity glass for SOI heat removal
US6613643B1 (en) 2000-01-28 2003-09-02 Advanced Micro Devices, Inc. Structure, and a method of realizing, for efficient heat removal on SOI
US6847081B2 (en) * 2001-12-10 2005-01-25 Koninklijke Philips Electronics N.V. Dual gate oxide high-voltage semiconductor device
KR100489802B1 (ko) * 2002-12-18 2005-05-16 한국전자통신연구원 고전압 및 저전압 소자의 구조와 그 제조 방법
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
DE102004005948B4 (de) * 2004-02-02 2009-04-02 Atmel Germany Gmbh MOS-Transistor und Verfahren zur Herstellung einer MOS-Transistorstruktur
CN100421255C (zh) * 2004-04-28 2008-09-24 台湾积体电路制造股份有限公司 完全耗尽型soi多临界电压应用
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
WO2006075444A1 (ja) * 2005-01-12 2006-07-20 Sharp Kabushiki Kaisha 半導体装置の製造方法、及び半導体装置
US7217604B2 (en) * 2005-01-31 2007-05-15 International Business Machines Corporation Structure and method for thin box SOI device
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US20060255377A1 (en) * 2005-05-12 2006-11-16 Der-Wei Tu Field effect transistor with novel field-plate structure
JP5105160B2 (ja) 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
US7598128B2 (en) * 2007-05-22 2009-10-06 Sharp Laboratories Of America, Inc. Thin silicon-on-insulator double-diffused metal oxide semiconductor transistor
JP5479671B2 (ja) 2007-09-10 2014-04-23 ローム株式会社 半導体装置
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US10026830B2 (en) * 2015-04-29 2018-07-17 Stmicroelectronics, Inc. Tunneling field effect transistor (TFET) having a semiconductor fin structure
US11195915B2 (en) * 2019-04-15 2021-12-07 Texas Instruments Incorporated Semiconductor devices with a sloped surface

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786580A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 高耐圧半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922327A (en) * 1987-12-24 1990-05-01 University Of Toronto Innovations Foundation Semiconductor LDMOS device with upper and lower passages
US5362979A (en) * 1991-02-01 1994-11-08 Philips Electronics North America Corporation SOI transistor with improved source-high performance
DE69209678T2 (de) * 1991-02-01 1996-10-10 Philips Electronics Nv Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
US5246870A (en) 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
JP2731056B2 (ja) * 1991-10-09 1998-03-25 シャープ株式会社 薄膜トランジスタの製造方法
DE69316256T2 (de) * 1992-03-26 1998-08-06 Texas Instruments Inc Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
US5548150A (en) * 1993-03-10 1996-08-20 Kabushiki Kaisha Toshiba Field effect transistor
US5378912A (en) * 1993-11-10 1995-01-03 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region
US5510275A (en) * 1993-11-29 1996-04-23 Texas Instruments Incorporated Method of making a semiconductor device with a composite drift region composed of a substrate and a second semiconductor material
US5382818A (en) * 1993-12-08 1995-01-17 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786580A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 高耐圧半導体装置

Also Published As

Publication number Publication date
CN1081833C (zh) 2002-03-27
US5780900A (en) 1998-07-14
DE69634745D1 (de) 2005-06-23
CN1158009A (zh) 1997-08-27
EP0786818A2 (en) 1997-07-30
KR970060530A (ko) 1997-08-12
EP0786818B1 (en) 2005-05-18
EP0786818A3 (en) 1998-03-25
HK1000853A1 (en) 2002-08-23
DE69634745T2 (de) 2006-02-23
TW360982B (en) 1999-06-11

Similar Documents

Publication Publication Date Title
KR100249290B1 (ko) 절연체상 실리콘(soi)형 박막트랜지스터
JP3844535B2 (ja) パワーｍｏｓｆｅｔのエッジターミネーション方法および構造
US5120666A (en) Manufacturing method for semiconductor device
US5378655A (en) Method of manufacturing a semiconductor device comprising an insulated gate field effect device
US6461902B1 (en) RF LDMOS on partial SOI substrate
US6307232B1 (en) Semiconductor device having lateral high breakdown voltage element
US5294825A (en) High breakdown voltage semiconductor device
US4236167A (en) Stepped oxide, high voltage MOS transistor with near intrinsic channel regions of different doping levels
JP4669191B2 (ja) 横形超接合半導体デバイス
JP2001516156A (ja) 半導体構成素子
US4845051A (en) Buried gate JFET
JPH0832039A (ja) 半導体装置およびその製造方法
EP0504992B1 (en) A lateral insulated gate field effect semiconductor device
US6399961B1 (en) Field effect transistor having dielectrically isolated sources and drains and method for making same
US5592014A (en) High breakdown voltage semiconductor device
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
KR20010102237A (ko) 반도체 디바이스
US7547586B2 (en) Method of making a self aligned ion implanted gate and guard ring structure for use in a sit
EP1089345B1 (en) Lateral power field-effect transistor
US6010950A (en) Method of manufacturing semiconductor bonded substrate
US11289587B2 (en) Trench power semiconductor component and method of manufacturing the same
KR100492981B1 (ko) 래터럴 이중확산 모스 트랜지스터 및 그 제조방법
KR100201919B1 (ko) 전력 트랜지스터 및 그 제조방법
CN112053953A (zh) 绝缘栅双极型晶体管及其制造方法
GB2215515A (en) A lateral insulated gate field effect transistor and a method of manufacture

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121203

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee