KR100249290B1 - Silicon-on-insulator(soi) type thin film transistor - Google Patents
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Abstract
SOI(Silicon-On-Insulator; 절연체상 실리콘)형 박막 트랜지스터는 반도체기판 상에 형성된 매설 산화물층과, 매설 산화물층 상에 형성된 제1 전도형 실리콘층과, 실리콘층 상에 형성된 상부 산화물층을 구비한다. 실리콘층은 제2 전도형의 바디 영역과, 제1 전도형의 소스 영역과, 제1 전도형의 드레인 영역과, 제1 전도성 드리프트 영역을 가진다. 실리콘층은, 도핑 영역이 형성되는 T1 두께의 제1 부분 및, 바디 영역이 매설 산화물층에 도달하도록 형성되는 T2 두께의 제2 부분으로 형성된다.A silicon-on-insulator (SOI) type thin film transistor has a buried oxide layer formed on a semiconductor substrate, a first conductive silicon layer formed on a buried oxide layer, and an upper oxide layer formed on a silicon layer. do. The silicon layer has a body region of the second conductivity type, a source region of the first conductivity type, a drain region of the first conductivity type, and a first conductive drift region. The silicon layer is formed of a first portion of T1 thickness in which the doped region is formed and a second portion of T2 thickness in which the body region reaches the buried oxide layer.
두께(T1 및 T2)는 다음 관계를 만족시키도록 결정된다.The thicknesses T1 and T2 are determined to satisfy the following relationship.
1.4 ㎛ ＜ T1,1.4 μm <T1,
0.4 ㎛ ≤ T2 ≤ 1.5 ㎛,0.4 μm ≦ T2 ≦ 1.5 μm,
T2 ＜ T1.T2 <T1.
이 트랜지스터는 개선된 전력 소산과, 높은 내압 및 낮은 온 저항을 나타내고, 트랜지스터 제조 공정에 이점을 제공한다.This transistor exhibits improved power dissipation, high breakdown voltage and low on-resistance and provides advantages for the transistor manufacturing process.
Description
본 발명은 개선된 전력 소산(power dissipation), 높은 내압(breakdown volta ge), 낮은 온 저항을 가지는 SOI(Silicon-On-Insulator; 절연체상 실리콘)형 트랜지스터에 관한 것이다.The present invention relates to a silicon-on-insulator (SOI) transistor having improved power dissipation, high breakdown volta ge and low on resistance.
종래, SOI-LDMOSFET(Lateral Double Diffused Metal Oxide Semico nductor Field Effect Transistor)와 IGBD(Insulated Gate Bipolar Transistor)는 전력 트랜지스터로 알려져 있다. SOI-LDMOSFET의 예로서, 제7도에 도시된 것과 같이 선형도핑 프로필을 가지는 고전압 박막 트랜지스터가 미국 특허 제5,300,448호에 개시되었다. 이 트랜지스터는 실리콘 기판(10D)과, 실리콘 기판 상에 형성된 매설산화물층(20D)과, 매설 산화물층 상에 형성된 얇은 실리콘층(30D)과, 상부 산화물층 (40D)을 포함한다. 실리콘 층(30D)은, 소스 영역(33D), 바디 영역(31D), 드레인 영역(32D) 및 선형 도핑 영역(35D)이 형성되는 드리프트 영역(34D)을 가진다. 상부 산화물층(40D)에는, 드레인 영역(32D)에 접촉되는 드레인 전극(50D), 소스 영역(33 D)에 접촉되는 소스 전극(60D), 게이트 산화물층(41D)에 의해 실리콘층(30D)로부터 이격된 게이트 전극(70D)이 존재한다.Conventionally, SOI-LDMOSFET (Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor) and IGBD (Insulated Gate Bipolar Transistor) are known as power transistors. As an example of an SOI-LDMOSFET, a high voltage thin film transistor having a linear doping profile as shown in FIG. 7 is disclosed in US Pat. No. 5,300,448. This transistor includes a silicon substrate 10D, a buried oxide layer 20D formed on the silicon substrate, a thin silicon layer 30D formed on the buried oxide layer, and an upper oxide layer 40D. The silicon layer 30D has a drift region 34D in which a source region 33D, a body region 31D, a drain region 32D, and a linear doped region 35D are formed. In the upper oxide layer 40D, the silicon layer 30D is formed by the drain electrode 50D in contact with the drain region 32D, the source electrode 60D in contact with the source region 33D, and the gate oxide layer 41D. There is a gate electrode 70D spaced from it.
예를 들면, 게이트 전극(70D)에 플러스 전압이 인가될 때, 바디 영역(31D)의 부근에 채널이 형성됨으로써, 그 채널을 통해 소스 영역(33D)에서 드레인 영역(32D)으로 전자가 흘러서 소스 영역과 드레인 영역 사이에 온 상태가 획득된다. 반면에 게이트 전극(70D)으로부터 플러스 전압이 제거되거나 게이트 전극에 마이너스 전압이 인가될 때, 채널이 사라져서 소스 영역과 드레인 영역 사이에는 오프 상태가 획득된다.For example, when a positive voltage is applied to the gate electrode 70D, a channel is formed in the vicinity of the body region 31D, whereby electrons flow from the source region 33D to the drain region 32D through the channel, causing the source to flow. An on state is obtained between the region and the drain region. On the other hand, when a positive voltage is removed from the gate electrode 70D or a negative voltage is applied to the gate electrode, the channel disappears to obtain an off state between the source region and the drain region.
일반적으로, 이런 유형의 트랜지스터는 소스 영역(33D)과 드레인 영역(32D)간의 높은 내압과, 낮은 온-저항을 나타내는 것이 요구된다. 실리콘 층(30D)의 두께가 얇을수록 내압이 감소되는 경향이 있다. 종래 기술에서는, 2000 내지 3000 Å의 두께를 가지는 실리콘 층(30D) 내의 선형 도핑 영역(35D)을 형성함으로써 낮은 온-저항과 높은 내압을 달성하였다. 그러나, 실리콘 층(30D)이 얇아졌을 때, 전력 소산의 문제, 즉, 드리프트 영역(34D)의 방열(heat radiation)의 문제가 발생한다. 그것은 트랜지스터의 열폭주(thermal runaway) 또는 파손을 초래할 것이다. 제2도는 실리콘 층이 얇아질 때, 열저항이 증가됨을 보여준다. 즉, 그것은 실리콘 층이 얇아질수록 전력 소산이 낮아지는 것을 의미한다.In general, this type of transistor is required to exhibit a high breakdown voltage and a low on-resistance between the source region 33D and the drain region 32D. As the thickness of the silicon layer 30D is thinner, the breakdown voltage tends to be reduced. In the prior art, low on-resistance and high breakdown voltage were achieved by forming the linear doped region 35D in the silicon layer 30D having a thickness of 2000 to 3000 kPa. However, when the silicon layer 30D becomes thin, a problem of power dissipation, that is, a problem of heat radiation of the drift region 34D occurs. It will result in thermal runaway or breakdown of the transistor. 2 shows that as the silicon layer becomes thinner, the thermal resistance is increased. That means that the thinner the silicon layer, the lower the power dissipation.
한편으로, 미국 특허 제5,246,870호에는 제8도에 도시된 고전압 박막 트랜지스터가 개시되었다. 이 트랜지스터는 n형 또는 p형 전도성의 실리콘 기판(10E)과, 실리콘 기판 상에 형성된 매설 산화물층(20E)과, 매설 산화물층 상에 형성된 실리콘 층(30E) 및, 상부 산화물층(40E)을 포함한다. 실리콘층(30E)은, n형 전도성 소스 영역(33E)과, p형 전도성의 바디 영역(31E)과, n형 전도성의 드레인 영역(32E) 및, 측면 선형 도핑 영역(35E)을 갖는 드리프트 영역(34E)을 가진다. 실리콘층(30E)은 절연 재료의 분리 영역(80E)에 의해 둘러싸인다. 이 트랜지스터는 또한 드레인 영역(32E)에 접촉하는 드레인 전극(50E)과, 바디 영역(31E) 및 소스 영역(33E)에 모두 접촉하는 소스 전극(60E) 및, 얇은 게이트 산화물층(41E)에 의해 실리콘층(30E)으로부터 이격된 게이트 전극(70E)을 가진다. 이 종래 기술은 1000 내지 2000 Å의 두께를 가지는 실리콘 층(30E)내의 선형 도핑 영역(35E)을 형성함으로써 낮은 온-저항과 소스와 드레인 영역(33E, 32E)사이에 높은 내압을 달성한다. 또한, 게이트 전극(70E)은 단락된 필드 플레이트(71E)를 가진다. 필드 플레이트(71E)는 선형 도핑 영역(35E)위에 위치하므로, 드리프트 영역(34E)은 외부 전자계로부터 양호하게 보호되며, 온-저항은 보다 더 감소된다.On the other hand, US Patent No. 5,246,870 discloses the high voltage thin film transistor shown in FIG. The transistor comprises an n-type or p-type conductive silicon substrate 10E, a buried oxide layer 20E formed on the silicon substrate, a silicon layer 30E formed on the buried oxide layer, and an upper oxide layer 40E. Include. The silicon layer 30E includes a drift region having an n-type conductive source region 33E, a p-type conductive body region 31E, an n-type conductive drain region 32E, and a lateral linear doped region 35E. Has 34E. The silicon layer 30E is surrounded by the isolation region 80E of the insulating material. The transistor is also formed by a drain electrode 50E in contact with the drain region 32E, a source electrode 60E in contact with both the body region 31E and the source region 33E, and a thin gate oxide layer 41E. The gate electrode 70E is spaced apart from the silicon layer 30E. This prior art achieves low on-resistance and high breakdown voltage between the source and drain regions 33E and 32E by forming a linear doped region 35E in the silicon layer 30E having a thickness of 1000 to 2000 kPa. The gate electrode 70E also has a shorted field plate 71E. Since the field plate 71E is located above the linear doped region 35E, the drift region 34E is well protected from external electromagnetic fields, and the on-resistance is further reduced.
그러나, 실리콘층(30E)내의 선형 도핑 영역(35E) 두께가 매우 얇은 까닭에 이 트랜지스터는 전력 소산에 관해서 미국 특허 제5,300,448호의 트랜지스터와 동일한 문제를 지닌다.However, because the thickness of the linear doped region 35E in the silicon layer 30E is very thin, this transistor has the same problem as the transistor of US Pat. No. 5,300,448 in terms of power dissipation.
본 발명은 상기의 문제를 개선하기 위한 SOI(절연체상 실리콘)형 박막 트랜지스터를 제공한다. 즉, 이 트랜지스터는, 반도체 기판 상에 형성된 매설 산화물층과, 매설 산화물층 상에 형성된 제1 전도형의 실리콘 층과, 실리콘 층 상에 형성된 상부 산화물층을 포함한다. 실리콘 층은, 제2 전도형의 바디 영역과, 제1 전도형의 소스 영역과, 제1 전도형의 드래인 영역과, 소스영역과 드레인 영역 사이에 형성된 제1 전도형의 드리프트 영역을 가진다. 소스 영역은 매설 산화물층으로부터 이격되는 바디 영역에 형성된다. 이 트랜지스터는 또한, 바디 영역 및 소스 영역 모두에 접촉하는 소스 전극과, 드레인 영역에 접촉하는 드레인 전극과, 소스 전극과 드레인 전극 사이에 배치되며 얇은 산화물층에 의해 실리콘층으로부터 이격되는 게이트 전극을 가진다. 본 발명에서 실리콘 층은, 드리프트 영역이 형성되는 두께(T1)의 제1 부분 및, 바디 영역이 매설 산화물층에 도달하도록 형성되는 두께(T2)의 제2 부분에 의해 형성된다. 두께(T1 및 T2)는 다음의 관계식을 만족하도록 결정된다.The present invention provides an SOI (insulator phase silicon) type thin film transistor for improving the above problem. That is, the transistor includes a buried oxide layer formed on the semiconductor substrate, a first conductive silicon layer formed on the buried oxide layer, and an upper oxide layer formed on the silicon layer. The silicon layer has a body region of the second conductivity type, a source region of the first conductivity type, a drain region of the first conductivity type, and a drift region of the first conductivity type formed between the source region and the drain region. The source region is formed in the body region spaced apart from the buried oxide layer. The transistor also has a source electrode in contact with both the body region and the source region, a drain electrode in contact with the drain region, and a gate electrode disposed between the source electrode and the drain electrode and spaced apart from the silicon layer by a thin oxide layer. . In the present invention, the silicon layer is formed by the first portion of the thickness T1 in which the drift region is formed and the second portion in the thickness T2 in which the body region reaches the buried oxide layer. The thicknesses T1 and T2 are determined to satisfy the following relationship.
1.4 ㎛ ＜ T11.4 μm <T1
0.4 ㎛ ≤ T2 ≤ 1.5 ㎛0.4 μm ≤ T2 ≤ 1.5 μm
T2 ＜ T1.T2 <T1.
상기 구조를 가지는 본 발명의 트랜지스터는 개선된 전력 소산, 고내압, 낮은 온-저항을 나타내며, 트랜지스터 제조 공정에 있어서 이점을 제공한다. 두께(T1)가 0.4 ㎛ 이하이면, 드리프트 영역의 전력 소산 즉, 방열을 개선시키기에 충분하지 않다. 두께(T2)가 0.4 ㎛ 미만이면, 종래의 실리콘 공정 기술로는 소스 영역의 확산 깊이를 0.3㎛ 이하로 억제할 수 없으므로, 소스 영역이 바디 영역내에서 매설 산화물층에 도달하도록 형성된다는 문제가 발생한다. 이것은 트랜지스터의 내압을 낮춘다. 다른 한편, 두께(T2)가 1.5㎛이상이면, 실리콘 층 내에 바디 영역을 효과적으로 형성하기가 어렵다. 즉, 그것은 바디 영역을 형성하기 위해 높은 온도 및/또는 긴 시간의 열처리를 수행하는 것을 필요로 한다. 이것은 칩 제조단가 상승을 초래한다. 또한, 그런 열처리는 트랜지스터 성능의 변동을 초래할 가능성이 있다. 본 발명의 트랜지스터의 제조 공정에서의 다른 이점은 이하 상세히 설명될 것이다.The transistor of the present invention having the above structure exhibits improved power dissipation, high breakdown voltage, low on-resistance, and provides advantages in the transistor manufacturing process. If the thickness T1 is 0.4 µm or less, it is not sufficient to improve power dissipation, that is, heat dissipation, in the drift region. If the thickness T2 is less than 0.4 µm, the diffusion depth of the source region cannot be suppressed to 0.3 µm or less by the conventional silicon processing technique, so that a problem occurs that the source region is formed to reach the buried oxide layer in the body region. do. This lowers the breakdown voltage of the transistor. On the other hand, if the thickness T2 is 1.5 µm or more, it is difficult to effectively form the body region in the silicon layer. That is, it requires high temperature and / or long time heat treatment to form the body region. This leads to an increase in chip manufacturing cost. In addition, such a heat treatment may cause variation in transistor performance. Other advantages in the manufacturing process of the transistor of the present invention will be described in detail below.
바람직하게는, 제1 부분의 두께(T1)는 드리프트 영역의 전력 소산을 보다 개선하기 위해 1.0㎛ 이상이다.Preferably, the thickness T1 of the first portion is 1.0 μm or more to further improve the power dissipation of the drift region.
본 발명의 양호한 실시예에서, 실리콘 층은, 제2 부분에서 제1 부분으로의 경사 연장에 의해 상부 표면 상에 형성된다. 바디 영역은 제2 부분에서 제1 부분을 향하는 경사를 따라서 연장된다. 게이트 전극은, 상기 경사에 평행하고 얇은 산화물층에 의해 상기 경사로부터 이격되도록 연장되는 필드 플레이트를 가진다. 소스 영역과 드레인 영역 사이에 온-상태를 얻기 위해 게이트 전극 아래의 바디 영역의 경사 주변에만 경사진 채널이 형성되므로, 트랜지스터는 더 낮은 온-저항을 제공할 수 있다.In a preferred embodiment of the invention, the silicon layer is formed on the top surface by the inclined extension from the second portion to the first portion. The body region extends along a slope from the second portion towards the first portion. The gate electrode has a field plate extending parallel to the inclination and spaced apart from the inclination by a thin oxide layer. Since an inclined channel is formed only around the inclination of the body region under the gate electrode to obtain an on-state between the source region and the drain region, the transistor can provide a lower on-resistance.
본 발명의 다른 바람직한 실시예에서는, 드리프트 영역이 선형 도핑 영역에 의해 형성된다. 특히, 바람직하게는, 게이트 전극은 게이트 전극에 단락된 필드 플레이트를 가지며, 게이트 전극 및 필드 플레이트는, 실리콘 층으로부터 이격되고 선형 도핑 영역 상부에는 존재하지 않도록 측면으로 연장된다. 이것은 소스 영역과 드레인 영역 사이에 높은 내압을 제공한다.In another preferred embodiment of the invention, the drift region is formed by a linear doped region. In particular, the gate electrode preferably has a field plate shorted to the gate electrode, the gate electrode and the field plate extending laterally so as to be spaced apart from the silicon layer and not above the linear doped region. This provides a high breakdown voltage between the source region and the drain region.
바람직하게는, 드레인 영역은 매설 산화물층으로부터 이격된다. 바디 영역이 매설 산화물층에 도달하도록 실리콘 층의 제2 부분에 형성되고, 드레인 영역이 매설 산화물층으로부터 이격되도록 실리콘 층내에 형성될 때, 내압을 보다 증가시킬 수 있다.Preferably, the drain region is spaced apart from the buried oxide layer. When the body region is formed in the second portion of the silicon layer to reach the buried oxide layer, and the drain region is formed in the silicon layer so as to be spaced apart from the buried oxide layer, the breakdown voltage can be further increased.
상기 및 다른 목적과 이점은 첨부된 도면과 함께 본 발명의 양호한 실시예에 관한 이하의 설명을 참조하면 명료해질 것이다.These and other objects and advantages will become apparent with reference to the following description of the preferred embodiments of the present invention in conjunction with the accompanying drawings.
제1도는 본 발명에 따른 제1 실시예의 박막 트랜지스터의 단면도.1 is a cross-sectional view of a thin film transistor of a first embodiment according to the present invention.
제2도는 실리콘 층의 두께와 열저항의 관계를 나타낸 도면.2 is a graph showing the relationship between the thickness of the silicon layer and the thermal resistance.
제3도는 0.4㎛미만의 두께(T2)를 가지는 실리콘 층의 일부 단면도.3 is a partial cross-sectional view of a silicon layer having a thickness T2 of less than 0.4 μm.
제4도는 LOCOS 방법에 의한 분리 영역을 형성하기 위한 산화 시간과 산화 실리콘 두께 사이의 관계를 나타낸 도면.4 shows the relationship between oxidation time and silicon oxide thickness to form isolation regions by the LOCOS method.
제5a도는 본 발명에 따른 제2 실시예의 박막 트랜지스터의 단면도이고, 제5b도는 제5a도의 필드 플레이트와 측면 선형 도핑 영역 사이의 측면 거리(L)와 내압(V)간의 관계를 나타낸 도면.FIG. 5A is a cross-sectional view of the thin film transistor of the second embodiment according to the present invention, and FIG. 5B is a diagram showing the relationship between the lateral distance L and the breakdown voltage V between the field plate and the side linear doped region of FIG. 5A.
제6도는 제2 실시예의 변형의 박막 트랜지스터의 단면도.Fig. 6 is a sectional view of the thin film transistor of the modification of the second embodiment.
제7도는 종래 기술의 박막 트랜지스터의 단면도.7 is a cross-sectional view of a thin film transistor of the prior art.
제8도는 종래 기술의 박막 트랜지스터의 단면도.8 is a cross-sectional view of a thin film transistor of the prior art.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : n형 실리콘 기판 20 : 매설 산화물층10: n-type silicon substrate 20: buried oxide layer
30 : n형 실리콘 층 31 : p형 바디 영역30: n-type silicon layer 31: p-type body region
32 : n형 드레인 영역 33 : n형 소스 영역32: n-type drain region 33: n-type source region
34 : n형 드리프트 영역 36 : 제2 부분34: n-type drift region 36: second portion
38 : 제1 부분 40 : 상부 산화물층38: first portion 40: upper oxide layer
41 : 게이트 산화물층 50 : 드레인 전극41 gate oxide layer 50 drain electrode
60 : 소스 전극 70 : 게이트 전극60 source electrode 70 gate electrode
71 : 필드 플레이트 80 : 분리 영역71: field plate 80: separation area
[실시예 1]Example 1
제1도에 도시된 것과 같이, SOI 형의 박막 트랜지스터는, n형 실리콘 기판(10)과, 실리콘 기판 상에 형성된 매설 산화물층(20)과, 매설 산화물층 상에 형성된 n형 실리콘층(30) 및, 상부 산화물층(40)을 포함한다. 실리콘 층(30)은, p형 바디영역(31), n형 드레인 영역(32), n형 소스 영역(33), n형 드리프트 영역(34)을 갖는다. 드리프트 영역(34)은 바디 영역(31)과 드레인 영역(32) 사이에서 연장된다. 소스 영역(33)은 바디 영역(31)내에 형성된다. 상부 산화물층(40)에는, 드레인 영역(32)에 접촉하는 드레인 전극(50)과, 바디 영역(31)과 소스 영역(33) 모두에 접촉하는 소스 전극(60)과, 소스 영역과 드레인 영역 사이에 배치되고 얇은 게이트 산화물층(41)에 의해 실리콘층 (30)으로부터 이격되는 게이트 전극(70)이 존재한다. 게이트 전극(70)은 게이트 전극에 대해 단락된 필드 플레이트(71)를 가진다. 실리콘 층(30)은 두께(T1)를 갖는 제1 부분(38) 및 두께(T2)를 갖는 제2 부분(36)으로 형성된다. 본 실시예에서, 두께(T1 및 T2)는 각각 1.0㎛ 와 0.5㎛이다. 드리프트 영역(34)은 제1 부분(38)내에서 측면으로 연장된다. 또한, 드레인 영역(32)은 제1 부분(38)내에서 매설 산화물층( 20)으로부터 이격되도록 형성된다. 바디 영역(31)과, 소스 영역(33)은, 제2 부분(36)내에서 바디 영역이 매설 산화물층(20)에 도달하여 드레인 영역과 소스 영역 사이의 내압을 증가시키고, 소스 영역(33)은 매설 산화물층(20)으로부터 이격되도록 형성된다.As shown in FIG. 1, the SOI type thin film transistor includes an n-type silicon substrate 10, an embedded oxide layer 20 formed on the silicon substrate, and an n-type silicon layer 30 formed on the embedded oxide layer. ), And an upper oxide layer 40. The silicon layer 30 has a p-type body region 31, an n-type drain region 32, an n-type source region 33, and an n-type drift region 34. The drift region 34 extends between the body region 31 and the drain region 32. Source region 33 is formed in body region 31. The upper oxide layer 40 includes a drain electrode 50 in contact with the drain region 32, a source electrode 60 in contact with both the body region 31 and the source region 33, a source region and a drain region. There is a gate electrode 70 disposed between and spaced apart from the silicon layer 30 by a thin gate oxide layer 41. The gate electrode 70 has a field plate 71 shorted to the gate electrode. The silicon layer 30 is formed of a first portion 38 having a thickness T1 and a second portion 36 having a thickness T2. In the present embodiment, the thicknesses T1 and T2 are 1.0 mu m and 0.5 mu m, respectively. Drift region 34 extends laterally within first portion 38. Further, the drain region 32 is formed to be spaced apart from the buried oxide layer 20 in the first portion 38. In the body region 31 and the source region 33, the body region reaches the buried oxide layer 20 in the second portion 36 to increase the breakdown voltage between the drain region and the source region, and the source region 33 ) Is formed to be spaced apart from the buried oxide layer 20.
게이트 전극(70)에 플러스 전압이 인가될 때, 게이트 전극(70) 아래의 바디 영역(31)의 표면 근처에만 n형 채널 영역이 형성되므로, 그 채널 및 드리프트 형역(34)을 통해 소스 영역(33)에서 드레인 영역(32)으로 전자가 흘러 소스 영역과 드레인 영역 사이에 온-상태가 달성된다. 한편, 게이트 전극(70)으로부터 플러스 전압이 제거되거나 게이트 전극에 마이너스 전압이 인가될 경우, 채널이 사라져서 소스 및 드레인 영역 사이에 오프-상태가 달성된다.When a positive voltage is applied to the gate electrode 70, an n-type channel region is formed only near the surface of the body region 31 under the gate electrode 70, so that the source region (through the channel and drift region 34) is formed. In 33, electrons flow into the drain region 32 to achieve an on-state between the source and drain regions. On the other hand, when a positive voltage is removed from the gate electrode 70 or a negative voltage is applied to the gate electrode, the channel disappears to achieve an off-state between the source and drain regions.
실리콘층의 열저항과 두께 사이의 관계가 제2도에 도시된다. 이것은 실리콘 층(30)이 얇아질수록 열저항이 증가된다는 것을 보여준다. 따라서, 제1부분(38)의 두께(T1)가 얇을수록, 드리프트 영역(34)의 전력 소산은 감소된다. 두께(T1)가 0.4㎛ 이하이면, 트랜지스터의 열폭주의 원인이 될 수 있다. 본 실시예에서, 두께(T1)는 전력 소산을 개선하도록 1㎛로 결정된다. 두께(T1)가 0.4㎛ 보다 증가될 때, 드리프트 영역(34)의 전력 소산이 개선될 수 있다. 또한, 두께(T1)가 0.4 ㎛ 이상, 5 ㎛ 이하의 범위에서 증가될 때, 트랜지스터의 온-저항이 낮아진다.The relationship between the thermal resistance and the thickness of the silicon layer is shown in FIG. This shows that as the silicon layer 30 becomes thinner, the thermal resistance increases. Therefore, the thinner the thickness T1 of the first portion 38, the smaller the power dissipation of the drift region 34 is. If the thickness T1 is 0.4 μm or less, it may cause thermal runaway of the transistor. In the present embodiment, the thickness T1 is determined to be 1 mu m to improve the power dissipation. When the thickness T1 is increased to more than 0.4 mu m, the power dissipation of the drift region 34 can be improved. In addition, when the thickness T1 is increased in the range of 0.4 µm or more and 5 µm or less, the on-resistance of the transistor is lowered.
제2 부분(36)의 두께(T2)가 0.4 ㎛ 미만일 때, 종래의 실리콘 공정 기술로는 소스 영역의 확산 깊이를 0.3 ㎛ 이하로 억제할 수 없기 때문에, 소스 영역(33)이 매설 산화물층(20)에 도달하도록 바디 영역(31)내에 형성되는 문제가 발생한다. 즉, 두께(T2)가 0.4 ㎛ 이하일 때, 바디 영역(31)은, 제3도에 도시한 것과 같이, 소스 전극(60)에 접촉되는 제 1 서브 영역(31a)과, 소스 전극(60)과 매설 산화물층(20) 사이에서 연장되는 소스 영역(33)을 통해 게이트 전극(70)에 면하는 제2 서브 영역(31b)으로 분할된다. 이 경우에, 제2 서브 영역(31b)은 전기적으로 플로팅 상태를 유지하므로, 트랜지스터의 내압이 낮아진다.When the thickness T2 of the second portion 36 is less than 0.4 µm, since the diffusion depth of the source region cannot be suppressed to 0.3 µm or less by the conventional silicon process technology, the source region 33 is embedded with an oxide layer ( The problem arises in the body region 31 to reach 20). That is, when the thickness T2 is 0.4 μm or less, the body region 31 includes the first subregion 31a and the source electrode 60 in contact with the source electrode 60, as shown in FIG. 3. And a second subregion 31b facing the gate electrode 70 through a source region 33 extending between the buried oxide layer 20. In this case, since the second subregion 31b is electrically floating, the breakdown voltage of the transistor is lowered.
제2부분(36)의 두께(T2)가 1.5 ㎛ 초과일 때, 트랜지스터의 제조 공정에 있어서 다음과 같은 문제가 발생한다. 즉, 트랜지스터는 보통, 트랜지스터와 인접하게 장착될 소자로부터 실리콘층(30)을 전기적으로 절연시키기 위해 제2 부분(36)의 외측에 형성되는 분리 영역(80)을 갖는다. 분리 영역(80)은 LOCOS(실리콘의 국부 산화)방법에 의해 형성될 수 있다. LOCOS 방법은, 소정의 패턴에 따라 실리콘 기판상에서 실리콘 질화막을 형성하는 단계 및, 다음에 실리콘 기판을 산화 분위기에서 열처리하는 단계를 포함한다. 열처리 중에 산소 원자는 실리콘 질화막을 통해서 실리콘 기판 내부로 확산될 수 없으므로, 실리콘 기판의 노출된 실리콘 표면은 선택적으로 산화된다. 분리 영역(80)이 LOCOS 방법에 의해 형성될 때, 실리콘의 산화는 분리 영역에 인접한 실리콘 층(30)의 두께(T2) 이상으로 수행된다. 두께(T2)가 증가될 때, 분리 영역(80)을 형성하는 데에는 보다 긴 산화 시간이 필요하다. 예를 들면, 제4도는, LOCOS 방법에 의해 분리 영역을 형성하기 위한 산화시간과 산화된 실리콘의 두께 사이의 관계를 나타내는데, 이것은 1100℃의 산화 온도에서 측정되었다. 제4도는, 산화 시간이 연장되면 산화된 실리콘의 두께는 점차적으로 증가되어 약 1.5 ㎛에서 포화된다는 것을 보여준다. 이 관계로부터, LOCOS 방법에서 채택된 표준 산화 온도인 1100℃에서 1.5 ㎛ 이상의 두께를 갖는 분리 영역을 형성하기가 어렵다는 것을 알 수 있다. 따라서, 제2 부분(36)의 두께(T2)는, 실리콘 층(30)에 인접한 분리 영역(80)을 효과적이고도 쉽게 형성하기 위해 1.5 ㎛이하에서 결정된다.When the thickness T2 of the second portion 36 is more than 1.5 mu m, the following problems occur in the manufacturing process of the transistor. That is, the transistor usually has isolation regions 80 formed outside of the second portion 36 to electrically insulate the silicon layer 30 from the device to be mounted adjacent to the transistor. The isolation region 80 may be formed by the LOCOS (Local Oxidation of Silicon) method. The LOCOS method includes forming a silicon nitride film on a silicon substrate in accordance with a predetermined pattern, and then heat treating the silicon substrate in an oxidizing atmosphere. During the heat treatment, the oxygen atoms cannot diffuse into the silicon substrate through the silicon nitride film, so that the exposed silicon surface of the silicon substrate is selectively oxidized. When the isolation region 80 is formed by the LOCOS method, the oxidation of silicon is carried out to the thickness T2 of the silicon layer 30 adjacent to the isolation region. When the thickness T2 is increased, longer oxidation time is required to form the isolation region 80. For example, FIG. 4 shows the relationship between the oxidation time for forming isolation regions by the LOCOS method and the thickness of oxidized silicon, which was measured at an oxidation temperature of 1100 ° C. 4 shows that as the oxidation time is extended, the thickness of the oxidized silicon gradually increases to saturate at about 1.5 μm. From this relationship, it can be seen that it is difficult to form an isolation region having a thickness of 1.5 μm or more at 1100 ° C., the standard oxidation temperature adopted in the LOCOS method. Thus, the thickness T2 of the second portion 36 is determined below 1.5 μm to effectively and easily form the isolation region 80 adjacent to the silicon layer 30.
또한, LOCOS 방법에서 사용된 실리콘 질화막은 산화 처리 동안 점차적으로 산화된다. 따라서, 분리 영역의 두께가 증가될수록, 실리콘 질화막 아래에서만 실리콘의 산화를 방지하기 위해 보다 두꺼운 실리콘 질화막이 필요하다. 그러나, 두꺼운 실리콘 질화막을 형성하는 데에는 긴 증착 시간이 소요되며, 두꺼운 실리콘 질화막의 큰 내부 압력에 의해 두꺼운 실리콘 질화막의 균열 또는 SOI 웨이퍼의 뒤틀림이 발생될 수도 있다. 따라서 제2 부분(36)의 두께(T2)는, 이러한 문제의 발생을 방지하도록, 1.5㎛ 이하에서 결정된다.In addition, the silicon nitride film used in the LOCOS method is gradually oxidized during the oxidation treatment. Therefore, as the thickness of the isolation region is increased, a thicker silicon nitride film is needed to prevent oxidation of silicon only under the silicon nitride film. However, it takes a long deposition time to form a thick silicon nitride film, and cracking of the thick silicon nitride film or warping of the SOI wafer may occur due to the large internal pressure of the thick silicon nitride film. Therefore, the thickness T2 of the second portion 36 is determined at 1.5 μm or less to prevent the occurrence of such a problem.
또한, 분리 영역이 LOCOS 방법에 의해 형성될 때, 실리콘 질화막의 주변부아래에만 위치하는 실리콘 층은 부분적으로 산화되는 경향이 있다. 실리콘 층의 산화 면적은 보통 "새 부리(bird's beak)"로 알려져 있다. 새 부리 면적은 분리영역의 두께가 증가될수록 확대된다. 확대된 새 부리 면적에 압력 집중 또는 격자 결함이 발생하면 트랜지스터 성능에 악영향을 줄 것이다. 본 발명에서, 제2 부분(36)의 두께(T2)는 새 부리 면적의 형성을 최소로 제어하도록 1.5 ㎛ 이하에서 결정된다.In addition, when the isolation region is formed by the LOCOS method, the silicon layer located only below the periphery of the silicon nitride film tends to be partially oxidized. The oxide area of the silicon layer is commonly known as the "bird's beak". The new beak area expands as the thickness of the separation zone increases. Pressure concentrations or grating defects in the enlarged new beak area will adversely affect transistor performance. In the present invention, the thickness T2 of the second portion 36 is determined at 1.5 μm or less to minimize the formation of a new beak area.
또한, 바디 영역(31)은 매설 산화물층(20)에 도달하도록 실리콘 층(30)의 제2 부분(36)내에 형성되므로, 두께(T2)가 1.5 ㎛ 이상일 때는, 바이 영역을 형성하기 위해 보다 높은 온도 및/ 또는 보다 긴 시간 동안 열처리를 수행할 필요가 있다. 또한. 이러한 열처리는 트랜지스터 성능의 변동을 유발할 가능성이 있다. 따라서, 실리콘 층(30)내에 바디층(31)을 효과적이고 안정하게 형성하기 위해, 제2 부분(36)의 두께(T2)는 1.5 ㎛ 이하로 결정된다.In addition, since the body region 31 is formed in the second portion 36 of the silicon layer 30 to reach the buried oxide layer 20, when the thickness T2 is 1.5 µm or more, it is better to form the via region. It is necessary to carry out the heat treatment at higher temperatures and / or longer times. Also. Such heat treatment may cause variations in transistor performance. Thus, to effectively and stably form the body layer 31 in the silicon layer 30, the thickness T2 of the second portion 36 is determined to be 1.5 μm or less.
결론적으로, 실리콘 층(30)은, 0.4 ㎛ 초과의 두께(T1)를 가지는 제1 부분(38) 및, 두께(T1)보다 작은 0.4 ㎛ 내지 1.5 ㎛의 범위에서 결정되는 두께(T2)를 가지는 제2 부분(36)으로 형성되므로, 본 발명의 트랜지스터는 다음과 같은 이점을 제공한다.In conclusion, the silicon layer 30 has a first portion 38 having a thickness T1 of greater than 0.4 μm and a thickness T2 that is determined in the range of 0.4 μm to 1.5 μm smaller than the thickness T1. Since the second portion 36 is formed, the transistor of the present invention provides the following advantages.
(1) 제1 부분(38)에 형성된 드리프트 영역(34)은 개선된 전력 소산, 고내압, 낮은 온-저항을 나타낸다.(1) The drift region 34 formed in the first portion 38 exhibits improved power dissipation, high breakdown voltage, and low on-resistance.
(2) 단축된 시간 동안 낮아진 온도의 열처리에 의해, 바디 영역(31)은 매설산화물층(20)에 도달하도록 제2 부분(36)내에서 효과적이고 쉽게 형성할 수 있다.(2) By heat treatment at a lower temperature for a shorter time, the body region 31 can be effectively and easily formed in the second portion 36 to reach the buried oxide layer 20.
(3) 제2 부분 (36)에 인접한 분리 영역(80)은 LOCOS 방법에서 두꺼운 실리콘 질화물을 사용하지 않고 새 부리 면적을 최소로 제어하면서 쉽게 형성될 수 있다.(3) The isolation region 80 adjacent to the second portion 36 can be easily formed without using thick silicon nitride in the LOCOS method with minimal control of the new beak area.
[실시예 2]Example 2
제2 실시예의 SOI 형 박막 트랜지스터는 제5a도에 도시된 것처럼, 다음의 특징을 제외하면 제1 실시예의 트랜지스터와 사실상 동일한 구조이다. 따라서 공통부분과 동작에 대한 중복 설명은 생략한다. 동일 부품은 첨자 "A"를 갖는 동일 숫자로 표시된다.The SOI type thin film transistor of the second embodiment has a structure substantially the same as the transistor of the first embodiment except for the following features, as shown in FIG. 5A. Therefore, duplicate descriptions of common parts and operations are omitted. The same parts are denoted by the same numerals with the subscript "A".
n형 드리프트 영역(34A)은 1.0 ㎛의 두께(T1)를 가지는 제1 부분(38A)내에 형성된다. 드리프트 영역(34A)은 제1 부분(38A)의 측면으로 연장되는 선형 도핑영역(35A)을 가진다. 도핑 영역(35A)의 도핑 농도는 p형 바디 영역(31A)에서 n형 드레인 영역(32A)으로 향하는 방향으로 점차적으로 증가된다. 도핑 영역(35A)은 미국 특허 제 5,300,448호에 개시된 방법에 의해 형성될 수 있다. 게이트 전극(70A)은 상부 산화물층(40A)내에 형성되고, 게이트 전극에 대해 단락된 필드 플레이트(71A)를 가진다. 제5a도에 도시된 것처럼, 게이트 전극(70A) 및 필드 플레이트(71A)는, 실리콘 층(30A)으로부터 이격되고 도핑 영역(35A) 상에는 위치하지 않도록 상부 산화물층(40A)의 측면으로 연장된다. 도핑 영역(35A)과, 필드 플레이트(71A)를 갖는 게이트 전극(70A) 사이의 측면 거리(L)와 내압(V)간의 관계가 제5b도에 도시된다. 거리(L)가 마이너스 값으로 표시될 때, 그것은 게이트 전극(70A)과 필드 플레이트(71A) 모두가 도핑 영역(35A)으로부터 측면측으로 거리(L)만큼 떨어져 있다는 것을 뜻한다. 내압은 마이너스 거리(L) 내에서 약 450V로 유지된다. 한편, 거리(L)가 플러스 값으로 표시될 때, 그것은 게이트 전극(70A)과 필드 플레이트( 71A)중 적어도 하나가 거리(L) 만큼 도핑 영역(45A)과 중첩된다는 것을 뜻한다. 제5b도는 플러스 거리(L)가 증가될 경우 내압이 급격히 감소됨을 보여준다. 그러므로, 도핑 영역(35A)이 드리프트 영역(34A) 내에 형성될 때, 게이트 전극(70A)과 필드 플레이트(71A) 모두 도핑 영역(35A) 상에 위치하지 않으면서 상부 산화물층(40A)의 측면으로 연장되는 것이 바람직하다.The n-type drift region 34A is formed in the first portion 38A having a thickness T1 of 1.0 μm. The drift region 34A has a linear doped region 35A extending to the side of the first portion 38A. The doping concentration of the doped region 35A is gradually increased in the direction from the p-type body region 31A to the n-type drain region 32A. Doped region 35A may be formed by the method disclosed in US Pat. No. 5,300,448. The gate electrode 70A is formed in the upper oxide layer 40A and has a field plate 71A shorted to the gate electrode. As shown in FIG. 5A, the gate electrode 70A and the field plate 71A extend to the side of the upper oxide layer 40A so as to be spaced apart from the silicon layer 30A and not located on the doped region 35A. The relationship between the lateral distance L and the breakdown voltage V between the doped region 35A and the gate electrode 70A having the field plate 71A is shown in FIG. 5B. When the distance L is indicated as a negative value, it means that both the gate electrode 70A and the field plate 71A are separated by the distance L laterally from the doped region 35A. The breakdown voltage is maintained at about 450V within the negative distance L. On the other hand, when the distance L is indicated as a positive value, it means that at least one of the gate electrode 70A and the field plate 71A overlaps the doped region 45A by the distance L. 5b shows that the internal pressure decreases rapidly when the plus distance L is increased. Therefore, when the doped region 35A is formed in the drift region 34A, neither the gate electrode 70A nor the field plate 71A is located on the side of the upper oxide layer 40A without being located on the doped region 35A. It is preferred to extend.
실리콘 층(30A)은, 그 상부 표면이, 0.5 ㎛의 두께(T2)를 가지는 제2 부분(3 6A)으로부터 두께(T1)를 가지는 제1 부분(38A)으로 연장되는 경사(37A)를 갖도록 형성된다. 바디 영역(31A)은, 제2 부분(36A)에서부터 제1 부분(38A)으로 향하는 경사(37A)를 따라서 연장되어, 매설 산화물층(20A)에 도달한다. 필드 플레이트(71A)는 경사(37A)에 나란하게 연장되며, 얇은 산화물층(41A)에 의해 바디 영역(31A)으로부터 이격된다. 플러스 전압이 게이트 전극(70A)에 인가될 때, 경사(37A)를 따라 바디 영역(31A)의 표면 근처에 경사진 채널이 형성됨으로써,경사진 채널과 도핑 영역(35 A)을 통해 n형 소스 영역(33A)에서부터 드레인 영역(32A)으로 전자가 흘러 소스 영역과 드레인 영역 사이에 온 상태가 달성된다. 경사진 채널은 트랜지스터의 온-저항을 감소시킨다. 또한, 바디 영역(31A)이 매설 산화물층(20A)에 도달하도록 실리콘 층(30A)내에 형성되고, 드레인 영역(32A)이 매설 산화물층(20A)에서 이격되도록 실리콘 층(30A)내에서 연장될 때, 소스 영역과 드레인 영역간의 내압은 더 증가될 수 있다.The silicon layer 30A has a slope 37A whose upper surface extends from the second portion 3 6A having a thickness T2 of 0.5 μm to the first portion 38A having the thickness T1. Is formed. The body region 31A extends along the inclination 37A from the second portion 36A to the first portion 38A, reaching the buried oxide layer 20A. The field plate 71A extends parallel to the inclination 37A and is spaced apart from the body region 31A by the thin oxide layer 41A. When a positive voltage is applied to the gate electrode 70A, an inclined channel is formed along the slope 37A near the surface of the body region 31A, whereby an n-type source is provided through the inclined channel and the doped region 35A. Electrons flow from the region 33A to the drain region 32A to achieve an on state between the source region and the drain region. The inclined channel reduces the on-resistance of the transistor. In addition, a body region 31A is formed in the silicon layer 30A to reach the buried oxide layer 20A, and a drain region 32A extends in the silicon layer 30A so as to be spaced apart from the buried oxide layer 20A. At this time, the breakdown voltage between the source region and the drain region can be further increased.
제2 실시예의 변형으로서, 제6도에 도시된 것처럼, 0.5 ㎛의 두께(T3)를 갖는 제3 부분(39B)이 실리콘층(30B)의 0.8㎛의 두께(T2)를 갖는 제2 부분의 측면쪽 및 외측으로 형성될 수도 있다. 이렇게 변형된 박막 트랜지스터는 이하의 특징을 제외하면 제2 실시예의 트랜지스터와 사실상 동일 구조이다. 따라서, 공통 부분과 동작에 대한 중복 설명은 생략한다. 동일 부분은 동일 숫자뒤에 B를 붙여 표기하였다.As a variant of the second embodiment, as shown in Fig. 6, the third portion 39B having a thickness T3 of 0.5 mu m is the second portion having a thickness T2 of 0.8 mu m of the silicon layer 30B. It may be formed laterally and outwardly. The thin film transistor thus modified is substantially the same structure as the transistor of the second embodiment except for the following features. Therefore, overlapping descriptions of common parts and operations are omitted. The same part is marked with B after the same number.
n형 드리프트 영역(34B), 측면 선형 도핑 영역(35B), n형 드레인 영역(32B)은, 실리콘 층(30B)의 1.4 ㎛의 두께(T1)을 갖는 제1 부분(38B)내에 형성된다. p형 바디 영역(31B)은 제2 부분(36B)내에 형성된다. 본 변형에서 분리 영역(80B)은 두께(T2) 보다 작은 두께(T3)를 갖는 제3 부분(39B)에 인접되게 형성되므로, LOCO S 방법에 의한 분리 영역(80B)의 형성에 기여할 수 있다.The n-type drift region 34B, the lateral linear doped region 35B, and the n-type drain region 32B are formed in the first portion 38B having a thickness T1 of 1.4 mu m of the silicon layer 30B. P-type body region 31B is formed in second portion 36B. In the present modification, since the isolation region 80B is formed adjacent to the third portion 39B having the thickness T3 smaller than the thickness T2, it may contribute to the formation of the isolation region 80B by the LOCO S method.
각각의 상기 실시예에서는 접착된 SOI 기판의 연마에 의해 획득된 SOE 기판이 사용된다. 그러나, SOI 기판 대신에, SIMOX(Separation by Implanted Oxygen), BE(Bonded and Etched)-SOI 기판, 절연 기판 상에 단일 수정 실리콘을 에피텍셜 성장함으로써 형성된 SOI 기판, 또는 스마트 컷(Smart Cut) 기술에 의해 형성된 SOI 기판이 사용 가능하다.In each of the above embodiments, an SOE substrate obtained by polishing an adhered SOI substrate is used. Instead of SOI substrates, however, the separation by implanted oxide (SIOX), Bonded and Etched (BE) -SOI substrates, SOI substrates formed by epitaxially growing single crystal silicon on insulating substrates, or Smart Cut technology The SOI substrate formed by this can be used.
본 발명에서는, 실리콘 층(30)을, 0.4㎛ 초과의 두께(T1)를 가지는 제1 부 분(38) 및, 두께(T1)보다 작은 0.4 ㎛ 내지 1.5 ㎛의 범위에서 결정되는 두께(T2)를 가지는 제2 부분(36)으로 형성함으로써, 다음과 같은 이점을 제공한다.In the present invention, the silicon layer 30 is the first portion 38 having a thickness T1 of more than 0.4 μm, and the thickness T2 determined in the range of 0.4 μm to 1.5 μm smaller than the thickness T1. By forming the second portion 36 having the following, it provides the following advantages.
(1) 제1 부분(38)에 형성된 드리프트 영역(34)은 개선된 전력 소산, 고내압, 낮은 온-저항을 나타낸다.(1) The drift region 34 formed in the first portion 38 exhibits improved power dissipation, high breakdown voltage, and low on-resistance.
(2) 단축된 시간 동안 낮아진 온도의 열처리에 의해, 바디 영역(31)은 매설 산화물층(20)에 도달하도록 제2 부분(36)내에서 효과적이고 쉽게 형성될 수 있다.(2) By heat treatment at a lower temperature for a shorter time, the body region 31 can be effectively and easily formed in the second portion 36 to reach the buried oxide layer 20.
(3) 제2 부분(36)에 인접한 분리 영역(80)은 LOCOS 방법에서 두꺼운 실리콘 질화물을 사용하지 않고 새 부리 면적을 최소로 제어하면서 쉽게 형성될 수 있다.(3) The isolation region 80 adjacent to the second portion 36 can be easily formed without using thick silicon nitride in the LOCOS method with minimal control of the new beak area.
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Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3527034B2 (en) * | 1996-09-20 | 2004-05-17 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US6211551B1 (en) * | 1997-06-30 | 2001-04-03 | Matsushita Electric Works, Ltd. | Solid-state relay |
| US6346451B1 (en) | 1997-12-24 | 2002-02-12 | Philips Electronics North America Corporation | Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode |
| US6310378B1 (en) | 1997-12-24 | 2001-10-30 | Philips Electronics North American Corporation | High voltage thin film transistor with improved on-state characteristics and method for making same |
| KR100257765B1 (en) * | 1997-12-30 | 2000-06-01 | 김영환 | Memory device and method for fabricating the same |
| JPH11297941A (en) * | 1998-04-09 | 1999-10-29 | Nec Corp | Semiconductor device |
| US5969387A (en) * | 1998-06-19 | 1999-10-19 | Philips Electronics North America Corporation | Lateral thin-film SOI devices with graded top oxide and graded drift region |
| US6232636B1 (en) | 1998-11-25 | 2001-05-15 | Philips Electronics North America Corporation | Lateral thin-film silicon-on-insulator (SOI) device having multiple doping profile slopes in the drift region |
| US6127703A (en) * | 1999-08-31 | 2000-10-03 | Philips Electronics North America Corporation | Lateral thin-film silicon-on-insulator (SOI) PMOS device having a drain extension region |
| US6221737B1 (en) * | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
| US6369408B1 (en) * | 1999-10-06 | 2002-04-09 | Agere Systems Guardian Corp. | GaAs MOSFET having low capacitance and on-resistance and method of manufacturing the same |
| US6483147B1 (en) | 1999-10-25 | 2002-11-19 | Advanced Micro Devices, Inc. | Through wafer backside contact to improve SOI heat dissipation |
| US6166411A (en) * | 1999-10-25 | 2000-12-26 | Advanced Micro Devices, Inc. | Heat removal from SOI devices by using metal substrates |
| US6191453B1 (en) * | 1999-12-13 | 2001-02-20 | Philips Electronics North America Corporation | Lateral insulated-gate bipolar transistor (LIGBT) device in silicon-on-insulator (SOI) technology |
| TW564557B (en) * | 1999-12-22 | 2003-12-01 | Matsushita Electric Works Ltd | Semiconductor device and process for producing the same |
| US6552395B1 (en) | 2000-01-03 | 2003-04-22 | Advanced Micro Devices, Inc. | Higher thermal conductivity glass for SOI heat removal |
| US6613643B1 (en) | 2000-01-28 | 2003-09-02 | Advanced Micro Devices, Inc. | Structure, and a method of realizing, for efficient heat removal on SOI |
| US6847081B2 (en) * | 2001-12-10 | 2005-01-25 | Koninklijke Philips Electronics N.V. | Dual gate oxide high-voltage semiconductor device |
| KR100489802B1 (en) * | 2002-12-18 | 2005-05-16 | 한국전자통신연구원 | Structure of high voltage device and low voltage device, and method of manufacturing the same |
| US7501669B2 (en) | 2003-09-09 | 2009-03-10 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| DE102004005948B4 (en) | 2004-02-02 | 2009-04-02 | Atmel Germany Gmbh | MOS transistor and method of manufacturing a MOS transistor structure |
| CN100421255C (en) * | 2004-04-28 | 2008-09-24 | 台湾积体电路制造股份有限公司 | Fully depleted soi multiple threshold voltage application |
| US7550783B2 (en) * | 2004-05-11 | 2009-06-23 | Cree, Inc. | Wide bandgap HEMTs with source connected field plates |
| US7573078B2 (en) * | 2004-05-11 | 2009-08-11 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
| US9773877B2 (en) * | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
| US7217604B2 (en) * | 2005-01-31 | 2007-05-15 | International Business Machines Corporation | Structure and method for thin box SOI device |
| US11791385B2 (en) * | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| US20060255377A1 (en) * | 2005-05-12 | 2006-11-16 | Der-Wei Tu | Field effect transistor with novel field-plate structure |
| US8283699B2 (en) | 2006-11-13 | 2012-10-09 | Cree, Inc. | GaN based HEMTs with buried field plates |
| US7598128B2 (en) * | 2007-05-22 | 2009-10-06 | Sharp Laboratories Of America, Inc. | Thin silicon-on-insulator double-diffused metal oxide semiconductor transistor |
| JP5479671B2 (en) | 2007-09-10 | 2014-04-23 | ローム株式会社 | Semiconductor device |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US10026830B2 (en) * | 2015-04-29 | 2018-07-17 | Stmicroelectronics, Inc. | Tunneling field effect transistor (TFET) having a semiconductor fin structure |
| US11195915B2 (en) * | 2019-04-15 | 2021-12-07 | Texas Instruments Incorporated | Semiconductor devices with a sloped surface |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786580A (en) * | 1993-09-17 | 1995-03-31 | Toshiba Corp | High-voltage semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922327A (en) * | 1987-12-24 | 1990-05-01 | University Of Toronto Innovations Foundation | Semiconductor LDMOS device with upper and lower passages |
| US5246870A (en) | 1991-02-01 | 1993-09-21 | North American Philips Corporation | Method for making an improved high voltage thin film transistor having a linear doping profile |
| EP0497427B1 (en) * | 1991-02-01 | 1996-04-10 | Koninklijke Philips Electronics N.V. | Semiconductor device for high voltage application and method of making the same |
| US5362979A (en) * | 1991-02-01 | 1994-11-08 | Philips Electronics North America Corporation | SOI transistor with improved source-high performance |
| JP2731056B2 (en) * | 1991-10-09 | 1998-03-25 | シャープ株式会社 | Method for manufacturing thin film transistor |
| DE69316256T2 (en) * | 1992-03-26 | 1998-08-06 | Texas Instruments Inc | High voltage structure with oxide insulated source and RESURF drift zone in solid silicon |
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
| US5378912A (en) * | 1993-11-10 | 1995-01-03 | Philips Electronics North America Corporation | Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region |
| US5510275A (en) * | 1993-11-29 | 1996-04-23 | Texas Instruments Incorporated | Method of making a semiconductor device with a composite drift region composed of a substrate and a second semiconductor material |
| US5382818A (en) * | 1993-12-08 | 1995-01-17 | Philips Electronics North America Corporation | Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode |
-
1996
- 1996-10-14 TW TW085112516A patent/TW360982B/en not_active IP Right Cessation
- 1996-10-16 EP EP96116617A patent/EP0786818B1/en not_active Expired - Lifetime
- 1996-10-16 DE DE69634745T patent/DE69634745T2/en not_active Expired - Lifetime
- 1996-10-17 US US08/733,164 patent/US5780900A/en not_active Expired - Lifetime
- 1996-10-30 CN CN96122891A patent/CN1081833C/en not_active Expired - Fee Related
- 1996-10-31 KR KR1019960052196A patent/KR100249290B1/en not_active IP Right Cessation
-
1997
- 1997-12-10 HK HK97102374A patent/HK1000853A1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786580A (en) * | 1993-09-17 | 1995-03-31 | Toshiba Corp | High-voltage semiconductor device |
Also Published As
| Publication number | Publication date |
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| CN1158009A (en) | 1997-08-27 |
| CN1081833C (en) | 2002-03-27 |
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