CN1288264A - 耐高压的绝缘体上的硅型半导体器件 - Google Patents

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Abstract

一种SOI型半导体器件,夹置绝缘层地层积半导体衬底和作为有源层的第一半导体层,同时在第一半导体层的表面上,形成第二半导体层和有与该第二半导体层不同导电型的第三半导体层,在所述第一半导体层和所述绝缘层的界面上形成有与第一半导体层不同导电型的第四半导体层。该第四半导体层被这样设定,平均单位面积的杂质量大于3×1012/cm2,以便即使在第二和第三半导体层之间施加反向偏置电压,也不会完全耗尽。

Description

耐高压的绝缘体上的硅型半导体器件
本发明涉及具有电介质隔离结构的SOI型半导体器件，特别涉及提高其耐压特性的技术。
作为把半导体集成电路等中各个半导体元件进行相互电隔离的有力方法，采用在作为各半导体元件的有源层的半导体层的底部和侧面部分形成绝缘层的电介质隔离的方法(以下，把这种结构称为‘电介质隔离结构’)。
有该电介质隔离结构的SOI(Silicon On Insulator：绝缘体上的硅)型半导体器件可以消除在使用以往的pn结隔离的半导体器件中产生了问题，就是说，可以消除通过pn结部分产生的漏电流和产生不需要的寄生双极效果那样的问题，特别有希望应用在耐高压半导体器件、模拟开关使用的半导体器件等方面。
作为有这种电介质隔离结构的以往的SOI型半导体器件，例如，可以列举出在日本专利第2896141号公报、日本专利第2878689号公报中披露的半导体器件。
图1和图2是表示作为以往的SOI型半导体器件的具体的n型耐高压MOS晶体管的结构的图。图1所示的n型耐高压MOS晶体管100在作为SOI衬底的支撑衬底的半导体衬底101上面形成作为绝缘膜的氧化硅膜102，而且层积作为SOI衬底的有源层的n-型半导体层103。
在n-型半导体层103中，为了不受相邻形成的半导体元件的电位影响，通过腐蚀形成深度直至氧化硅膜102的隔离沟104。在该隔离沟104的内部侧面上，形成氧化硅膜105，而且在隔离沟104内通过埋入多晶硅106，将n型半导体层103与周围进行电隔离。由此，利用氧化硅膜102和氧化硅膜105，n-型半导体层103被电介质隔离成岛状。
在这样形成的岛状n-型半导体层103的表面上，形成设有栅极氧化膜107、栅极108、用于形成沟道的p型半导体层109、源极112、与源极112连接的形成可包围p型半导体层109的n+型半导体层110、漏极113、与漏极113连接的n+型半导体层111的n型耐高压MOS晶体管。
此外，在图1的结构中，图2所示的n型耐高压MOS晶体管150在n-型半导体层103和氧化硅膜102的界面部分上形成n-型半导体层114，同时在n-型半导体层103和氧化硅膜105的界面部分上形成n+型半导体层115，其上部可与漏极的n+型半导体层111的下部接触。其中，使n-型半导体层114、n+型半导体层115的杂质浓度小，由此，可提耐高压性，以便在n-型半导体层103底面和侧面上也可以形成耗尽层。
在两图所示的n型耐高压MOS晶体管100、150中，对作为支撑衬底的半导体衬底101一般施加0V的电位。其中，对p型半导体层109等提供与上述半导体衬底101大致相同的电位，并且，在对与漏极113连接的n+型半导体层111施加正的高电压变为反向偏置的情况下，p型半导体层109和n-型半导体层103构成的pn结二极管变为反向偏置状态。此时，从p型半导体层109和n-型半导体层103的pn结的界面延伸耗尽层。
该耗尽层利用对n+型半导体层111施加的正的高电位、对半导体衬底101提供的0V电位和对p型半导体层109等提供的电位，在n-型半导体层103的内部均匀地扩展，使内部电场的集中被缓和。
其结果，难以产生n-半导体层103内的电子雪崩击穿。n型耐高压MOS晶体管的耐压特性被n-半导体层103内有无电子雪崩击穿发生来左右，所以通过抑制该电子雪崩击穿，反向耐压性确实提高。
但是，在上述以往的耐高压SOI型半导体器件中，特别是与漏极113连接的n+型半导体层111的电位与提供给半导体衬底101的电位相同，并且，在对p型半导体层109施加大的负电压的反向偏置状态情况下，在n-型半导体层103内不能形成充分的耗尽层，容易产生电子雪崩击穿，存在n型耐高压MOS晶体管的反向耐压特性会显著劣化的问题。
就是说，对p型半导体层109等提供的电压变为大的负值，并且，在对半导体衬底101提供0V、对n+型半导体层111施加的电压变为0V那样的反向偏置状态中，对n+型半导体层111和半导体衬底101的其中任何一个都施加0V电压，两者之间没有电位差。由于该影响，从p型半导体层109和n-型半导体层103的pn结的界面延伸的耗尽层不能充分延伸至n+型半导体层111下部区域的n-型半导体层103中。因此，n-型半导体层103的内部电场集中，容易发生电子雪崩击穿，n型耐高压MOS晶体管的反向耐压特性极大地劣化。
即，在以往的耐高压SOI型半导体器件的结构中，在完全反向偏置状态中，不能维持耐高压性，而在特定的条件下，存在容易发生电子雪崩击穿，耐压特性劣化的问题。
鉴于上述问题，本发明的目的在于提供在任意的反向偏置状态情况下耐压特性良好的SOI型半导体器件。
为了实现上述目的，本发明的SOI型半导体器件配有以下结构：第一半导体层；第二半导体层，形成在所述第一半导体层的第一主表面侧的一部分上；第三半导体层，其导电型与所述第二半导体层不同，形成在所述第一半导体层的主表面侧的与形成所述第二半导体层的位置隔离的位置上；第四半导体层，其导电型与所述第一半导体层不同，形成在所述第一半导体层的第二主表面侧上；第一绝缘层，形成所述第四半导体层的与所述第一半导体层相反侧的主表面上；其中，即使在所述第二和第三半导体层之间施加反向偏置电压的情况下，所述第四半导体层仍包含未完全耗尽量的杂质。
这样，在对第二和第三半导体层施加反向偏置电压的情况下，通过第四半导体层有未完全耗尽的结构，未耗尽的第四半导体层起到使第一半导体层的底部电位基本保持一定的作用，易于在第一半导体层内扩展耗尽层，同时通过对第四半导体层和第一半导体层形成的pn结施加反方向电压，从该pn结部分耗尽层也向第一半导体层侧延伸。其结果，即使将任意的反向偏置状态的电位提供给第二、第三n型半导体层，也可以在第一半导体层的内部均匀地扩大耗尽层，缓和内部电场的集中，可以提供显示良好的反向耐压特性的耐高压SOI型半导体器件。
其中，期望所述第四半导体层的平均单位面积的杂质量大于3×1012/cm2，或大于所述第一半导体层的平均单位面积杂质量的1.5倍以上。由此，可以阻止第四半导体层被完全耗尽，通过反向偏置由第四半导体层和第一半导体层形成的pn结上产生的耗尽层被宽阔地形成在第一半导体层层，有助于第一半导体层内耗尽层的均匀扩展。
此外，在包围所述第一半导体层的所述第二和第三半导体层的周围，通过形成深度达到所述第一绝缘层的隔离沟，同时在所述隔离沟的内部侧面上形成第二绝缘层，即使形成邻接同一半导体衬底的其它半导体元件，也可以不受其电位的影响，可以稳定工作。
其中，在所述第一半导体层和所述隔离沟的内部侧面形成的所述第二绝缘层的界面上，如果形成与所述第四半导体层相同导电型的第五半导体层，那么利用第一半导体层和第五半导体层来进行pn结隔离，更难受到相邻半导体元件的电位影响。
此外，在上述隔离沟中埋入导电性部件，在该导电性部件上设置电极，如果在该电极上例如施加与第一绝缘层上施加的电压相同电位的电压，那么在该部分中就会被电屏蔽，更难受到周围电位的影响。
参照说明本发明特定实施例的附图，从以下论述中，本发明的这些和其它目的、优点和特性将变得明确。
在附图中：
图1是表示有电介质隔离结构的以往的SOI型半导体器件的n型耐高压MOS晶体管结构的图。
图2是表示有电介质隔离结构的以往的另一SOI型半导体器件的n型耐高压MOS晶体管结构的图。
图3是本发明第一实施例的n型耐高压MOS晶体管的主要部分剖面图。
图4A是表示上述第一实施例的n型耐高压MOS晶体管中对源极提供0V处于反向偏置状态情况下的内部电位分布和耗尽层扩展的模拟结果的图，图4B是表示第一实施例的n型耐高压MOS晶体管中对漏极提供0V处于反向偏置状态情青况下的内部电位分布和耗尽层扩展的模拟结果图。
图5A是表示图1所示的以往的n型耐高压MOS晶体管中对源极提供0V处于反向偏置情况下的内部电位分布和耗尽层扩展的模拟结果图，图5B是表示图1所示的以往的n型耐高压MOS晶体管中对漏极提供0V处于反向偏置状态情况下的内部电位分布和耗尽层扩展的模拟结果图。
图6A是表示在以往的和第一实施例的n型耐高压MOS晶体管中对源极提供0V处于反向偏置状态情况下的n-型半导体层的杂质浓度与源/漏间耐压关系的图，图6B是表示在以往的和第一实施例的n型耐高压MOS晶体管中对漏极提供0V处于反向偏置状态情况下的n-型半导体层的杂质浓度与源/漏间耐压的关系图。
图7是表示在第一实施例的n型耐高压MOS晶体管中与氧化硅膜相邻埋入的p型半导体层的杂质浓度与源/漏间耐压的关系图。
图8是本发明第二实施例的n型耐高压MOS晶体管的主要部分剖面图。
图9是本发明第三实施例的n型耐高压MOS晶体管的主要部分剖面图。
图10是本发明第四实施例的n型耐高压MOS晶体管的主要部分剖面图。
图11是本发明第五实施例的耐高压pn二极管的主要部分剖面图。
图12是本发明第六实施例的p型耐高压MOS晶体管的主要部分剖面图。
图13是本发明第七实施例的横型IGBT的主要部分剖面图。
图14是本发明第八实施例的横型可控硅的主要部分剖面图。
以下，根据附图说明本发明的SOI型半导体器件的实施例。
<第一实施例>
作为本发明的SOI型半导体器件的第一实施例，说明n型耐高压MOS晶体管。
(n型耐高压MOS晶体管的结构)
图3是表示本发明第一实施例的n型耐高压MOS晶体管200的结构的主要部分剖面图。如图所示，该n型耐高压MOS晶体管200在作为SOI衬底的支撑衬底的半导体衬底上，通过作为第一绝缘膜的氧化硅膜2，层积形成作为SOI衬底有源层的第一半导体层的n-型半导体层3。在该图中，示出了一个MOS晶体管，但实际上，在同一半导体衬底1上相邻形成多个MOS晶体管元件，为了与彼此相邻的元件电绝缘，在n-型半导体层3的周边部分形成隔离沟4。
该隔离沟4通过腐蚀处理来形成，以便达到直至氧化硅膜2的深度，在其内部侧面上形成作为第二绝缘膜的氧化硅膜5。利用该氧化硅膜5和上述氧化硅膜2，使n-型半导体层3变为被周围的元件导电岛状地隔离的电介质隔离结构。
此外，在隔离沟4内的氧化硅膜5之间埋入作为高阻抗导电材料的多晶硅膜6，假设即使相对于隔离沟4的内部侧面上形成的氧化硅膜5之间的电位不同，通过在多晶硅膜6内流过微小的电流，仍可消除该电位梯度，在隔离沟4中可以不产生不需要的电场。
在这样形成的岛状的n-型半导体层3的表面上，利用众所周知的方法设有栅极氧化膜7、栅极8、用于形成沟道区域的作为第二半导体层的p型半导体层9、源极13、与源极13连接的可包围p型半导体层9那样形成的n+型半导体层10、漏极14、与漏极14连接的作为第三半导体层的n+型半导体层11。此外，在岛状的n-型半导体层3的底部上，在埋入的氧化硅膜2的界面部分上形成作为第四半导体层的p型半导体层12。该p型半导体层12被这样设定，其平均单位面积的杂质量大于3×1012/cm2，以便即使在反向偏置状态中也不会被完全耗尽。下面详细论述。
(制造方法)
这里，简单地说明n型耐高压MOS晶体管200的制造方法。
首先，准备至少在其表面上有n-型半导体层3的半导体衬底(以下称为‘有源层衬底’)，按照离子注入法和热扩散法等在该n-型半导体层3侧的表面上注入预定量以上的杂质，形成p型半导体层12。另外，在作为SOI衬底的支撑衬底的半导体衬底11的表面上按照CVD法等形成氧化硅膜2，粘合该半导体衬底1和形成上述n-型半导体层3的有源层衬底，以便使氧化硅膜2和在n-型半导体层3上形成的p型半导体层12合并在一起，经过施加热处理等进行粘结，形成SOI衬底。
再有，氧化硅膜2不仅形成在半导体衬底1的表面上，还可以形成在形成n-型半导体层3的p型半导体层12的表面上，而且，也可以形成在半导体衬底1和p型半导体层12双方的表面上。
按表面研磨法等从n-型半导体层3侧开始消减上述那样形成的SOI衬底，以便n-型半导体层3达到期望的厚度，接着，以光刻胶掩模或构图的氮化硅膜和氧化硅膜作为掩模，通过腐蚀处理，形成从n-型半导体层3的表面至上述埋入的氧化硅膜2那样的隔离沟4。然后，在隔离沟4的内部侧面部分形成氧化硅膜5，而且埋入多晶硅膜6，使n-型半导体层3被电介质隔离成岛状。
接着，在被电介质隔离的岛状的n-型半导体层3的表面上，形成栅极氧化膜7、栅极8，而且通过进行离子注入和热处理形成用于形成沟道区域的p型半导体层9。然后，形成可包围p型半导体层9的作为源极的n+型半导体层10，同时隔开某个适当的距离以便不连接p型半导体层9，在n-型半导体层3的表层部分形成作为漏极的n+型半导体层11。最后，通过把源极13与p型半导体层9和n+型半导体层10连接，把漏极14与n+型半导体层11连接，制造出n型耐高压MOS晶体管200。
再有，其中，作为形成p型半导体层12的方法，示出了在n-型半导体层3和半导体利底1粘结前，在至少在其表面上有n-型半导体层3的半导体衬底的表面上形成p型半导体层12的方法，但按夹入氧化硅膜2那样使带有n-型半导体层3的半导体衬底粘结半导体衬底1，按照表面研磨法等消减n-型半导体层3以便n-型半导体层3达到期望的厚度后，按照高能量离子注入法等经过进行从n-型半导体层3的表面注入离子等，也可以在n-型半导体层3的底部形成p型半导体层12。
此外，示出了在按夹入氧化硅膜2那样粘结半导体衬底1和有源层衬底后，施加热处理进行接合的方法，但对有源层衬底经过进行注入氧离子等，也可以在n-型半导体层3的底部形成氧化硅膜2。
而且，示出了为了使n-型半导体层3达到期望的厚度，按照研磨法等消减n-型半导体层3的方法，但事先注入氢等，在施加适当的热处理或外力后，通过表面研磨也可以按期望的厚度调整、加工n-型半导体层3。
(耐压特性)
下面，说明本实施例的n型耐高压MOS晶体管200的耐压特性。
在n型耐高压MOS晶体管200中，对作为SOI衬底的支撑衬底的半导体衬底1通常提供0V电压。而且，通过栅极8和源极13对用于形成沟道区域的p型半导体层9和n+型半导体层10提供大致相同的电压，使n型耐高压MOS晶体管200处于截止状态，通过漏极14对n+型半导体层11提供与上述p型半导体层9等电位相比有正的高电位的电压。于是，p型半导体层9和n-型半导体层3构成的pn结二极管变为反向偏置状态，从p型半导体层9和n-型半导体层3的pn结的界面开始耗尽层延伸至n-型半导体层3内。如下所述，该耗尽层的延伸情况对n型耐高压MOS晶体管200的耐压特性产生极大影响。
由于n型耐高压MOS晶体管200处于反向偏置状态，所以对源极13和漏极14施加的电压组合例有各种各样的考虑，但这里特别考察两种情况下的耐压特性，(1)对半导体衬底1提供0V电压，同时对源极13提供0V电压，作为对漏极14的正的高电压，提供400V情况(以下称为‘第一反向偏置状态’)下的耐压特性，和(2)对半导体衬底1提供0V电压，对源极提供400V电压，对漏极14提供0V电压情况(以下称为‘第二反向偏置状态’)下的耐压特性。
图4A是表示上述第一反向偏置状态的n型耐高压MOS晶体管200内部的电压分布和耗尽层扩展的模拟结果的模式图，图4B是表示上述第二反向偏置状态的n型耐高压MOS晶体管200内部的电压分布和耗尽层扩展的模拟结果的模式图，仅分别示出图3的n型耐高压MOS晶体管200的右半部分的主要部分剖面图。
在两图中，从p型半导体层9和n-型半导体层3的pn结的界面至用虚线表示的耗尽层端位置形成耗尽层，无论哪种情况下，n-型半导体层3内部都被完全耗尽。其结果，n-型半导体层3内部的电位分布非常缓和，可缓和内部电场的集中，在n-型半导体层3内部不易发生电子雪崩击穿。一般来说，由于n型耐高压MOS晶体管的耐压特性主要由n-型半导体层3内部是否发生电子雪崩击穿来决定，在利用该特性的n型耐高压MOS晶体管200中，可以获得良好的反向耐压特性。
另一方面，在图1所示的以往的MOS晶体管100的情况下，按照对漏极14和源极13的电压施加方法，不能获得良好的反向耐压特性。
图5A是表示上述第一反向偏置状态下n型耐高压MOS晶体管100内部的电位分布和耗尽层扩展的模拟结果模式图，图5B是表示上述第二反向偏置状态下n型耐高压MOS晶体管100内部的电位分布和耗尽层扩展的模拟结果模式图，仅分别示出图1的n型耐高压MOS晶体管100的右半部分的主要部分剖面图。
如图5A所示，即使是以往的n型耐高压MOS晶体管100，在源极电位为0V的第一反向偏置状态下，与本实施例同样，由于n-型半导体层3内部被完全耗尽，n-型半导体层3内部的电位分布非常缓和，内部电场的集中被缓和，所以在n-型半导体层3内部不易发生电子雪崩击穿，显示良好的反向耐压特性。
但是，作为漏极电位为0V的第二反向偏置状态，由于对n+型半导体层11和半导体衬底1的其中任何一个都施加0V电压，所以如图5B所示，从p型半导体层9和n-型半导体层3的pn结的界面延伸的耗尽层不能充分延伸至n+型半导体层11下部区域的n-型半导体层3，耗尽层的延伸被抑制，内部电场的集中未降低，所以n型耐高压MOS晶体管的反向耐压特性极大地劣化，对源极13不能施加至-400V电压。
作为这样的第二反向偏置状态，由于对n+型半导体层11和半导体衬底1的其中任何一个都施加0V电压，两者间没有电位差，所以在以往的n型耐高压MOS晶体管100的结构中，耗尽层减少，不能避免反向耐压特性的劣化。
但是，按照本实施例的n型耐高压MOS晶体管200的结构，如图4B所示，n-型半导体层3内的所有耗尽层的区域被扩展，可以获得与图4A情况相同的反向耐压特性。
就是说，按照本实施例，在氧化硅膜2和n-型半导体层3之间设有p型半导体层12，同时在整个p型半导体层12中按不形成耗尽层那样来决定其杂质的浓度(平均单位面积的杂质量大于3×1012/cm2量)，由此，未完全耗尽的p型半导体层12起到使n-型半导体层3的底部电位大致保持一定的作用，同时利用对p型半导体层12和n-型半导体层3形成的pn结施加的反向偏置，从该pn结部分开始耗尽层也向n-型半导体层3侧延伸。
如上所述，n型耐高压MOS晶体管的耐压特性由n-型半导体层3内部是否发生电子雪崩击穿来左右，但在本实施例中，即使在第二反向偏置状态下，利用按可不完全耗尽那样设定杂质浓度的p型半导体层12的作用，由于在n-型半导体层3内部所有区域都形成耗尽层，所以其电位分布变得缓和，不易发生电子雪崩击穿。其结果，n型耐高压MOS晶体管显示良好的反向耐压特性。
(各半导体层中包含的杂质量与耐压特性的关系)
图6A、图6B表示比较本发明实施例的n型耐高压MOS晶体管200、(本实施例产品)和以往的n型耐高压MOS晶体管100(以往产品)的源/漏间耐压与作为该晶体管的有源层的n-型半导体层中包含的杂质量(杂质浓度)的关系。图6A表示第一反向偏置状态(源极电位=0V的情况)下源/漏间耐压与杂质浓度的关系，图6B表示第二反向偏置状态(漏极电位=0V的情况)下源/漏间耐压与杂质浓度的关系。
在第一反向偏置状态的情况下，如图6A所示，本实施例产品与以往产品显示出大致相同的特性，尤其在n-型半导体层3的杂质浓度在1.0×1015/cm3的情况下，可达到耐高压。
但是，在第二反向偏置状态的情况下，如图6B所示，在本实施例产品中，可获得与图6A同样良好的耐压特性，但在以往产品的情况下，源/漏间耐压显著地劣化，尤其在n-型半导体层3的杂质浓度在1.0×1015/cm3以下的范围时，与本实施例产品相比要下降一半左右。
于是，在本实施例的n型耐高压MOS晶体管200中，在第一、第二反向偏置状态两种情况下都可以获得良好的源/漏间耐压，尤其在n-型半导体层3的杂质浓度在5.0×1014/cm3～1.0×1015/cm3的情况下，具有明显的效果。
而且，如上所述，在本实施例中，由于在p型半导体层12内未完全形成耗尽层，所以可以提耐高压特性，但耗尽层形成的程度取决于该p型半导体层12中包含的杂质量。因此，不仅在n-型半导体层3和绝缘层2之间插入p型半导体层12，而且必须把该p型半导体层12的杂质量设定为适当的值，以便即使施加预定的反向偏置电压，也可以使p型半导体层12内部未被完全耗尽。
图7是表示本实施例的n型耐高压MOS晶体管的源/漏间耐压的与p型半导体层12的杂质浓度依赖性有关的实验结果的曲线图。再有，在本实验中，施加的电压被设定为第二反向偏置状态，n-型半导体层3的杂质浓度设定为1×1015/cm3，其厚度为20μm。
如图7的曲线所示，如果p型半导体层12的平均单位面积的杂质浓度低于3.0×1012/cm2，那么源/漏间耐压急剧地劣化。这是因为如果p型半导体层12的杂质浓度低于3.0×1012/cm2，那么尤其在第二反向偏置状态时p型半导体层12开始被完全耗尽，p型半导体层12失去把n-型半导体层3的底部电位基本保持一定的作用，不能实现均匀的耗尽层延伸的缘故。因此，n-型半导体层3的内部电场局部集中，n型耐高压MOS晶体管的反向耐压特性极大地劣化。
但是，在杂质浓度为3.0×1012/cm2以上时，则显示良好的耐压特性。这里，杂质浓度有3.0×1012/cm2的临界点，但由于因环境温度等该临界点会微妙地变动，所以为了获得稳定的耐高压特性，期望把杂质浓度设定得超过3.0×1012/cm2。
但是，在对pn结的半导体施加反向偏置电压时，形成夹住pn结界面的耗尽层。如果该耗尽层的整体厚度为W，在p型、n型的各自半导体中形成的耗尽层的厚度为Wp、Wn，那么W=Wp+Wn的关系成立。其中，在p型、n型的各自半导体的平均单位面积的杂质量为dp、dn的情况下，耗尽层的厚度Wp、Wn与杂质量dp、dn大致成反比的关系是众所周知的。
因此，p型半导体层12的杂质浓度越大，p型半导体层12内就越难以形成耗尽层，本发明的p型半导体层12的杂质浓度的最大值是直至在硅上可以固溶杂质的限度(固溶限度)所获得的值。
具体地说，作为P型半导体的杂质，在一般使用硼(B)的情况下，固溶限度为平均单位体积5.0×1020/cm3，如果把它换算成实际器件的平均单位面积量，那么在1.0×1017/cm2左右。
而且，如上所述，图7的实验数据是n-型半导体层3的杂质浓度为1.0×1015/cm3时的数据。如图6A、图6B所示，为了获得良好的耐压特性，期望n-型半导体层3的杂质浓度为1.0×1015/cm3以下，此外，如上所述，如果考虑p型半导体层12的杂质浓度比n-型半导体层3高，使p型半导体层12内不易产生耗尽层，那么p型半导体层12的杂质浓度只要比为了获得良好的耐压特性所必需的n-型半导体层3的杂质浓度的上限值(1.0×1015/cm3)的该p型半导体层12杂质浓度的下限值(3.0×1012/cm2)大，那么在所有n型耐高压MOS晶体管中就可以获得良好的耐压特性。
而且，在一般的半导体元件中，由于n-型半导体层3的杂质量通常被设定为1.0×1015/cm3以下，结果，对于所有的n型耐高压MOS晶体管100来说，可以说p型半导体层12的杂质浓度至少比3.0×1012/cm2大。
另一方面，如果把n-型半导体层3的杂质浓度1.0×1015/cm3换算为平均单位面积的浓度，那么在本例中，由于n-型半导体层3的厚度设定为20μm(2.0×10-3cm)，所以平均单位面积的浓度=(1.0×1015)×(2.0×10-3)＝2.0×1012(/cm2)。
此时，由于只要比为了获得良好的耐压特性所必需的p型半导体层12的杂质浓度的下限值(3.0×1012/cm2)大就可以，结果可知，相对于n-型半导体层3的平均单位面积的杂质浓度，把p型半导体层12的平均单位面积的杂质浓度设定得比(3.0×1012)/(2.0×1012)=1.5倍大就可以。
如上所述，对pn结的半导体施加反向偏置电压时的p型、n型的各个半导体中形成的耗尽层的厚度比与各个半导体的平均单位面积的杂质量有大致反比的关系，此外，由于平均单位面积的杂质浓度可以与各半导体层的厚度无关地设定，所以即使在n-型半导体层3未达到本例那样的20μm的情况下，如果p型半导体层12的平均单位面积的杂质量超过n-型半导体层3的平均单位面积的杂质浓度的1.5倍，就可以获得良好的耐压特性。
于是，在本实施例的n型耐高压MOS晶体管200中，由于有与n-型半导体层3不同的导电型，并且，在n-型半导体层3和绝缘膜2的界面上有包含的杂质浓度按上述条件设定为合适值的p型半导体层12的结构，所以促进了n-型半导体层3内的耗尽层的均匀延伸，由此，n-型半导体层3的内部电场的集中被缓和，可以获得良好的反向耐压特性。
再有，以上就本实施例的n型耐高压MOS晶体管200的结构和杂质量等以特定的第一和第二反向偏置的情况为例进行了说明，但p型半导体层12有助于耗尽层延伸的理论在其它反向偏置状态中也可以同样适用，并且，上述第二反向偏置状态，即对半导体衬底1和漏极14提供0V的电位，同时对源极13提供负的高电位的情况被认为是最容易阻碍耗尽层延伸的条件，结果，在其它所有的反向偏置状态的情况中，只要满足上述结构和p型半导体层12的杂质浓度条件，就可以获得良好的反方向耐高压特性。
&#60第二实施例&#62
图8是表示本发明第二实施例的n型耐高压MOS晶体管210的结构的主要部分剖面图。
与第一实施例的n型耐高压MOS晶体管200(图3)的不同点在于，沿n-型半导体层3和隔离沟4的侧壁上形成的氧化硅膜5的界面形成与p型半导体层12同一导电型的作为第五半导体层的p型半导体层15。
即使在反向偏置时，由于在n-型半导体层3的整个区域中可形成耗尽层，所以与p型半导体层12一样，也期望p型半导体层15的平均单位面积的杂质量大于3×1012/cm2。
这样的加工可以这样进行，例如在n-型半导体层3上形成隔离沟4前，按照离子注入法，在比该隔离沟4的形成范围稍稍宽的范围内形成直达氧化硅膜2的p型半导体层，然后，在其内侧利用腐蚀形成隔离沟4。
通过获得本实施例那样的结构，与第一实施例的n型耐高压MOS晶体管200一样，不仅可以提耐高压特性，而且通过面对氧化硅膜5的p型半导体层15与n-型半导体层3产生的pn结隔离，可以进一步抑制相邻形成的其它SOI半导体元件的电位影响。
&#60第三实施例&#62
图9是表示本发明的SOI型半导体器件的第三实施例的n型耐高压MOS晶体管220的结构的主要部分剖面图。与第二实施例的n型耐高压MOS晶体管210的不同点在于，对隔离沟4内埋入的多晶硅6的表面注入杂质，设置n+型半导体层16，在该n+型半导体层16上设置电极17。
通过获得这样的结构，不仅具有与第一或第二实施例的n型耐高压MOS晶体管200、210相同的耐压特性效果，而且，例如通过电极17，如果对n+型半导体层16提供与半导体衬底1相等的接地电位，那么由于在该部分中进行电屏蔽，所以可以进一步抑制相邻的其它SOI型半导体器件带有的电位影响。
再有，多晶硅6的表层部分设置的n+型半导体层16有用于与电极进行欧姆连接而设置的导电层的目的，代替n+型半导体层16，设置p+型半导体层也可以。
&#60第四实施例&#62
图10是表示本发明的SOI型半导体器件的第四实施例的n型耐高压MOS晶体管230的结构的主要部分剖面图。与图3所示的n型耐高压MOS晶体管200的不同点在于，使源极13和漏极14的n-型半导体层3的相对位置相反。用于形成沟道的p型半导体层9、源极13、与源极13连接的形成可包围p型半导体层9的n+型半导体层10形成在岛状的n-半导体层3的周边部分，漏极14、与漏极14连接的作为第三半导体层的n+型半导体层11形成在岛状的n-型半导体层3的中央部分。利用这样的结构，与第一实施例的n型耐高压MOS晶体管200一样，可以实现显示良好的反向耐压特性的n型耐高压MOS晶体管。
&#60第五实施例&#62
图11是表示本发明的SOI型半导体器件的第五实施例的n型耐高压MOS晶体管240的结构的主要部分剖面图。不形成图3所示的第一实施例的n型耐高压MOS晶体管200的栅极氧化膜7、栅极8、与源极13连接的形成可包围p型半导体层9的n+型半导体层10，而代替n+型半导体层10形成可包围p型半导体层9的n+型半导体层18，同时形成代替源极13的阳极电极19，形成代替漏极14的阴极电极20。
在这样的耐高压pn二极管240中，p型半导体层9、n+型半导体层11、n-型半导体层3和p型半导体层12有与第一实施例的n型耐高压MOS晶体管200的结构完全相同，具有良好的反向耐压特性。
&#60第六实施例&#62
图12是表示本发明的SOI型半导体器件的第六实施例的p型耐高压MOS晶体管250的结构的主要部分剖面图。在与第一实施例的n型耐高压MOS晶体管200同样形成的岛状n-型半导体层3的表面上，设有栅极氧化膜7、栅极8、用于形成沟道的作为第三半导体层的n型半导体层22、源极13、与源极13连接的形成可包围n型半导体层22的p+型半导体层23、漏极14、与漏极14连接的作为第二半导体层的p+型半导体层24、至少包围p+型半导体层24一部分形成可与n型半导体层22连接的p-型半导体层21。此外，在岛状的n-型半导体层3底部的氧化硅膜2的界面上，形成作为第四半导体层的p型半导体层12。
该p型耐高压MOS晶体管250把第一实施例的n型耐高压MOS晶体管200的n+型半导体层11、p型半导体层9、n+型半导体层10分别置换成p-型半导体层21和p+型半导体层24、n型半导体层22、p+型半导体层23，只是杂质导电型相反，其它结构与n型耐高压MOS晶体管200大致相同，与该n型耐高压MOS晶体管同样，是具有良好反向耐压特性的p型耐高压MOS晶体管。
<第七实施例>
图13是表示本发明的SOI型半导体器件的第七实施例的横型绝缘栅双极晶体管(IGBT)260的结构的主要部分剖面图。在与第一实施例的n型耐高压MOS晶体管200同样形成的岛状n-型半导体层3的表面上，设有栅极氧化膜7、栅极8、用于形成沟道的作为第二半导体层的p型半导体层9、源极13、与源极13连接的形成可包围p型半导体层9的n+型半导体层10、漏极14、与漏极14连接的形成可包围p+型半导体层25的作为第三半导体层的n型半导体层26。此外，在岛状的n-型半导体层3底部的氧化硅膜2的界面上，形成作为第四半导体层的p型半导体层12。在该横型IGBT260中，p型半导体层9、n型半导体层26和n-型半导体层3构成的二极管的基本结构与第一实施例的n型耐高压MOS晶体管200相同，利用岛状的n-型半导体层3底部的p型半导体层12，可获得与第一实施例相同的效果，具有良好的反向耐压特性。
&#60第八实施例&#62
图14是表示本发明的SOI型半导体器件的第八实施例的横型可控硅270的结构的主要部分剖面图。在与第一实施例的n型耐高压MOS晶体管200同样形成的岛状n-型半导体层3的表面上，设有作为第二半导体层的p型半导体层27、28、阳极电极18、与阳极电极18连接的形成可包围p型半导体层28的p+型半导体层30、阴极电极19、与阴极电极19连接的形成可包围p型半导体层27的n+型半导体层29、P型控制栅极电极33、与P型控制栅极电极33连接的形成可包围p型半导体层27的p+型半导体层31、N型控制栅极电极34、与N型控制栅极电极34连接的作为第三半导体层3的n+型半导体层32。
此外，在岛状的n-型半导体层3底部的氧化硅膜2的界面部分上，形成作为第四半导体层的p型半导体层12。在该横型可控硅270中，有由p型半导体层28、n-型半导体层3、p型半导体层27和n+型半导体层29构成的pnpn结构，但基本的工作与n型耐高压MOS晶体管200的pn二极管相同，利用岛状的n-型半导体层3底部的p型半导体层12可获得与第一实施例相同的效果，具有良好的反向耐压特性。
&#60变形例&#62
再有，本发明的内容当然不限于上述实施例，可以考虑以下的变形例。
(1)在上述各实施例中，说明了无论在什么情况下，作为SOI衬底有源层的第一半导体层都使用n-型半导体层的情况，但作为该第一半导体层，即使使用p-型半导体层，不用说也可以获得同样的效果。但是，在使用p-型半导体层的情况下，在作为其底部埋入的第一绝缘膜的氧化硅膜的界面上必须形成作为第四半导体层的n型半导体层。
(2)在上述各实施例中，说明了无论什么情况，作为SOI衬底的支撑衬底都使用半导体衬底的情况，但即使把半导体衬底置换成绝缘性衬底，仍可以获得同样的效果。但是，作为SOI衬底的支撑衬底，在使用绝缘性衬底的情况下，按照蒸镀法等，期望在该绝缘性衬底的里面按均匀的厚度形成金属膜等，具有使SOI型半导体器件的里面的电位均匀的结构。
(3)此外，在上述各实施例中，说明了作为岛状的n-型半导体层3的底部或隔离沟4的内部侧面上形成的绝缘膜，使用氧化硅膜的情况，但即使把氧化硅膜置换成氮化硅膜等其它的绝缘膜，仍可获得同样的效果。
尽管参照附图以实例的形式充分地说明了本发明，但应该指出，对于本领域技术人员来说，显然可以进行各种变更和改进。
因此，只要这些变更和改进未脱离本发明的范围，它们都应该归入本发明。

Claims (17)

1．一种SOI型半导体器件，其特征在于，配有以下结构：
·第一半导体层；
·第二半导体层，形成在所述第一半导体层的第一主表面侧的一部分上；
·第三半导体层，其导电型与所述第二半导体层不同，形成在所述第一半导体层的主表面侧的与形成所述第二半导体层的位置隔离的位置上；
·第四半导体层，其导电型与所述第一半导体层不同，形成在所述第一半导体层的第二主表面侧上；
·第一绝缘层，形成在所述第四半导体层的与所述第一半导体层相反侧的主表面上；
其中，即使在所述第二和第三半导体层之间施加反向偏置电压的情况下，所述第四半导体层仍包含未完全耗尽量的杂质。
2．加权利要求1所述的SOI型半导体器件，其特征在于，所述第四半导体层的平均单位面积的杂质量大于3×1012/cm2。
3．如权利要求1所述的SOI型半导体器件，其特征在于，所述第四半导体层的平均单位面积的杂质量大于所述第一半导体层的平均单位面积杂质量的1.5倍以上。
4．如权利要求1所述的SOI型半导体器件，其特征在于，所述第一半导体层的平均单位面积杂质量在5×1014/cm2以上，1×1015/cm2以下。
5．如权利要求1所述的SOI型半导体器件，其特征在于，在所述第一半导体层的包围所述第二和第三半导体层的周围，形成达到所述第一绝缘层深度的隔离沟，并在所述隔离沟的内部侧面上形成第二绝缘层。
6．如权利要求5所述的SOI型半导体器件，其特征在于，在所述第一半导体层和所述隔离沟的内部侧面上形成的所述第二绝缘层的界面上，形成与所述第四半导体层相同导电型的第五半导体层。
7．如权利要求6所述的SOI型半导体器件，其特征在于，所述第五半导体层的平均单位面积的杂质量大于1×1012/cm2。
8．如权利要求6所述的SOI型半导体器件，其特征在于，所述第五半导体层的平均单位面积的杂质量大于所述第一半导体层的平均单位面积杂质量的1.5倍以上。
9．如权利要求5所述的SOI型半导体器件，其特征在于，在所述隔离沟内埋入导电性部件。
10．如权利要求9所述的SOI型半导体器件，其特征在于，在埋入所述隔离沟中的导电性部件上设置电极。
11．如权利要求10所述的SOI型半导体器件，其特征在于，所述导电性部件为多晶硅，所述电极通过导电型半导体层与所述多晶硅欧姆连接。
12．如权利要求1所述的SOI型半导体器件，其特征在于，在所述第四半导体层的与所述第一半导体层相反侧的主表面上与半导体衬底接合，所述第一绝缘层是在所述第四半导体层和所述半导体衬底的至少一个接合面上形成的氧化膜。
13．如权利要求1所述的SOI型半导体器件，其特征在于，所述第一绝缘层由绝缘性衬底构成，在与所述绝缘性衬底的所述第四半导体层相反侧的主表面上形成金属膜。
14．如权利要求1所述的SOI型半导体器件，其特征在于，所述SOI型半导体器件为MOS型晶体管。
15．如权利要求1所述的SOI型半导体器件，其特征在于，所述SOI型半导体器件为pn二极管。
16．如权利要求1所述的SOI型半导体器件，其特征在于，所述SOI型半导体器件为横型绝缘栅双极晶体管。
17．如权利要求1所述的SOI型半导体器件，其特征在于，所述SOI型半导体器件为横型可控硅。
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