JP3007504B2 - 埋込構造を有する半導体素子用ガードリング構造 - Google Patents
埋込構造を有する半導体素子用ガードリング構造Info
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- JP3007504B2 JP3007504B2 JP5044684A JP4468493A JP3007504B2 JP 3007504 B2 JP3007504 B2 JP 3007504B2 JP 5044684 A JP5044684 A JP 5044684A JP 4468493 A JP4468493 A JP 4468493A JP 3007504 B2 JP3007504 B2 JP 3007504B2
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Description
【０００１】
【産業上の利用分野】本発明は、埋込構造を有する半導
体素子において、ｐｎ接合逆方向電流−電圧特性の安定
化技術、及び素子間分離技術に関し、具体的には埋込構
造を有する半導体素子用ガードリング構造に関する。
体素子において、ｐｎ接合逆方向電流−電圧特性の安定
化技術、及び素子間分離技術に関し、具体的には埋込構
造を有する半導体素子用ガードリング構造に関する。
【０００２】
【従来の技術】従来、埋込構造を有する半導体素子の端
部は、ガードリング構造を採用するよりもむしろ、ベベ
ル加工を施すことによって特性の安定化に対応して来
た。しかしながら、ベベル加工を行う場合、素子端面の
角度を制御しなければならず機械的方法に頼っており、
その際に生ずる基板微粉末の表面への付着や端面の荒れ
等は、種々の特性に悪影響を及ぼすという問題点を有す
る。更に、素子の高機能化，低コスト化を指向して進め
られている複合化に対して、素子間分離が必要な場合、
ベベル加工では工程も複雑化し、十分な対応をとれな
い。
部は、ガードリング構造を採用するよりもむしろ、ベベ
ル加工を施すことによって特性の安定化に対応して来
た。しかしながら、ベベル加工を行う場合、素子端面の
角度を制御しなければならず機械的方法に頼っており、
その際に生ずる基板微粉末の表面への付着や端面の荒れ
等は、種々の特性に悪影響を及ぼすという問題点を有す
る。更に、素子の高機能化，低コスト化を指向して進め
られている複合化に対して、素子間分離が必要な場合、
ベベル加工では工程も複雑化し、十分な対応をとれな
い。
【０００３】また、プレーナ構造を有する半導体素子に
おいて使用されているガードリング構造をそのまま埋込
構造を有する半導体素子に適用した場合、ｐ型とｎ型の
高濃度不純物領域を改めて選択的に形成することにな
り、非常に多くの工程を追加する必要が生ずることにな
る。
おいて使用されているガードリング構造をそのまま埋込
構造を有する半導体素子に適用した場合、ｐ型とｎ型の
高濃度不純物領域を改めて選択的に形成することにな
り、非常に多くの工程を追加する必要が生ずることにな
る。
【０００４】 図５は従来の埋込構造を有する半導体素
子におけるガードリング構造の一例である。図５におい
て、１は半導体基板、２はｎ型領域、３は埋込まれた不
純物領域（ｐ＋領域）、４はｎ＋領域、５，５１，５
２，５３は電極、６はガードリングとして形成される
（高濃度）不純物領域、７はｎ＋もしくはｐ＋領域、１
１は半導体基板１に拡がる空乏層の先端、１１は電源で
ある。図５のガードリング構造では、空乏層の拡がりを
制御するための構造を有しないため、空乏層の拡がりが
図５のように突出部上部の高濃度不純物領域で止められ
ずそのまままっすぐに横方向に拡がる可能性が大いにあ
る。即ち、基板１内に拡がる空乏層の先端１０はｎ型領
域２内に侵入してガードリングとして形成される不純物
領域６に到達するだけではなく、場合によっては半導体
基板１中を横方向に走る可能性もある。そのような場合
の埋込まれた不純物領域３とｎ＋領域４との間のｐｎ接
合逆方向電流−電圧特性を図７に示す。図７より明らか
なようにクリープ現象を伴なった不安定な特性となる。
子におけるガードリング構造の一例である。図５におい
て、１は半導体基板、２はｎ型領域、３は埋込まれた不
純物領域（ｐ＋領域）、４はｎ＋領域、５，５１，５
２，５３は電極、６はガードリングとして形成される
（高濃度）不純物領域、７はｎ＋もしくはｐ＋領域、１
１は半導体基板１に拡がる空乏層の先端、１１は電源で
ある。図５のガードリング構造では、空乏層の拡がりを
制御するための構造を有しないため、空乏層の拡がりが
図５のように突出部上部の高濃度不純物領域で止められ
ずそのまままっすぐに横方向に拡がる可能性が大いにあ
る。即ち、基板１内に拡がる空乏層の先端１０はｎ型領
域２内に侵入してガードリングとして形成される不純物
領域６に到達するだけではなく、場合によっては半導体
基板１中を横方向に走る可能性もある。そのような場合
の埋込まれた不純物領域３とｎ＋領域４との間のｐｎ接
合逆方向電流−電圧特性を図７に示す。図７より明らか
なようにクリープ現象を伴なった不安定な特性となる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、埋込
構造を有する半導体素子の従来の製造工程数の増加を小
さく抑えたままで、ｐｎ接合の安定的な逆方向電流−電
圧特性を示すように空乏層の拡がり方を制御するための
埋込構造を有する半導体素子用ガードリング構造を提供
することである。
構造を有する半導体素子の従来の製造工程数の増加を小
さく抑えたままで、ｐｎ接合の安定的な逆方向電流−電
圧特性を示すように空乏層の拡がり方を制御するための
埋込構造を有する半導体素子用ガードリング構造を提供
することである。
【０００６】
【課靡を解決するための手段】本発明における、埋込構
造を有する半導体素子のガードリング構造の特徴は、突
出部のある半導体素子の基板表面下に拡がる空乏層の先
端が、突出部上部に存在する高濃度不純物領域に到達す
るように、この高濃度不純物領域周辺の突出部の側面及
び基板表面、或は内部に、あらかじめ空乏層が形成され
るようポテンシャルを制御する構造が組み込まれている
点である。
造を有する半導体素子のガードリング構造の特徴は、突
出部のある半導体素子の基板表面下に拡がる空乏層の先
端が、突出部上部に存在する高濃度不純物領域に到達す
るように、この高濃度不純物領域周辺の突出部の側面及
び基板表面、或は内部に、あらかじめ空乏層が形成され
るようポテンシャルを制御する構造が組み込まれている
点である。
【０００７】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は埋込構造を有する半導体素子にお
いて、第１領域及びその真上に設けられた第２領域を有
する突出部が基板表面上に形成され、前記第２領域が、
前記第１領域よりも高濃度かつ前記第１領域と同一の導
電型の不純物を含み、前記突出部全体及び前記基板表面
の一部を被覆する電極を有することを特徴とする埋込構
造を有する半導体素子用ガードリング構造（図１）とし
ての構成を有する。
ある。即ち、本発明は埋込構造を有する半導体素子にお
いて、第１領域及びその真上に設けられた第２領域を有
する突出部が基板表面上に形成され、前記第２領域が、
前記第１領域よりも高濃度かつ前記第１領域と同一の導
電型の不純物を含み、前記突出部全体及び前記基板表面
の一部を被覆する電極を有することを特徴とする埋込構
造を有する半導体素子用ガードリング構造（図１）とし
ての構成を有する。
【０００８】或いはまた、前記電極と前記突出部及び基
板表面との間に酸化膜を介在させたことを特徴とする埋
込構造を有する半導体素子用ガードリング構造（図２）
としての構成を有する。
板表面との間に酸化膜を介在させたことを特徴とする埋
込構造を有する半導体素子用ガードリング構造（図２）
としての構成を有する。
【０００９】或いはまた、埋込構造を有する半導体素子
において、第１領域及びその真上に設けられた第２領域
を有する突出部が基板表面上に形成され、前記第２領域
が、前記第１領域よりも高濃度かつ前記第１領域と同一
の導電型の不純物を含み、前記第１及び第２領域の導電
型と逆の導電型の不純物を含む第３領域を、前記突出部
の側面及び前記基板表面の一部に被覆し又は前記突出部
の側面に被覆するとともに前記基板表面の一部に埋め込
んだことを特徴とする埋込構造を有する半導体素子用ガ
ードリング構造（図３，図４）としての構成を有する。
において、第１領域及びその真上に設けられた第２領域
を有する突出部が基板表面上に形成され、前記第２領域
が、前記第１領域よりも高濃度かつ前記第１領域と同一
の導電型の不純物を含み、前記第１及び第２領域の導電
型と逆の導電型の不純物を含む第３領域を、前記突出部
の側面及び前記基板表面の一部に被覆し又は前記突出部
の側面に被覆するとともに前記基板表面の一部に埋め込
んだことを特徴とする埋込構造を有する半導体素子用ガ
ードリング構造（図３，図４）としての構成を有する。
【００１０】
【作用】本発明で提案する埋込構造を有する半導体素子
用ガードリング構造は、埋込構造を有する半導体素子に
おいて、逆方向電圧印加時に基板表面表面に沿って拡が
る空乏層を抑止する目的で存在する突出部上部の高濃度
不純物領域を、ガードリングとして有効に作用させるべ
く、この高濃度不純物領域の周辺部分に、空乏層が拡が
り易くしている。
用ガードリング構造は、埋込構造を有する半導体素子に
おいて、逆方向電圧印加時に基板表面表面に沿って拡が
る空乏層を抑止する目的で存在する突出部上部の高濃度
不純物領域を、ガードリングとして有効に作用させるべ
く、この高濃度不純物領域の周辺部分に、空乏層が拡が
り易くしている。
【００１１】
【実施例１】図１は、本発明の埋込構造を有する半導体
素子用ガードリング構造の代表的な構造の主要部分の断
面図である。図１では、ｎ＋領域４とｎ＋もしくはｐ＋
領域７との間に流れる主電流を遮断するため、ｎ＋領域
４と埋込まれた不純物領域（ｐ＋領域）３との間に、各
々の電極５，５１を通じて電源１１により逆方向電圧を
印加し、その結果としてｎ型半導体基板領域１に、ｎ型
半導体基板領域１と埋込まれた不純物領域（ｐ＋領域）
３との接合面から半導体基板１に拡がる空乏層の先端１
０の位置まで空乏層が拡がっているという状態が示され
ている。図１中６は、ガードリングとして形成される
（高濃度）不純物領域であり、その周辺部分に空乏層が
拡がり易くするために形成された構造が浮遊電極５２で
ある。この浮遊電極５２は、ガードリングとして形成さ
れる不純物領域（ｎ＋領域）６とオーミツク接触されて
おり、浮遊電極５２の電位はガードリングとして形成さ
れる不純物領域（ｎ＋領域）６とほぼ同電位となってい
る．この浮遊電極５２は、ガードリングとして形成され
る不純物領域（ｎ＋領域）６の周辺部分を突出部の側面
を覆いつつ、基板表面のｎ型半導体基板領域１まで形成
されており、ｎ型半導体基板領域１と、ショットキー接
触されている。ここで、浮遊電極５２は、ｎ型半導体基
板領域１に比して電子密度の高いガードリングとして形
成される不純物領域（ｎ＋領域）６と同電位になってい
るため、浮遊電極５２直下のｎ型半導体基板領域１は、
かなり空乏化された状態となっている。従って、埋込ま
れた不純物領域（ｐ＋領域）３とｎ型半導体基板領域１
との接合面から拡がる空乏層は浮遊電極５２直下を急激
に伸び、ガードリングとして形成される不純物領域（ｎ
＋領域）６に到達する。すると、電源１１により逆方向
電圧を増加して、逆方向電流が増大し始める際に生ずる
クリープ現象のない、安定した電流−電圧特性が得られ
る。即ち、図６は本発明により得られる安定したｐｎ接
合逆方向電流−電圧特性である。
素子用ガードリング構造の代表的な構造の主要部分の断
面図である。図１では、ｎ＋領域４とｎ＋もしくはｐ＋
領域７との間に流れる主電流を遮断するため、ｎ＋領域
４と埋込まれた不純物領域（ｐ＋領域）３との間に、各
々の電極５，５１を通じて電源１１により逆方向電圧を
印加し、その結果としてｎ型半導体基板領域１に、ｎ型
半導体基板領域１と埋込まれた不純物領域（ｐ＋領域）
３との接合面から半導体基板１に拡がる空乏層の先端１
０の位置まで空乏層が拡がっているという状態が示され
ている。図１中６は、ガードリングとして形成される
（高濃度）不純物領域であり、その周辺部分に空乏層が
拡がり易くするために形成された構造が浮遊電極５２で
ある。この浮遊電極５２は、ガードリングとして形成さ
れる不純物領域（ｎ＋領域）６とオーミツク接触されて
おり、浮遊電極５２の電位はガードリングとして形成さ
れる不純物領域（ｎ＋領域）６とほぼ同電位となってい
る．この浮遊電極５２は、ガードリングとして形成され
る不純物領域（ｎ＋領域）６の周辺部分を突出部の側面
を覆いつつ、基板表面のｎ型半導体基板領域１まで形成
されており、ｎ型半導体基板領域１と、ショットキー接
触されている。ここで、浮遊電極５２は、ｎ型半導体基
板領域１に比して電子密度の高いガードリングとして形
成される不純物領域（ｎ＋領域）６と同電位になってい
るため、浮遊電極５２直下のｎ型半導体基板領域１は、
かなり空乏化された状態となっている。従って、埋込ま
れた不純物領域（ｐ＋領域）３とｎ型半導体基板領域１
との接合面から拡がる空乏層は浮遊電極５２直下を急激
に伸び、ガードリングとして形成される不純物領域（ｎ
＋領域）６に到達する。すると、電源１１により逆方向
電圧を増加して、逆方向電流が増大し始める際に生ずる
クリープ現象のない、安定した電流−電圧特性が得られ
る。即ち、図６は本発明により得られる安定したｐｎ接
合逆方向電流−電圧特性である。
【００１２】図１における浮遊電極５２が突出部側面及
び基板表面になく、ガードリングとして形成される不純
物領域（ｎ＋領域）６にのみ接触している構造が図５に
示した従来例であり、埋込まれた不純物領域（ｐ＋領
域）３とｎ型半導体基板領域１の接合面より拡がる空乏
層は、特にガードリングとして形成される不純物領域
（ｎ＋領域）６に到達することはほとんどない。即ち、
電源１１による逆方向電圧の増大に伴なって、空乏層が
拡がって行った際、ガードリングとして形成される不純
物領域（ｎ＋領域）６が存在しても空乏層の拡がりを抑
止できず、その結果、図７に示すような、クリープ現象
を伴なった不安定な逆方向電流−電圧特性となる危険性
が高い。
び基板表面になく、ガードリングとして形成される不純
物領域（ｎ＋領域）６にのみ接触している構造が図５に
示した従来例であり、埋込まれた不純物領域（ｐ＋領
域）３とｎ型半導体基板領域１の接合面より拡がる空乏
層は、特にガードリングとして形成される不純物領域
（ｎ＋領域）６に到達することはほとんどない。即ち、
電源１１による逆方向電圧の増大に伴なって、空乏層が
拡がって行った際、ガードリングとして形成される不純
物領域（ｎ＋領域）６が存在しても空乏層の拡がりを抑
止できず、その結果、図７に示すような、クリープ現象
を伴なった不安定な逆方向電流−電圧特性となる危険性
が高い。
【００１３】プレーナ構造を有する半導体素子でよく用
いられているガードリング構造を、突出部を有する埋込
構造を有する半導体素子にそのまま用いた場合、追加す
べき製造工程数が、かなり多くなる。従来の埋込構造を
有する半導体素子の製造工程数を増やすことなく、有効
に作用するガードリングを形成することが、実用的であ
り、このことを考慮に入れると、図５の従来例に示した
通り、空乏層の拡がりを抑止するためのガードリングと
して形成される不純物領域（ｎ＋領域）６は、突出部上
部に存在することとなり、基板表面を拡がる空乏層の先
端が、突出部上部に存在するガードリングとして形成さ
れる不純物領域（ｎ＋領域）６に確実に到達するよう
に、図１に示したような浮遊電極５２を有効に利用して
ポテンシャルを制御するための構造を追加形成すること
が必要となる。
いられているガードリング構造を、突出部を有する埋込
構造を有する半導体素子にそのまま用いた場合、追加す
べき製造工程数が、かなり多くなる。従来の埋込構造を
有する半導体素子の製造工程数を増やすことなく、有効
に作用するガードリングを形成することが、実用的であ
り、このことを考慮に入れると、図５の従来例に示した
通り、空乏層の拡がりを抑止するためのガードリングと
して形成される不純物領域（ｎ＋領域）６は、突出部上
部に存在することとなり、基板表面を拡がる空乏層の先
端が、突出部上部に存在するガードリングとして形成さ
れる不純物領域（ｎ＋領域）６に確実に到達するよう
に、図１に示したような浮遊電極５２を有効に利用して
ポテンシャルを制御するための構造を追加形成すること
が必要となる。
【００１４】また、図１に示した構造例において、各々
の領域の導電型は、反対の導電型でも何ら問題となるこ
とはない。主素子としては埋込構造を有する静電誘導ト
ランジスタ、サイリスタ、或いはＧＴＯに適用すること
ができる。或いはまた、他の素子構造として例えばラテ
ラルバイポーラ，ＩＧＢＴ，ＭＯＳゲートデバイス，Ｍ
ＯＳ制御デバイス等にも必要に応じて適用することがで
きる。そして、それに伴ない、各電極５，５１，５２，
５３等の間に印加される電圧の方向も適宜選定される。
の領域の導電型は、反対の導電型でも何ら問題となるこ
とはない。主素子としては埋込構造を有する静電誘導ト
ランジスタ、サイリスタ、或いはＧＴＯに適用すること
ができる。或いはまた、他の素子構造として例えばラテ
ラルバイポーラ，ＩＧＢＴ，ＭＯＳゲートデバイス，Ｍ
ＯＳ制御デバイス等にも必要に応じて適用することがで
きる。そして、それに伴ない、各電極５，５１，５２，
５３等の間に印加される電圧の方向も適宜選定される。
【００１５】本発明における主素子は、特に限定された
ものではないが、例えは図１に沿って説明すると、ｎ型
半導体基板１の一方の表面に形成されたｎ+ もしくはｐ
+ 領域７、及びｎ型半導体基板１のもう一方の表面に形
成されたｎ+ 領域４、及びこれらの領域の間の基板内部
に埋め込んで形成された埋込まれた不純物領域（ｐ+領
域）３、及び埋込まれた不純物領域（ｐ+ 領域）３とｎ
+ 領域４に挟まれたｎ型領域２、及び各電極５，５１，
５２，５３とからなる埋込構造を有する半導体素子であ
る。この主素子は、埋込構造を有している各種トランジ
スタ，各種サイリスタ等の半導体素子であればよく、何
ら限定されるものではなく、ｎ型半導体基板１やｎ型領
域２の不純物の種類や濃度も主素子の種類に応じて適宜
決定される。ｎ型領域２は、各種エピタキシャル成長等
の手段によっても、また、イオン注入法等の手段によっ
ても形成される領域である。
ものではないが、例えは図１に沿って説明すると、ｎ型
半導体基板１の一方の表面に形成されたｎ+ もしくはｐ
+ 領域７、及びｎ型半導体基板１のもう一方の表面に形
成されたｎ+ 領域４、及びこれらの領域の間の基板内部
に埋め込んで形成された埋込まれた不純物領域（ｐ+領
域）３、及び埋込まれた不純物領域（ｐ+ 領域）３とｎ
+ 領域４に挟まれたｎ型領域２、及び各電極５，５１，
５２，５３とからなる埋込構造を有する半導体素子であ
る。この主素子は、埋込構造を有している各種トランジ
スタ，各種サイリスタ等の半導体素子であればよく、何
ら限定されるものではなく、ｎ型半導体基板１やｎ型領
域２の不純物の種類や濃度も主素子の種類に応じて適宜
決定される。ｎ型領域２は、各種エピタキシャル成長等
の手段によっても、また、イオン注入法等の手段によっ
ても形成される領域である。
【００１６】本実施例１におけるガードリングは、ｎ＋
領域４と同時に形成されたガードリングとして形成され
る不純物領域（ｎ＋領域）６と、このガードリングとし
て形成される不純物領域（ｎ＋領域）６にオーミツク接
触され、突出部側面で、ｎ型領域２とショットキー接触
され、更に基板表面でｎ型半導体基板１とショットキー
接触された、浮遊電極５２とから構成される。浮遊電極
５２の材料は、特に限定されたものでなく、ｎ型半導体
基板１やｎ型領域２の不純物濃度に応じて、浮遊電極５
２の直下の半導体基板１の領域内に空乏層が拡がり易い
仕事関数をもつ材料を決めれば良い。ここで、ｎ型半導
体基板１とｎ型領域２の不純物濃度に大きな差が存在す
る場合、イオン注入法等の適当な方法を用いて選択的に
不純物領域を形成することで、調整すれば問題なく、シ
ョットキー接合を形成できる。
領域４と同時に形成されたガードリングとして形成され
る不純物領域（ｎ＋領域）６と、このガードリングとし
て形成される不純物領域（ｎ＋領域）６にオーミツク接
触され、突出部側面で、ｎ型領域２とショットキー接触
され、更に基板表面でｎ型半導体基板１とショットキー
接触された、浮遊電極５２とから構成される。浮遊電極
５２の材料は、特に限定されたものでなく、ｎ型半導体
基板１やｎ型領域２の不純物濃度に応じて、浮遊電極５
２の直下の半導体基板１の領域内に空乏層が拡がり易い
仕事関数をもつ材料を決めれば良い。ここで、ｎ型半導
体基板１とｎ型領域２の不純物濃度に大きな差が存在す
る場合、イオン注入法等の適当な方法を用いて選択的に
不純物領域を形成することで、調整すれば問題なく、シ
ョットキー接合を形成できる。
【００１７】また、本実施例１に示した構造の素子は、
図５に示した従来の構造の素子の電極用マスクパターン
のガードリング部の寸法を変更するだけで、製造工程数
を全く増加させずに容易に製造することができる。
図５に示した従来の構造の素子の電極用マスクパターン
のガードリング部の寸法を変更するだけで、製造工程数
を全く増加させずに容易に製造することができる。
【００１８】
【実施例２】図２は、本発明における第２の実施例とし
ての埋込構造を有する半導体素子用ガードリング構造の
断面図である。図２中、図１と同一の箇所については、
同じ番号を付し、説明は省略する。
ての埋込構造を有する半導体素子用ガードリング構造の
断面図である。図２中、図１と同一の箇所については、
同じ番号を付し、説明は省略する。
【００１９】本実施例２におけるガードリングは、ｎ型
半導体基板１及びｎ型領域２と浮遊電極５２との間に、
数十〜数百オングストロームの厚さの酸化膜９が形成さ
れ、いわゆるＭＯＳ(Metal-Oxide-Semiconductor) 構造
となっている。浮遊電極５２は、ガードリングとして形
成される不純物領域（ｎ+ 領域）６とオーミック接触さ
れているため、浮遊電極５２とガードリングとして形成
される不純物領域（ｎ+ 領域）６とは、ほぼ同電位とな
っている。従って、浮遊電極５２とその直下のｎ型半導
体基板１の領域間には、ガードリングとして形成される
不純物領域（ｎ+ 領域）６とｎ型半導体基板１との間に
生ずる電圧が存在し、浮遊電極５２直下のｎ型半導体基
板１の領域は、かなりの程度空乏化が進んだ状態となっ
ており、実施例１と全く同じ原理で、本発明の目的を達
成できることがわかる。
半導体基板１及びｎ型領域２と浮遊電極５２との間に、
数十〜数百オングストロームの厚さの酸化膜９が形成さ
れ、いわゆるＭＯＳ(Metal-Oxide-Semiconductor) 構造
となっている。浮遊電極５２は、ガードリングとして形
成される不純物領域（ｎ+ 領域）６とオーミック接触さ
れているため、浮遊電極５２とガードリングとして形成
される不純物領域（ｎ+ 領域）６とは、ほぼ同電位とな
っている。従って、浮遊電極５２とその直下のｎ型半導
体基板１の領域間には、ガードリングとして形成される
不純物領域（ｎ+ 領域）６とｎ型半導体基板１との間に
生ずる電圧が存在し、浮遊電極５２直下のｎ型半導体基
板１の領域は、かなりの程度空乏化が進んだ状態となっ
ており、実施例１と全く同じ原理で、本発明の目的を達
成できることがわかる。
【００２０】また、本実施例２における酸化膜９の厚さ
は、ｎ型半導体基板１及びｎ型領域２の不純物濃度に応
じて、ｎ型半導体基板１の領域の空乏化を、どの程度進
めるかによって好適に決定される。更に、酸化膜９は、
窒化膜等の他の絶縁材料でも何ら問題はないが、材料の
誘電率等の物性に応じて、その膜厚を適宜決定しなけれ
ばならない。
は、ｎ型半導体基板１及びｎ型領域２の不純物濃度に応
じて、ｎ型半導体基板１の領域の空乏化を、どの程度進
めるかによって好適に決定される。更に、酸化膜９は、
窒化膜等の他の絶縁材料でも何ら問題はないが、材料の
誘電率等の物性に応じて、その膜厚を適宜決定しなけれ
ばならない。
【００２１】また、浮遊電極５２の材料は、アルミニウ
ム等の通常の半導体素子に用いられている材料であって
十分であるが、酸化膜９上に低抵抗のポリシリコン層を
形成した上に、金属電極を形成するような多重構造の電
極であっても何ら問題はない。
ム等の通常の半導体素子に用いられている材料であって
十分であるが、酸化膜９上に低抵抗のポリシリコン層を
形成した上に、金属電極を形成するような多重構造の電
極であっても何ら問題はない。
【００２２】また、ｎ型半導体基板１とｎ型領域２の不
純物濃度に大きな差が存在する場合については、イオン
注入法等の適当な方法を用いて選択的に不純物領域を形
成することで調整するという、実施例１で述べた方法と
同様の方法により、要求を満足するＭＯＳ構造を形成す
ることができる。
純物濃度に大きな差が存在する場合については、イオン
注入法等の適当な方法を用いて選択的に不純物領域を形
成することで調整するという、実施例１で述べた方法と
同様の方法により、要求を満足するＭＯＳ構造を形成す
ることができる。
【００２３】また、本実施例２に示した構造の素子の工
程は、図５に示した従来例の構造の素子の製造工程と比
較して、薄い酸化膜９を選択的に形成する工程が加わる
のみで、工程数の増加は少ない。
程は、図５に示した従来例の構造の素子の製造工程と比
較して、薄い酸化膜９を選択的に形成する工程が加わる
のみで、工程数の増加は少ない。
【００２４】
【実施例３】本発明における第３の実施例としての埋込
構造を有する半導体素子用ガードリング構造の断面図を
図３に示す。本実施例３におけるガードリング構造は、
ガードリングとして形成される不純物領域（ｎ＋領域）
６の周辺にある突出部側面及基板表面に浅いｐ＋領域８
を形成した構造である。ｐ＋領域８とｎ型半導体基板１
及びｎ型領域２との間には、ｐｎ接合面に沿って空乏層
が拡がり、突出部上部のガードリングとして形成される
不純物領域（ｎ＋領域）６に到達する。
構造を有する半導体素子用ガードリング構造の断面図を
図３に示す。本実施例３におけるガードリング構造は、
ガードリングとして形成される不純物領域（ｎ＋領域）
６の周辺にある突出部側面及基板表面に浅いｐ＋領域８
を形成した構造である。ｐ＋領域８とｎ型半導体基板１
及びｎ型領域２との間には、ｐｎ接合面に沿って空乏層
が拡がり、突出部上部のガードリングとして形成される
不純物領域（ｎ＋領域）６に到達する。
【００２５】ｐ＋領域８の形状は、必ずしも図３のよう
に一面に存在している必要はなく、複数個のｐ＋領域８
に分断されていても良いが、その場合のｐ＋領域８間の
基板表面に拡がった空乏層の先端１０がガードリングと
して形成される不純物領域（ｎ＋領域）６に確実に到達
するよう好適に決定しなければいけない。また、ｐ＋領
域８上には、ｐ＋領域８とオーミック接触している電極
５２を付し、ｐ＋領域８の内部にポテンシャル差が生じ
ないようにしても良いことは述べるまでもない。
に一面に存在している必要はなく、複数個のｐ＋領域８
に分断されていても良いが、その場合のｐ＋領域８間の
基板表面に拡がった空乏層の先端１０がガードリングと
して形成される不純物領域（ｎ＋領域）６に確実に到達
するよう好適に決定しなければいけない。また、ｐ＋領
域８上には、ｐ＋領域８とオーミック接触している電極
５２を付し、ｐ＋領域８の内部にポテンシャル差が生じ
ないようにしても良いことは述べるまでもない。
【００２６】
【実施例４】図４は本発明の第４の実施例としての埋込
構造を有する半導体素子用ガードリング構造の断面図で
ある。即ち、ｐ+ 領域８は、図３の実施例３のように半
導体内部に形成する必要は必ずしもないため図４に示し
たように、ＣＶＤ法(Chemical Vapor Deposition法) 等
の方法を用いて新たなｐ+ 領域８′を形成しても良い。
図４に示した構造は、ｐ+ 領域８′上に、低抵抗電極５
４を付し、ｐ+ 領域８′内に電位差が生ずることのない
ような構造である。
構造を有する半導体素子用ガードリング構造の断面図で
ある。即ち、ｐ+ 領域８は、図３の実施例３のように半
導体内部に形成する必要は必ずしもないため図４に示し
たように、ＣＶＤ法(Chemical Vapor Deposition法) 等
の方法を用いて新たなｐ+ 領域８′を形成しても良い。
図４に示した構造は、ｐ+ 領域８′上に、低抵抗電極５
４を付し、ｐ+ 領域８′内に電位差が生ずることのない
ような構造である。
【００２７】実施例３，４で示した構造の製造工程は、
図５に示した従来例の構造の製造工程に比べ、ｐ+ 領域
８を選択的に形成する工程か或はｐ+ 領域８′を選択的
に成長する工程を付加することで、製造工程数の増加を
小さく抑えたままの工程でよい。
図５に示した従来例の構造の製造工程に比べ、ｐ+ 領域
８を選択的に形成する工程か或はｐ+ 領域８′を選択的
に成長する工程を付加することで、製造工程数の増加を
小さく抑えたままの工程でよい。
【００２８】
【実施例５】図８は本発明の第５の実施例としての埋込
構造を有する半導体素子用ガードリング構造の断面図で
ある。図２に示した第２の実施例の構造に対して表面部
分の酸化膜９を一部除去して、メサエッチングを施し溝
部を設けた例である。このように更に半導体基板１に溝
部６０を設けることによって素子領域の耐圧を基板のパ
ンチスルー電圧で決まる耐圧まで高くすることができ
る。
構造を有する半導体素子用ガードリング構造の断面図で
ある。図２に示した第２の実施例の構造に対して表面部
分の酸化膜９を一部除去して、メサエッチングを施し溝
部を設けた例である。このように更に半導体基板１に溝
部６０を設けることによって素子領域の耐圧を基板のパ
ンチスルー電圧で決まる耐圧まで高くすることができ
る。
【００２９】図８の構造において、半導体基板の厚さを
２００μｍ，抵抗率を７５Ω−ｃｍ，メサエッチされた
溝部６０の探さを８０μｍ，ｐ＋領域３とｎ＋領域６の
横方向の寸法を約４７０μｍ，ｐ＋ァノード領域７の厚
さを１５μｍ，ｐ＋領域３の深さを電極５１の直下で
４．５μｍ，ｎ型領域２の厚さを６μｍとした例では、
図９に示す耐圧特性が得られている。耐圧１５５０Ｖで
ハードブレークダウン特性を示した。この値は半導体基
板１のパンチスルー電圧により決まる電圧値である。電
流の立上りは急峻であり、しかも破壊しにくいという特
徴も得られた。
２００μｍ，抵抗率を７５Ω−ｃｍ，メサエッチされた
溝部６０の探さを８０μｍ，ｐ＋領域３とｎ＋領域６の
横方向の寸法を約４７０μｍ，ｐ＋ァノード領域７の厚
さを１５μｍ，ｐ＋領域３の深さを電極５１の直下で
４．５μｍ，ｎ型領域２の厚さを６μｍとした例では、
図９に示す耐圧特性が得られている。耐圧１５５０Ｖで
ハードブレークダウン特性を示した。この値は半導体基
板１のパンチスルー電圧により決まる電圧値である。電
流の立上りは急峻であり、しかも破壊しにくいという特
徴も得られた。
【００３０】図８及び図９に示した本発明の実施例の特
性と従来例を比較する。図５に示した従来例の構造にお
いて、半導体基板１の厚さを２３５μｍ，抵抗率を７５
０Ω−ｃｍ，ｐ+ 領域３とｎ+ 領域６との横方向の寸法
を４８０μｍ，ｎ型領域２の抵抗率を３．３Ω−ｃｍ，
厚さを１３μｍ，ｎ+ 領域６の厚さを７μｍ，ｐ+ 領域
３の厚さを約１５μｍ，ｐ+ アノード領域７の厚さを１
５μｍとした例において得られた耐圧特性を図１０に示
す。耐圧は約８１０Ｖであるが、クリープ特性であり、
ハードブレークダウンからソフトブレークダウン更にま
たハードブレークダウンとなり耐圧も低く、かつ不安定
であった。
性と従来例を比較する。図５に示した従来例の構造にお
いて、半導体基板１の厚さを２３５μｍ，抵抗率を７５
０Ω−ｃｍ，ｐ+ 領域３とｎ+ 領域６との横方向の寸法
を４８０μｍ，ｎ型領域２の抵抗率を３．３Ω−ｃｍ，
厚さを１３μｍ，ｎ+ 領域６の厚さを７μｍ，ｐ+ 領域
３の厚さを約１５μｍ，ｐ+ アノード領域７の厚さを１
５μｍとした例において得られた耐圧特性を図１０に示
す。耐圧は約８１０Ｖであるが、クリープ特性であり、
ハードブレークダウンからソフトブレークダウン更にま
たハードブレークダウンとなり耐圧も低く、かつ不安定
であった。
【００３１】
【発明の効果】本発明によれば、埋込構造を有する半導
体素子において、従来の製造工程数の増加を小さく抑え
たままで、空乏層の拡がりを抑止するための突出部上部
に存在する高濃度不純物領域を、ガードリングとして有
効に作用させることができ、クリープ現象のない安定的
なｐｎ接合逆方向電流−電圧特性を得ることが出来る。
体素子において、従来の製造工程数の増加を小さく抑え
たままで、空乏層の拡がりを抑止するための突出部上部
に存在する高濃度不純物領域を、ガードリングとして有
効に作用させることができ、クリープ現象のない安定的
なｐｎ接合逆方向電流−電圧特性を得ることが出来る。
【図１】本発明の第１の実施例としての埋込構造を有す
る半導体素子用ガードリング構造の断面図
る半導体素子用ガードリング構造の断面図
【図２】本発明の第２の実施例としての埋込構造を有す
る半導体素子用ガードリング構造の断面図
る半導体素子用ガードリング構造の断面図
【図３】本発明の第３の実施例としての埋込構造を有す
る半導体素子用ガードリング構造の断面図
る半導体素子用ガードリング構造の断面図
【図４】本発明の第４の実施例としての埋込構造を有す
る半導体素子用ガードリング構造の断面図
る半導体素子用ガードリング構造の断面図
【図５】従来の埋込構造を有する半導体素子におけるガ
ードリング構造の断面図
ードリング構造の断面図
【図６】本発明により得られる安定したｐｎ接合逆方向
電流−電圧特性を示す図
電流−電圧特性を示す図
【図７】図５に示された従来の構造の素子のｐｎ接合逆
方向電流−電圧特性を示す図
方向電流−電圧特性を示す図
【図８】本発明の第５の実施例としての埋込構造を有す
る半導体素子用ガードリング構造の断面図
る半導体素子用ガードリング構造の断面図
【図９】図８に示した実施例５の構造により得られた素
子領域の耐圧特性の一例
子領域の耐圧特性の一例
【図１０】図５に示した従来例の構造により得られた素
子領域の耐圧特性の一例
子領域の耐圧特性の一例
１ 半導体基板 ２ ｎ型領域 ３ 埋込まれた不純物領域（ｐ＋領域） ４ ｎ＋領域 ５１，５２，５３，５４ 電極 ６ ガードリングとして形成される（高濃度）不純物領
（ｎ＋領域） ７ ｎ＋もしくはｐ＋領域 ８，８′ ｐ＋領域） ９ 酸化膜 １０ 基板１に拡がる空乏層の先端 １１ 電源 ６０ メサエッチされた溝部
（ｎ＋領域） ７ ｎ＋もしくはｐ＋領域 ８，８′ ｐ＋領域） ９ 酸化膜 １０ 基板１に拡がる空乏層の先端 １１ 電源 ６０ メサエッチされた溝部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−69974（ＪＰ，Ａ) 特開 昭52−144964（ＪＰ，Ａ) 特開 昭55−50670（ＪＰ，Ａ) 特開 昭59−188159（ＪＰ，Ａ) 特開 昭62−183177（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/06 H01L 29/68 - 29/737 H01L 29/78 H01L 21/33 - 21/331 H01L 21/336
Claims (3)
- 【請求項１】 埋込構造を有する半導体素子において、
第１領域及びその真上に設けられた第２領域を有する突
出部が基板表面上に形成され、前記第２領域が、前記第
１領域よりも高濃度かつ前記第１領域と同一の導電型の
不純物を含み、前記突出部全体及び前記基板表面の一部
を被覆する電極を有することを特徴とする埋込構造を有
する半導体素子用ガードリング構造。 - 【請求項２】 前記電極と前記突出部及び基板表面との
間に酸化膜を介在させたことを特徴とする請求項１記載
の埋込構造を有する半導体素子用ガードリング構造。 - 【請求項３】 埋込構造を有する半導体素子において、
第１領域及びその真上に設けられた第２領域を有する突
出部が基板表面上に形成され、前記第２領域が、前記第
１領域よりも高濃度かつ前記第１領域と同一の導電型の
不純物を含み、前記第１及び第２領域の導電型と逆の導
電型の不純物を含む第３領域を、前記突出部の側面及び
前記基板表面の一部に被覆し又は前記突出部の側面に被
覆するとともに前記基板表面の一部に埋め込んだことを
特徴とする埋込構造を有する半導体素子用ガードリング
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044684A JP3007504B2 (ja) | 1993-02-09 | 1993-02-09 | 埋込構造を有する半導体素子用ガードリング構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044684A JP3007504B2 (ja) | 1993-02-09 | 1993-02-09 | 埋込構造を有する半導体素子用ガードリング構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236889A JPH06236889A (ja) | 1994-08-23 |
| JP3007504B2 true JP3007504B2 (ja) | 2000-02-07 |
Family
ID=12698265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5044684A Expired - Fee Related JP3007504B2 (ja) | 1993-02-09 | 1993-02-09 | 埋込構造を有する半導体素子用ガードリング構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3007504B2 (ja) |
-
1993
- 1993-02-09 JP JP5044684A patent/JP3007504B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06236889A (ja) | 1994-08-23 |
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