JPH0837306A

JPH0837306A - Ｓｏｉ電界効果トランジスタ及びその製造方法

Info

Publication number: JPH0837306A
Application number: JP17294194A
Authority: JP
Inventors: Masamichi Takano; 仁路高野; Masahiko Suzumura; 正彦鈴村; Mitsuhide Maeda; 光英前田; Yoshiki Hayazaki; 嘉城早崎; Yoshifumi Shirai; 良史白井; Takashi Kishida; 貴司岸田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1994-07-25
Filing date: 1994-07-25
Publication date: 1996-02-06

Abstract

(57)【要約】【目的】ＳＯＩ電界効果トランジスタの耐圧向上を図
る。【構成】絶縁基板３と、シリコン活性層４と、そのシ
リコン活性層４の一端に形成されたソース拡散領域６
と、シリコン活性層４の他端に形成されたドレイン拡散
領域７とを備えるＳＯＩ電界効果トランジスタにおい
て、高電位側となるドレイン拡散領域７に接触するドレ
イン電極１５を、シリコン活性層４の表面から絶縁基板
３に達する深さに形成した。【効果】高電位側となる領域と絶縁基板との界面に集
中する電界を緩和することができる

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＳＯＩ構造の電界効果
トランジスタ、特にトレンチ分離法により素子領域が分
離されたＳＯＩ電界効果トランジスタの構造及びその製
造方法に関するものである。

【０００２】

【従来の技術】従来のＳＯＩ半導体素子の一例として薄
膜完全空乏型のＳＯＩＭＯＳＦＥＴの一般的な構造の一
例を図３の断面図に基づいて説明する。図３で、１は支
持基板、２は支持基板１上に形成された埋め込み酸化膜
で、支持基板１と埋め込み酸化膜２とで絶縁基板３を構
成している。さらに、４は埋め込み酸化膜２上に形成さ
れたシリコン活性層（半導体活性領域）、５はシリコン
活性層４の所定領域に、シリコン活性層４の表面から絶
縁基板３に達する深さに形成されたゲート拡散領域、６
はシリコン活性層４の一端にゲート拡散領域５に隣接す
るように形成された、シリコン活性層４の表面から絶縁
基板３に達するソース拡散領域、７はシリコン活性層４
のソース拡散領域６が形成された側と反対側に、シリコ
ン活性層４の表面から絶縁基板３に達する深さに形成さ
れたドレイン拡散領域、８はシリコン活性層４及びゲー
ト拡散領域５及びソース拡散領域６のゲート拡散領域５
の近傍領域及びドレイン拡散領域７のシリコン活性層４
近傍領域の上部に形成された絶縁膜、９は絶縁膜８を介
してゲート拡散領域５上に形成されたゲート電極、１０
はソース拡散領域６上に形成されたソース電極、１１は
ドレイン拡散領域７上に形成されたドレイン電極、１２
は支持基板１の裏面側に形成された基板電極である。

【０００３】近年、高耐圧系のＳＯＩ半導体素子におい
ては、絶縁基板３上に形成するシリコン活性層４（半導
体活性領域）を一層薄膜化する傾向がある。薄膜化する
メリットとしては、一つには、ＳＯＩ半導体素子の素子
間分離には、絶縁性がよく、集積度の高いトレンチ分離
法が一般的に用いられるが、このトレンチ分離法におい
ては、トレンチ分離の溝の深さが15μm 以下に限定され
てしまうため、薄膜のシリコン活性層４の方がより素子
形成し易いためである。また、もう一つの理由として
は、シリコン活性層４を薄くして完全空乏化させること
によって、ＳＯＩ構造のＭＯＳ電界効果トランジスタ
（ＳＯＩＭＯＳＦＥＴ）特有のキンク現象が防止でき
る、あるいは、ＳＯＩ構造のＭＯＳ電界効果トランジス
タ（ＳＯＩＭＯＳＦＥＴ）のドレイン電流の増加が可能
であるなどの利点があるためである。

【０００４】

【発明が解決しようとする課題】そこで、薄いシリコン
活性層４で如何に高耐圧素子を実現するかという問題が
生じる。図３に示したＳＯＩＭＯＳＦＥＴのソース拡散
領域６を低電位、ドレイン拡散領域７を高電位、基板電
極１２を低電位とした場合のポテンシャル分布を図４の
線図に示す。図４に示すポテンシャル分布図で、横軸は
ソース拡散領域６とドレイン拡散領域７間の領域の水平
位置を表しており、Ａで示す位置がソース拡散領域６と
ゲート拡散領域５との界面位置、Ｂで示す位置がシリコ
ン活性層４とドレイン拡散領域７との界面位置を表して
いる。縦軸はソース拡散領域６とドレイン拡散領域７間
の領域の垂直位置を表しており、図の上端がシリコン活
性層４の上面位置、図の下端が埋め込み酸化膜２の上面
位置を表している。

【０００５】図３に示した構造のＳＯＩＭＯＳＦＥＴで
は、ドレイン電位がシリコン活性層４の表面から与えら
れるために、図４のポテンシャル分布図に示すように、
ポテンシャル分布に歪みが生じ、シリコン活性層４近傍
の、ドレイン拡散層７と埋め込み酸化膜２との界面位置
１３に高電圧がかかり局所的に非常に強い電界が生じる
ため高耐圧化が難しいという問題点があった。

【０００６】本発明は上記問題点に鑑みなされたもの
で、その目的とするところは、ソース拡散領域またはド
レイン拡散領域のうち、高電位側となる領域と埋め込み
酸化膜との界面近傍位置に局所的に非常に強い電界が生
じることを防止し、ソース拡散領域とドレイン拡散領域
間の耐圧の向上が図れ、少ない工程で容易に製造するこ
とができるＳＯＩ電界効果トランジスタの構造及びその
製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＳＯＩ電界効果トランジスタは、絶
縁基板と、その絶縁基板上に形成された、チャネルとな
る半導体活性領域と、その半導体活性領域の一端に前記
絶縁基板に達する深さに設けられたソース拡散領域と、
前記半導体活性領域の他端に前記絶縁基板に達する深さ
に設けられたドレイン拡散領域とを備えるＳＯＩ電界効
果トランジスタにおいて、前記ソース拡散領域または前
記ドレイン拡散領域のうち高電位側となる領域に接触す
る高電位側電極を、前記半導体活性領域の表面から前記
絶縁基板に達する深さに形成したことを特徴とするもの
である。

【０００８】請求項２記載のＳＯＩ電界効果トランジス
タの製造方法は、請求項１記載のＳＯＩ電界効果トラン
ジスタの製造方法であって、前記ＳＯＩ電界効果トラン
ジスタの素子領域とその素子領域に隣接する他の領域と
を分離する、ポリシリコンで構成された素子間分離領域
のうち、前記高電位側となる領域に接する所定領域に選
択的に高濃度に不純物注入して、前記高電位側電極を形
成したことを特徴とするものである。

【０００９】

【作用】請求項１記載のＳＯＩ電界効果トランジスタ
は、ソース拡散領域またはドレイン拡散領域のうち、高
電位側となる領域に接触する高電位側電極を、半導体活
性領域の表面から絶縁基板に達する深さに形成したこと
を特徴とするものである。このように構成することによ
って、高電位側の電位は、半導体活性領域の表面から絶
縁基板に達する高電位側電極から与えられるために、高
電位側となる領域と埋め込み酸化膜との界面近傍に、高
電圧がかかり局所的に非常に強い電界が生じることを防
止することができ、ソース拡散領域とドレイン拡散領域
間の耐圧が向上する。

【００１０】また、請求項２記載のＳＯＩ電界効果トラ
ンジスタの製造方法は、ＳＯＩ電界効果トランジスタの
素子領域と、その素子領域に隣接する他の素子領域とを
分離している、ポリシリコンで構成された素子間分離領
域のうち、ＳＯＩ電界効果トランジスタの高電位側とな
る領域に接する所定領域に選択的に高濃度に不純物注入
して、高電位側電極を形成することを特徴とするもので
ある。このように、ポリシリコンで構成された素子間分
離領域のうち、高電位側となる領域に接する所定領域に
選択的に高濃度の不純物を注入して、絶縁基板に達する
高電位側電極を形成することができるので、高電位側電
極を形成するための溝を形成する工程、その溝への電極
形成用の材料の埋め込みなどの無駄な工程を省くことが
できる。また、高電位側電極の材料としてポリシリコン
を使用するため、埋め込みの状態が良い電極構造を容易
に得ることができる。

【００１１】

【実施例】以下、本発明のＳＯＩ電界効果トランジスタ
の一実施例を図１に基づいて説明する。図１は絶縁基板
上に形成したＳＯＩＭＯＳＦＥＴの素子領域１４を示す
断面図である。絶縁基板上には素子領域１４と絶縁分離
された他の素子領域が形成されるが、図１では省略する
こととする。また、図３に示した構成と同等構成につい
ては同符号を付すこととする。図で、支持基板１と支持
基板１上に形成された埋め込み酸化膜２とで構成される
絶縁基板３上に、半導体活性領域であるシリコン活性層
４が形成され、シリコン活性層４の所定領域に、絶縁基
板３に達する深さにゲート拡散領域５が形成され、シリ
コン活性層４の一端のゲート拡散領域５に隣接する位置
にソース拡散領域６が形成され、シリコン活性層４の他
端にドレイン拡散領域７が絶縁基板３に達する深さに形
成されている。

【００１２】また、シリコン活性層４及びゲート拡散領
域５及びソース拡散領域６のゲート拡散領域５の近傍領
域及びドレイン拡散領域７の上部には絶縁膜８が形成さ
れ、ゲート拡散領域５上には絶縁膜８を介してゲート電
極９が形成され、ソース拡散領域６の上部にはソース電
極１０、支持基板１の裏面側には基板電極１２が形成さ
れている。さらに、ドレイン拡散領域７を介してシリコ
ン活性層４に隣接するように、ドレイン電極１５がシリ
コン活性層４の表面から絶縁基板３（埋め込み酸化膜
２）に接する深さまで形成されている。

【００１３】図１に示す実施例が、図３に示した従来例
と異なる点は、高電位側となるドレイン拡散領域７に接
触するドレイン電極１５が、シリコン活性層４の表面か
ら絶縁基板３（埋め込み酸化膜２）に接する深さに形成
されている点である。このように構成することによっ
て、ドレイン拡散領域７を高電位、ソース拡散領域６を
低電位、基板電極１２を低電位とした場合、ドレイン電
位は、シリコン活性層４の表面から絶縁基板３に達する
ドレイン電極１５から与えられるために、図４に示した
ポテンシャル分布の歪みが修正され、シリコン活性層４
近傍の、ドレイン拡散層７と埋め込み酸化膜２との界面
位置に集中していた強電界を緩和することができるの
で、ソース拡散領域６とドレイン拡散領域７間の高耐圧
化を図ることができる。

【００１４】次に、図２に基づいて図１に示したＳＯＩ
ＭＯＳＦＥＴの製造方法の一実施例を説明する。図２は
製造工程を示す断面図で、ＳＯＩＭＯＳＦＥＴの素子領
域及びその周辺部分（素子間分離領域、及び、高電位側
電極等の他の素子領域の一部）を示したものである。ま
ず、（ａ）に示すように、支持基板１上に埋め込み酸化
膜２を形成し、埋め込み酸化膜２上にチャネルとなるシ
リコン活性層３（半導体活性領域）を形成してＳＯＩ基
板１６を構成する。

【００１５】次に、（ｂ）に示すように、水平方向の素
子分離を行うために異方性エッチング（イオン性などの
ドライエッチング、もしくは、薬液を用いたウエットエ
ッチング）により、素子間分離領域を形成する位置に素
子間分離溝１７（最大深さ15μm 程度）を形成する。Ｓ
ＯＩ基板１６の表面全体にポリシリコンを成長させてこ
の素子間分離溝１７を埋め込んだ後、表面を研磨により
平坦化することで、（ｃ）に示すような素子間分離領域
１８を形成する。

【００１６】次に、（ｄ）に示すように、素子間分離領
域１８のうち、ドレイン電極を形成する領域の上方を開
口したレジスト１９によりＳＯＩ基板１６の表面を保護
し、高濃度不純物をイオン注入により打ち込んで、
（ｅ）に示すように、素子間分離領域１８の内部に、高
濃度不純物領域であるドレイン電極１５の領域を、絶縁
基板３（埋め込み酸化膜２）に達する深さに形成してレ
ジスト１９を除去する。その後、ドレイン電極１５に接
するシリコン活性層４の一端の所定領域に、絶縁基板３
に達するドレイン拡散領域７を形成し、シリコン活性層
４のドレイン拡散領域７を形成した側と反対側の端部
に、素子間分離領域１８に接し絶縁基板３に達するソー
ス拡散領域６を形成し、シリコン活性層４のソース拡散
領域６に接する位置に、絶縁基板３に達するゲート拡散
領域５を形成した後、シリコン活性層４の表面に絶縁層
８を形成する。さらに、ゲート拡散領域５の上方に絶縁
層８を介してゲート電極９を形成し、ソース拡散領域６
上面の所定箇所を開口してソース電極１０を形成する。
また、ソース電極１０を形成する際、ソース電極１０の
構成材料をドレイン電極１４上にも堆積させて、ドレイ
ン電極１５の基板表面への引出し部分を形成しておく。

【００１７】以上に説明した方法により、図１に示した
ＳＯＩＭＯＳＦＥＴを形成する場合、高電位側電極形成
用の溝を形成する工程、及び、その溝への高電位側電極
用の材料の埋め込み工程等を省くことができる。また、
高電位側電極の材料としてポリシリコンを使用するた
め、アルミニウムなどの他の電極材料に比べ、埋め込み
の状態が良い電極構造が容易に得られる。

【００１８】なお、実施例では、ＳＯＩ電界効果トラン
ジスタはＳＯＩＭＯＳＦＥＴであるとして説明したが、
同様の構造を有するＭＩＳＦＥＴ、ＪＦＥＴでも同様の
効果が得られる。

【００１９】

【発明の効果】請求項１記載のＳＯＩ電界効果トランジ
スタによれば、ソース拡散領域またはドレイン拡散領域
のうち、高電位側となる領域に接する電極（高電位側電
極）を、半導体活性領域の表面から絶縁基板に達する深
さに形成することで、高電位側となる領域と絶縁基板と
の界面に集中する電界を緩和することができるので、ソ
ース拡散領域とドレイン拡散領域間の高耐圧化を図るこ
とができる。

【００２０】また、請求項２記載のＳＯＩ電界効果トラ
ンジスタの製造方法によれば、請求項１記載のＳＯＩ電
界効果トランジスタを形成する場合に、ソース拡散領域
またはドレイン拡散領域のうち、高電位側となる領域に
接する、ポリシリコンで構成された素子間分離領域の、
高電位側となる領域に接する所定領域に、選択的に高濃
度に不純物注入することで、高電位側電極を形成するこ
とができるため、あらためて、高電位側電極形成用の溝
を形成する工程、及び、その溝への高電位側電極用の材
料の埋め込み工程などの工程を省くことができる。ま
た、高電位側電極の電極材料としてポリシリコンを使用
するため、アルミニウムなどの他の電極材料に比べ、埋
め込みの状態が良い電極構造が容易に得られる。

【図面の簡単な説明】

【図１】本発明のＳＯＩ電界効果トランジスタの一実施
例を示す断面図である。

【図２】本発明のＳＯＩ電界効果トランジスタの製造方
法の一実施例を示す断面図である。

【図３】従来のＳＯＩ電界効果トランジスタの一例を示
す断面図である。

【図４】従来のＳＯＩ電界効果トランジスタのポテンシ
ャル分布の一例を示す線図である。

【符号の説明】

３絶縁基板４シリコン活性層（半導体活性領
域）６ソース拡散領域７ドレイン拡散領域１４素子領域１５ドレイン電極（高電位側電極）１８素子間分離領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者早崎嘉城大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者白井良史大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】絶縁基板と、その絶縁基板上に形成され
た、チャネルとなる半導体活性領域と、その半導体活性
領域の一端に前記絶縁基板に達する深さに設けられたソ
ース拡散領域と、前記半導体活性領域の他端に前記絶縁
基板に達する深さに設けられたドレイン拡散領域とを備
えるＳＯＩ電界効果トランジスタにおいて、前記ソース
拡散領域または前記ドレイン拡散領域のうち高電位側と
なる領域に接触する高電位側電極を、前記半導体活性領
域の表面から前記絶縁基板に達する深さに形成したこと
を特徴とするＳＯＩ電界効果トランジスタ。
【請求項２】請求項１記載のＳＯＩ電界効果トランジ
スタの製造方法であって、前記ＳＯＩ電界効果トランジ
スタの素子領域とその素子領域に隣接する他の領域とを
分離する、ポリシリコンで構成された素子間分離領域の
うち、前記高電位側となる領域に接する所定領域に選択
的に高濃度に不純物注入して、前記高電位側電極を形成
したことを特徴とするＳＯＩ電界効果トランジスタの製
造方法。