JP3491805B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3491805B2 JP3491805B2 JP21063197A JP21063197A JP3491805B2 JP 3491805 B2 JP3491805 B2 JP 3491805B2 JP 21063197 A JP21063197 A JP 21063197A JP 21063197 A JP21063197 A JP 21063197A JP 3491805 B2 JP3491805 B2 JP 3491805B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、ＳＯＩ（Silicon On Insulator）を用いたＭＯＳ電
界効果トランジスタの製造方法、に関する。
に、ＳＯＩ（Silicon On Insulator）を用いたＭＯＳ電
界効果トランジスタの製造方法、に関する。
【０００２】
【従来の技術】絶縁物である酸化シリコンなどの上に形
成されたシリコンなどからなる半導体薄膜の表面をチャ
ネルとするＭＯＳ電界効果トランジスタ（以下、「ＳＯ
Ｉ−ＭＯＳＦＥＴ」と称する）は、シリコン基板表面を
チャネルとするバルクＭＯＳＦＥＴに比べて、短チャネ
ル効果に強く、寄生接合容量（単に、「寄生容量」と称
する場合もある）が小さいことから回路のスイッチング
速度が速くなるなどの利点がある。しかしながら、通
常、ボディ（薄膜ＳＯＩ−ＭＯＳＦＥＴでは、個々のチ
ャネルが形成される素子領域が分離されるため、これを
「ボディ」と称する）には電極を接続せずに浮遊電位の
まま動作させているが、この場合、チャネルのキャリア
がドレイン端でインパクトイオン化して発生した多数キ
ャリアがボディに蓄積してボディ電位が変動し、その結
果ＳＯＩ−ＭＯＳＦＥＴの特性が変動するという欠点が
あった。
成されたシリコンなどからなる半導体薄膜の表面をチャ
ネルとするＭＯＳ電界効果トランジスタ（以下、「ＳＯ
Ｉ−ＭＯＳＦＥＴ」と称する）は、シリコン基板表面を
チャネルとするバルクＭＯＳＦＥＴに比べて、短チャネ
ル効果に強く、寄生接合容量（単に、「寄生容量」と称
する場合もある）が小さいことから回路のスイッチング
速度が速くなるなどの利点がある。しかしながら、通
常、ボディ（薄膜ＳＯＩ−ＭＯＳＦＥＴでは、個々のチ
ャネルが形成される素子領域が分離されるため、これを
「ボディ」と称する）には電極を接続せずに浮遊電位の
まま動作させているが、この場合、チャネルのキャリア
がドレイン端でインパクトイオン化して発生した多数キ
ャリアがボディに蓄積してボディ電位が変動し、その結
果ＳＯＩ−ＭＯＳＦＥＴの特性が変動するという欠点が
あった。
【０００３】これに対して、ボディに電位を与える電極
を形成したボディコンタクト付ＳＯＩ−ＭＯＳＦＥＴで
は、多数キャリアがボディ電極から引き抜かれ、ボディ
の電位が安定するため、いわゆる基板浮遊効果の問題は
起こらない。また、ボディ電極を例えばゲート電極と短
絡させた構造（以下、「ゲート−ボディ短絡型」と称す
る）により、ボディ電位を動的に制御させることによ
り、オン時のしきい値を低下させてドレイン電流を増大
させ、オフ時のしきい値を増大させてリーク電流を低下
することができるので、従来に対して大幅にスイッチン
グ特性を向上させることができる。
を形成したボディコンタクト付ＳＯＩ−ＭＯＳＦＥＴで
は、多数キャリアがボディ電極から引き抜かれ、ボディ
の電位が安定するため、いわゆる基板浮遊効果の問題は
起こらない。また、ボディ電極を例えばゲート電極と短
絡させた構造（以下、「ゲート−ボディ短絡型」と称す
る）により、ボディ電位を動的に制御させることによ
り、オン時のしきい値を低下させてドレイン電流を増大
させ、オフ時のしきい値を増大させてリーク電流を低下
することができるので、従来に対して大幅にスイッチン
グ特性を向上させることができる。
【０００４】図９は、典型的なボディコンタクト付ＳＯ
Ｉ−ＭＯＳＦＥＴ（ｎ型ＭＯＳの場合）を示す図であっ
て、（ａ）は平面図、（ｂ）〜（ｅ）はそれぞれ、
（ａ）の９Ｂ−９Ｂ断面図、９Ｃ−９Ｃ断面図、９Ｄ−
９Ｄ断面図及び９Ｅ−９Ｅ断面図である。なお、図９に
おいて、ソース・ドレイン６へのコンタクトは省略して
おり、図はゲート５上とボディ３へのコンタクト８′を
開口したところを示している。例えばこの後、両コンタ
クト部を同一配線で短絡させることにより、ゲート−ボ
ディ短絡型となる。
Ｉ−ＭＯＳＦＥＴ（ｎ型ＭＯＳの場合）を示す図であっ
て、（ａ）は平面図、（ｂ）〜（ｅ）はそれぞれ、
（ａ）の９Ｂ−９Ｂ断面図、９Ｃ−９Ｃ断面図、９Ｄ−
９Ｄ断面図及び９Ｅ−９Ｅ断面図である。なお、図９に
おいて、ソース・ドレイン６へのコンタクトは省略して
おり、図はゲート５上とボディ３へのコンタクト８′を
開口したところを示している。例えばこの後、両コンタ
クト部を同一配線で短絡させることにより、ゲート−ボ
ディ短絡型となる。
【０００５】しかしながら、図９に示すような、ボディ
コンタクト付ＳＯＩ−ＭＯＳＦＥＴでは、ゲート電極を
Ｈ型にして、ソース・ドレイン領域とチャネル部からの
ボディ引き出し領域を分離させていた。このため、平面
パターンに点線で示した領域で、ソース・ドレインとボ
ディ領域間の接合容量、あるいはソース・ドレイン領域
とゲート間のオーバーラップ容量などの寄生容量１の増
大、また、寄生容量２で示したＨ型にしたことで増大し
たゲート電極の面積増大分のゲート容量の増大、あるい
はチャネル下のボディ領域からボディ領域へのコンタク
ト形成領域までの寄生抵抗等により、充分な性能を引き
出すことが出来なかった。
コンタクト付ＳＯＩ−ＭＯＳＦＥＴでは、ゲート電極を
Ｈ型にして、ソース・ドレイン領域とチャネル部からの
ボディ引き出し領域を分離させていた。このため、平面
パターンに点線で示した領域で、ソース・ドレインとボ
ディ領域間の接合容量、あるいはソース・ドレイン領域
とゲート間のオーバーラップ容量などの寄生容量１の増
大、また、寄生容量２で示したＨ型にしたことで増大し
たゲート電極の面積増大分のゲート容量の増大、あるい
はチャネル下のボディ領域からボディ領域へのコンタク
ト形成領域までの寄生抵抗等により、充分な性能を引き
出すことが出来なかった。
【０００６】
【発明が解決しようとする課題】上記のように、従来
は、ソース・ドレイン領域とゲート間の寄生容量の増加
等によりトランジスタの性能を充分引き出すことができ
なかった。本発明は、上記の事情を考慮してなされたも
ので、その目的は、スイッチング特性の向上、電位降下
や電位遅延による素子特性の劣化の低減を図った半導体
装置の製造方法を提供することを目的とする。
は、ソース・ドレイン領域とゲート間の寄生容量の増加
等によりトランジスタの性能を充分引き出すことができ
なかった。本発明は、上記の事情を考慮してなされたも
ので、その目的は、スイッチング特性の向上、電位降下
や電位遅延による素子特性の劣化の低減を図った半導体
装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。本発明では、
ボディコンタクト付ＳＯＩ−ＭＯＳＦＥＴの寄生容量や
寄生抵抗を低減させるためのもので、ポイントとして
は、以下のようにしたことを特徴としている。 （１）ゲート電極のパターンを直線的なＩ型にするこ
と。このように、ゲート電極が直線的になったことで、
ソース・ドレイン拡散層とボディあるいはゲートとの寄
生容量１が原理的に無くなり、寄生容量が大幅に低減
し、回路のスイッチング特性が向上する。 （２）ボディコンタクト形成のためのボディ引き出し領
域部のゲート絶縁膜の膜厚をチャネルとして機能するボ
ディ領域部のゲート絶縁膜の膜厚よりも厚くすること。
このように、ボディ引き出し領域部のゲート絶縁膜の膜
厚を厚くすることにより、ゲート容量を低減し、回路の
スイッチング特性が向上する。 （３）ボディ引き出し領域部のボディのシート抵抗をチ
ャネルとして機能するボディ領域部のボディのシート抵
抗よりも低くすること。このように、ボディ引き出し領
域部ボディの不純物濃度を増加させるなどして選択的に
シート抵抗を低下させて、ボディ電位の制御性を良くす
ることにより、電位降下や電位遅延による素子特性の劣
化を低減できる。
解決するために次のような手段を講じた。本発明では、
ボディコンタクト付ＳＯＩ−ＭＯＳＦＥＴの寄生容量や
寄生抵抗を低減させるためのもので、ポイントとして
は、以下のようにしたことを特徴としている。 （１）ゲート電極のパターンを直線的なＩ型にするこ
と。このように、ゲート電極が直線的になったことで、
ソース・ドレイン拡散層とボディあるいはゲートとの寄
生容量１が原理的に無くなり、寄生容量が大幅に低減
し、回路のスイッチング特性が向上する。 （２）ボディコンタクト形成のためのボディ引き出し領
域部のゲート絶縁膜の膜厚をチャネルとして機能するボ
ディ領域部のゲート絶縁膜の膜厚よりも厚くすること。
このように、ボディ引き出し領域部のゲート絶縁膜の膜
厚を厚くすることにより、ゲート容量を低減し、回路の
スイッチング特性が向上する。 （３）ボディ引き出し領域部のボディのシート抵抗をチ
ャネルとして機能するボディ領域部のボディのシート抵
抗よりも低くすること。このように、ボディ引き出し領
域部ボディの不純物濃度を増加させるなどして選択的に
シート抵抗を低下させて、ボディ電位の制御性を良くす
ることにより、電位降下や電位遅延による素子特性の劣
化を低減できる。
【０００８】
【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。図１は、本発明の第１の実施形態に係る
半導体装置としてのｎチャネル型、特にＭＯＡＴ型のＳ
ＯＩ−ＭＯＳＦＥＴを示す図であって、（ａ）は平面
図、（ｂ）〜（ｅ）はそれぞれ、（ａ）の１Ｂ−１Ｂ断
面図、１Ｃ−１Ｃ断面図、１Ｄ−１Ｄ断面図及び１Ｅ−
１Ｅ断面図である。
態を説明する。図１は、本発明の第１の実施形態に係る
半導体装置としてのｎチャネル型、特にＭＯＡＴ型のＳ
ＯＩ−ＭＯＳＦＥＴを示す図であって、（ａ）は平面
図、（ｂ）〜（ｅ）はそれぞれ、（ａ）の１Ｂ−１Ｂ断
面図、１Ｃ−１Ｃ断面図、１Ｄ−１Ｄ断面図及び１Ｅ−
１Ｅ断面図である。
【０００９】半導体基板（下地シリコンウェハ）１上に
は、酸化シリコン膜２と素子分離用絶縁膜３で絶縁分離
されたシリコン層３′（以下、「ボディ領域」とも称す
る）があり、シリコン層３′上には、ゲート絶縁膜４を
介してゲート電極５が形成されている。また、シリコン
層３′には、ソース・ドレイン拡散層６と、ボディとゲ
ートへのストラップコンタクト８が形成されている。こ
のようにしてゲート−ボディ短絡型ボディコンタクト付
ＳＯＩ−ＭＯＳＦＥＴ（ｎ型ＭＯＳ）が構成されてい
る。
は、酸化シリコン膜２と素子分離用絶縁膜３で絶縁分離
されたシリコン層３′（以下、「ボディ領域」とも称す
る）があり、シリコン層３′上には、ゲート絶縁膜４を
介してゲート電極５が形成されている。また、シリコン
層３′には、ソース・ドレイン拡散層６と、ボディとゲ
ートへのストラップコンタクト８が形成されている。こ
のようにしてゲート−ボディ短絡型ボディコンタクト付
ＳＯＩ−ＭＯＳＦＥＴ（ｎ型ＭＯＳ）が構成されてい
る。
【００１０】本実施形態では、ゲート電極５のチャネル
幅方向の幅がほぼ一定になるように直線状（すなわち、
Ｉ型）に形成されている。従来では、ゲート電極の形状
がＨ型であったため、図９に示すように、寄生容量が問
題であったが、本実施形態のように、ゲート電極５の形
状をＩ型としたことにより、ソース・ドレイン拡散層６
とシリコン層３′との寄生容量が原理的に無視できるよ
うなっている。
幅方向の幅がほぼ一定になるように直線状（すなわち、
Ｉ型）に形成されている。従来では、ゲート電極の形状
がＨ型であったため、図９に示すように、寄生容量が問
題であったが、本実施形態のように、ゲート電極５の形
状をＩ型としたことにより、ソース・ドレイン拡散層６
とシリコン層３′との寄生容量が原理的に無視できるよ
うなっている。
【００１１】本実施形態に係る半導体装置の製造方法
は、従来と同様で良いが、以下簡単に、本実施形態に係
る半導体装置の製造方法について説明する。例えば、ま
ず、ＬＯＣＯＳ法やＳＴＩ法等により素子を形成するた
めの個々の素子領域を形成する。次に、必要に応じて、
トランジスタのしきい値制御のためのチャネル不純物と
してイオン注入などによりボロンをシリコン層３′に導
入する。続いて、シリコン層３′の上部に酸化などによ
りゲート絶縁膜４を形成して、その上部にｎ型多結晶シ
リコンやその複合膜などからなるＩ型のゲート電極５を
形成する。そして、このゲート電極５をマスクにして、
イオン注入などによりシリコン層３′内にソース・ドレ
イン拡散層６を形成したり、必要に応じて、ボディコン
タクト形成部にｐ＋拡散層を形成する。この場合におい
て、ソース・ドレイン拡散層６とｐ+拡散層とは、図１
（ａ）からわかるように、直接接合を形成しないように
うず不純物濃度（図ではｐ層）を介して離して形成する
のが望ましい。最終的に、層間絶縁膜７やボディコンタ
クト８、および図示しない配線を形成して素子の主要な
部分が完成する。
は、従来と同様で良いが、以下簡単に、本実施形態に係
る半導体装置の製造方法について説明する。例えば、ま
ず、ＬＯＣＯＳ法やＳＴＩ法等により素子を形成するた
めの個々の素子領域を形成する。次に、必要に応じて、
トランジスタのしきい値制御のためのチャネル不純物と
してイオン注入などによりボロンをシリコン層３′に導
入する。続いて、シリコン層３′の上部に酸化などによ
りゲート絶縁膜４を形成して、その上部にｎ型多結晶シ
リコンやその複合膜などからなるＩ型のゲート電極５を
形成する。そして、このゲート電極５をマスクにして、
イオン注入などによりシリコン層３′内にソース・ドレ
イン拡散層６を形成したり、必要に応じて、ボディコン
タクト形成部にｐ＋拡散層を形成する。この場合におい
て、ソース・ドレイン拡散層６とｐ+拡散層とは、図１
（ａ）からわかるように、直接接合を形成しないように
うず不純物濃度（図ではｐ層）を介して離して形成する
のが望ましい。最終的に、層間絶縁膜７やボディコンタ
クト８、および図示しない配線を形成して素子の主要な
部分が完成する。
【００１２】なお、上記実施形態において、ボディコン
タクト８は、ストラップコンタクトとなっており、この
ようにコンタクトを形成することによって、ボディ領域
とのコンタクトを最小パターン（最小デザインルール）
で形成することができる。また、図１では、ボディコン
タクト８を２ヶ所としているが、ボディー電位の遅延が
問題とならなければ、この必要はなく、１ヶ所のみでも
良い。
タクト８は、ストラップコンタクトとなっており、この
ようにコンタクトを形成することによって、ボディ領域
とのコンタクトを最小パターン（最小デザインルール）
で形成することができる。また、図１では、ボディコン
タクト８を２ヶ所としているが、ボディー電位の遅延が
問題とならなければ、この必要はなく、１ヶ所のみでも
良い。
【００１３】図２は、本発明の第２の実施形態に係る半
導体装置としてのｎチャネル型ＳＯＩ−ＭＯＳＦＥＴを
示す図であって、（ａ）は平面図、（ｂ）〜（ｅ）はそ
れぞれ、（ａ）の２Ｂ−２Ｂ断面図、２Ｃ−２Ｃ断面
図、２Ｄ−２Ｄ断面図及び２Ｅ−２Ｅ断面図である。本
実施形態では、第１の実施形態において、ボディ電位引
き出し領域のゲート絶縁膜４′がチャネル部のゲート絶
縁膜４よりも厚く形成されている。本実施形態のよう
に、ボディ電位引き出し領域のゲート絶縁膜４′をチャ
ネル部のゲート絶縁膜４よりも厚くすることは、この部
分にあらかじめ選択的に堆積や酸化或いは溝を形成して
からの埋め込みによりシリコン酸化膜まどの厚い絶縁膜
を形成しておくことで容易に実現できる。このように、
ボディ電位引き出し領域のゲート絶縁膜４′をチャネル
部のゲート絶縁膜４よりも厚くすることにより、ボディ
電位引き出し領域の寄生容量を低減できる。また、図２
においては、ゲート電極５の形状を第１の実施形態と同
様にＩ型としたが、従来と同様のＨ型の形状であって
も、寄生容量を低減できる。
導体装置としてのｎチャネル型ＳＯＩ−ＭＯＳＦＥＴを
示す図であって、（ａ）は平面図、（ｂ）〜（ｅ）はそ
れぞれ、（ａ）の２Ｂ−２Ｂ断面図、２Ｃ−２Ｃ断面
図、２Ｄ−２Ｄ断面図及び２Ｅ−２Ｅ断面図である。本
実施形態では、第１の実施形態において、ボディ電位引
き出し領域のゲート絶縁膜４′がチャネル部のゲート絶
縁膜４よりも厚く形成されている。本実施形態のよう
に、ボディ電位引き出し領域のゲート絶縁膜４′をチャ
ネル部のゲート絶縁膜４よりも厚くすることは、この部
分にあらかじめ選択的に堆積や酸化或いは溝を形成して
からの埋め込みによりシリコン酸化膜まどの厚い絶縁膜
を形成しておくことで容易に実現できる。このように、
ボディ電位引き出し領域のゲート絶縁膜４′をチャネル
部のゲート絶縁膜４よりも厚くすることにより、ボディ
電位引き出し領域の寄生容量を低減できる。また、図２
においては、ゲート電極５の形状を第１の実施形態と同
様にＩ型としたが、従来と同様のＨ型の形状であって
も、寄生容量を低減できる。
【００１４】図２の半導体装置の製造方法としてのゲー
ト先作り法について図３を参照して説明する。まず、体
積や酸化により形成したシリコン酸化膜層をフォトレジ
ストにより選択的に残させる。ＭＯＡＴ法や、溝を形成
してシリコン酸化膜を埋め込むＳＴＩ法や、ＬＯＣＯＳ
法などにより厚いシリコン酸化膜４′を形成する（図３
（ａ））。次に、シリコン酸化膜４′下部及びチャネル
部へのイオン注入を行い、ボディ電位引き出し領域の低
抵抗化及びチャネル部のしきい値の調整等を行う。続い
て、ゲート酸化膜４を形成して、その上部にゲート電極
５を形成する（図３（ｂ））。ゲート電極の上部には、
シリコンちっかまくやシリコン酸化膜などを積層した構
造とする。こうすることで、後工程で素子領域の加工時
に用いるシリコンのドライエッチングからゲート電極を
保護できる。続いて、図３（ｃ）に示すように、ソース
・ドレイン拡散層６を形成した後に、メサ型の素子分離
を行うことにより、素子が完成する。この場合、ゲート
電極形成後、まずＬＤＤｎ-拡散層を形成した後に、シ
リコン酸化膜やシリコン窒化膜などをゲート電極のゲー
ト電極の側壁に残すように形成し、ソース・ドレインの
ｎ+拡散層形成を行う。ＬＤＤｎ-拡散層とソース・ドレ
インｎ+拡散層の形成方法としては、従来のようなイオ
ン注入を、後に素子領域となる領域を少なくとも囲むよ
うなパターンのフォトレジストをマスクに行う。
ト先作り法について図３を参照して説明する。まず、体
積や酸化により形成したシリコン酸化膜層をフォトレジ
ストにより選択的に残させる。ＭＯＡＴ法や、溝を形成
してシリコン酸化膜を埋め込むＳＴＩ法や、ＬＯＣＯＳ
法などにより厚いシリコン酸化膜４′を形成する（図３
（ａ））。次に、シリコン酸化膜４′下部及びチャネル
部へのイオン注入を行い、ボディ電位引き出し領域の低
抵抗化及びチャネル部のしきい値の調整等を行う。続い
て、ゲート酸化膜４を形成して、その上部にゲート電極
５を形成する（図３（ｂ））。ゲート電極の上部には、
シリコンちっかまくやシリコン酸化膜などを積層した構
造とする。こうすることで、後工程で素子領域の加工時
に用いるシリコンのドライエッチングからゲート電極を
保護できる。続いて、図３（ｃ）に示すように、ソース
・ドレイン拡散層６を形成した後に、メサ型の素子分離
を行うことにより、素子が完成する。この場合、ゲート
電極形成後、まずＬＤＤｎ-拡散層を形成した後に、シ
リコン酸化膜やシリコン窒化膜などをゲート電極のゲー
ト電極の側壁に残すように形成し、ソース・ドレインの
ｎ+拡散層形成を行う。ＬＤＤｎ-拡散層とソース・ドレ
インｎ+拡散層の形成方法としては、従来のようなイオ
ン注入を、後に素子領域となる領域を少なくとも囲むよ
うなパターンのフォトレジストをマスクに行う。
【００１５】この後、ゲート電極５と、厚いシリコン酸
化膜４′以外の領域のシリコン基板の表面を露出させた
状態で、シリコンを選択的にエッチングするドライエッ
チングを行うことで、素子領域を形成する。このとき、
素子領域を形成するためのフォトレジストのパターン
は、例えば、図３（ｃ）の斜線のようにする。なお、図
３（ｄ）、図３（ｅ）はそれぞれ図３（ｃ）の３Ｄ−３
Ｄ、３Ｅ−３Ｅ断面図である。結果として、まわりをシ
リコン酸化膜やシリコン窒化膜で覆われたゲート電極５
とシリコン酸化膜４′と本フォトレジストのパターンの
ＯＲをとった領域以外のシリコン基板がエッチングさ
れ、図３（ｃ）の太線で示したような素子領域が残るこ
とになる。なお、この場合において、図２では、ボディ
コンタクト８を形成しているが、ボディコンタクトは、
とらなくても構わない。また、図３（ｂ）において、ゲ
ートは直線状になっているが、直線状に限らず、任意の
形状とすることができる。つまり、通常のボディをフロ
ーティングで用いるタイプのＳＯＩ素子にも適用可能で
ある。
化膜４′以外の領域のシリコン基板の表面を露出させた
状態で、シリコンを選択的にエッチングするドライエッ
チングを行うことで、素子領域を形成する。このとき、
素子領域を形成するためのフォトレジストのパターン
は、例えば、図３（ｃ）の斜線のようにする。なお、図
３（ｄ）、図３（ｅ）はそれぞれ図３（ｃ）の３Ｄ−３
Ｄ、３Ｅ−３Ｅ断面図である。結果として、まわりをシ
リコン酸化膜やシリコン窒化膜で覆われたゲート電極５
とシリコン酸化膜４′と本フォトレジストのパターンの
ＯＲをとった領域以外のシリコン基板がエッチングさ
れ、図３（ｃ）の太線で示したような素子領域が残るこ
とになる。なお、この場合において、図２では、ボディ
コンタクト８を形成しているが、ボディコンタクトは、
とらなくても構わない。また、図３（ｂ）において、ゲ
ートは直線状になっているが、直線状に限らず、任意の
形状とすることができる。つまり、通常のボディをフロ
ーティングで用いるタイプのＳＯＩ素子にも適用可能で
ある。
【００１６】上記のように、素子分離を行う前にゲート
電極を形成するゲート先作り方式によれば、従来の最も
シンプルな分離法であるメサ分離の素子特性を劣化させ
る問題点を解決することができ、シンプルで高性能な素
子分離が可能となる。具体的には、図４（図４（ｂ）及
び図４（ｃ）は図４（ａ）のそれぞれ４Ｂ−４Ｂ、４Ｃ
−４Ｃ断面図）に示すように、従来では、シリコン層エ
ッジの上部コーナー部でのゲート耐圧の劣化や寄生トラ
ンジスタのリークの問題、シリコン層の段差によるゲー
ト材の加工残りの問題等を本製造方法によればゲートを
形成した後に素子領域となるシリコン層を加工するた
め、シリコン層のコーナーや段差とゲート電極にまつわ
る上記問題点は全く生じることはない。特に、ＭＯＡＴ
型では、下部のシリコン層の膜厚が確保できるので、ボ
ディ電位の伝わり性が良くなり、安定した素子特性が得
られる。
電極を形成するゲート先作り方式によれば、従来の最も
シンプルな分離法であるメサ分離の素子特性を劣化させ
る問題点を解決することができ、シンプルで高性能な素
子分離が可能となる。具体的には、図４（図４（ｂ）及
び図４（ｃ）は図４（ａ）のそれぞれ４Ｂ−４Ｂ、４Ｃ
−４Ｃ断面図）に示すように、従来では、シリコン層エ
ッジの上部コーナー部でのゲート耐圧の劣化や寄生トラ
ンジスタのリークの問題、シリコン層の段差によるゲー
ト材の加工残りの問題等を本製造方法によればゲートを
形成した後に素子領域となるシリコン層を加工するた
め、シリコン層のコーナーや段差とゲート電極にまつわ
る上記問題点は全く生じることはない。特に、ＭＯＡＴ
型では、下部のシリコン層の膜厚が確保できるので、ボ
ディ電位の伝わり性が良くなり、安定した素子特性が得
られる。
【００１７】また、本製造方法を適用して、キャパシタ
付きのトランジスタも容易に製造することができる。こ
の場合特に有効なのは、キャパシタ領域がゲート電極に
対してセルフアラインで形成できることで、このことに
より、素子の微細化に対しても有効なプロセスといえ
る。なお、従来では、あらかじめキャパシタとなる素子
領域を形成しておき、その領域をオーバーラップさせる
ような大きなパターンのゲート電極で覆うことになり、
微細化が困難であった。図５（ａ）にその平面図を示
し、（ｂ）にその等化回路を示す。なお、図５に示す素
子の製造方法は、図３と同様であるので、詳細な説明は
省略する。また、ボディへのコンタクトを形成しない通
常のＳＯＩ−ＭＯＳＦＥＴとしては図６（図６（ｂ）及
び図６（ｃ）は図６（ａ）のそれぞれ６Ｂ−６Ｂ、６Ｃ
−６Ｃ断面図）に示すように、はじめに形成する厚いゲ
ート絶縁膜は、必ずしも必要とはならない。チャネルイ
オン注入後、すなわち、いきなりゲート電極を形成し
て、このゲート電極と図に示すような（斜線）フォトレ
ジストをマスクに素子領域をエッチングする。このとき
のエッチング法として等方性のドライエッチングを用い
るとゲート長が微細な場合は、フォトレジストパターン
からはずれた領域のゲート電極化のシリコン層もエッチ
ング除去され、余分な寄生容量を削減できる。
付きのトランジスタも容易に製造することができる。こ
の場合特に有効なのは、キャパシタ領域がゲート電極に
対してセルフアラインで形成できることで、このことに
より、素子の微細化に対しても有効なプロセスといえ
る。なお、従来では、あらかじめキャパシタとなる素子
領域を形成しておき、その領域をオーバーラップさせる
ような大きなパターンのゲート電極で覆うことになり、
微細化が困難であった。図５（ａ）にその平面図を示
し、（ｂ）にその等化回路を示す。なお、図５に示す素
子の製造方法は、図３と同様であるので、詳細な説明は
省略する。また、ボディへのコンタクトを形成しない通
常のＳＯＩ−ＭＯＳＦＥＴとしては図６（図６（ｂ）及
び図６（ｃ）は図６（ａ）のそれぞれ６Ｂ−６Ｂ、６Ｃ
−６Ｃ断面図）に示すように、はじめに形成する厚いゲ
ート絶縁膜は、必ずしも必要とはならない。チャネルイ
オン注入後、すなわち、いきなりゲート電極を形成し
て、このゲート電極と図に示すような（斜線）フォトレ
ジストをマスクに素子領域をエッチングする。このとき
のエッチング法として等方性のドライエッチングを用い
るとゲート長が微細な場合は、フォトレジストパターン
からはずれた領域のゲート電極化のシリコン層もエッチ
ング除去され、余分な寄生容量を削減できる。
【００１８】また、ボディ電位取り出し領域のボディ領
域の抵抗を低減させる方法として、本発明（図２参照）
のような、厚いゲート絶縁膜４′の構造が効果的であ
る。その理由は以下の通りである。チャネル部は、しき
い値が増大してしまうため、特に表面付近の不純物濃度
は濃くできない。従って、不純物をイオン注入する場
合、そのピーク濃度が酸化シリコン膜２との界面付近に
深くなるようにする必要がある。この時、ボディ引き出
し領域のゲート絶縁膜４′が厚いため、この部分のピー
ク深さは薄膜シリコン層の中央付近に浅めに設定するこ
とができる。この場合、深めのチャネル部では、多くの
不純物が下地シリコン酸化膜中に捕らわれるのに対し、
ボディ電位引き出し領域の場合は、ほとんどが、ボディ
領域に導入されるため、高濃度となり、シート抵抗が低
減できる。この場合、ゲート絶縁膜４′の膜厚が厚い場
合、図７（ａ）に示すように、ボディ電位引き出し領域
へのイオン注入が、ほとんどゲート絶縁膜４′に注入さ
れてしまう。このような場合は、図７（ｂ）に示すよう
に、ゲート絶縁膜４′下のシリコン層に注入される深さ
のイオン注入を別途行うことで、今度はチャネル部は通
り抜けて、しきい値には影響せずにボディの抵抗を下げ
ることができる。
域の抵抗を低減させる方法として、本発明（図２参照）
のような、厚いゲート絶縁膜４′の構造が効果的であ
る。その理由は以下の通りである。チャネル部は、しき
い値が増大してしまうため、特に表面付近の不純物濃度
は濃くできない。従って、不純物をイオン注入する場
合、そのピーク濃度が酸化シリコン膜２との界面付近に
深くなるようにする必要がある。この時、ボディ引き出
し領域のゲート絶縁膜４′が厚いため、この部分のピー
ク深さは薄膜シリコン層の中央付近に浅めに設定するこ
とができる。この場合、深めのチャネル部では、多くの
不純物が下地シリコン酸化膜中に捕らわれるのに対し、
ボディ電位引き出し領域の場合は、ほとんどが、ボディ
領域に導入されるため、高濃度となり、シート抵抗が低
減できる。この場合、ゲート絶縁膜４′の膜厚が厚い場
合、図７（ａ）に示すように、ボディ電位引き出し領域
へのイオン注入が、ほとんどゲート絶縁膜４′に注入さ
れてしまう。このような場合は、図７（ｂ）に示すよう
に、ゲート絶縁膜４′下のシリコン層に注入される深さ
のイオン注入を別途行うことで、今度はチャネル部は通
り抜けて、しきい値には影響せずにボディの抵抗を下げ
ることができる。
【００１９】図８は、本発明の第３の実施形態に係る半
導体装置を示す図であって、（ａ）は平面図、（ｂ）〜
（ｅ）はそれぞれ、（ａ）の３Ｂ−３Ｂ断面図、３Ｃ−
３Ｃ断面図、３Ｄ−３Ｄ断面図及び３Ｅ−３Ｅ断面図で
ある。本実施形態では、ゲート電極を例えばｎ型多結晶
シリコンからなる第１のゲート電極５−１とＷＳｉから
なる第２のゲート電極５−２との複合膜から構成させ、
ボディ電位引き出し領域の第１のゲート電極５−１をエ
ッチング除去している。その後、層間絶縁膜７などを、
第２のゲート電極５−２と簿膜シリコンとの間に堆積す
るなどして、この部分のゲート絶縁膜４、４′が厚くな
る。あるいは、この層間絶縁膜７などのカバレッジが不
十分で空洞ができても構わない。この場合には、比誘電
率が１に近いガスがゲート絶縁膜４′の一部になること
で、さらに容量低減効果が増大する。あるいは、さらに
変形して、図１や図２の実施形態において、ゲート電極
形成後に、ボディ電位引き出し領域のゲート絶縁膜をＨ
Ｆなどのウェットエッチングなどにより、選択除去し
て、ゲート絶縁膜のかわりにガスを密封しても良い。本
発明は、上記の発明の実施の形態に限定されるものでは
なく、本発明の要旨を変更しない範囲で種々変形して実
施できるのは勿論である。
導体装置を示す図であって、（ａ）は平面図、（ｂ）〜
（ｅ）はそれぞれ、（ａ）の３Ｂ−３Ｂ断面図、３Ｃ−
３Ｃ断面図、３Ｄ−３Ｄ断面図及び３Ｅ−３Ｅ断面図で
ある。本実施形態では、ゲート電極を例えばｎ型多結晶
シリコンからなる第１のゲート電極５−１とＷＳｉから
なる第２のゲート電極５−２との複合膜から構成させ、
ボディ電位引き出し領域の第１のゲート電極５−１をエ
ッチング除去している。その後、層間絶縁膜７などを、
第２のゲート電極５−２と簿膜シリコンとの間に堆積す
るなどして、この部分のゲート絶縁膜４、４′が厚くな
る。あるいは、この層間絶縁膜７などのカバレッジが不
十分で空洞ができても構わない。この場合には、比誘電
率が１に近いガスがゲート絶縁膜４′の一部になること
で、さらに容量低減効果が増大する。あるいは、さらに
変形して、図１や図２の実施形態において、ゲート電極
形成後に、ボディ電位引き出し領域のゲート絶縁膜をＨ
Ｆなどのウェットエッチングなどにより、選択除去し
て、ゲート絶縁膜のかわりにガスを密封しても良い。本
発明は、上記の発明の実施の形態に限定されるものでは
なく、本発明の要旨を変更しない範囲で種々変形して実
施できるのは勿論である。
【００２０】
【発明の効果】本発明によれば次のような効果が得られ
る。ゲート電極が直線的になったことで、ソース・ドレ
イン拡散層とボディあるいはゲートとの寄生容量が原理
的に無くなり、寄生容量が大幅に低減し、回路のスイッ
チング特性が向上する。
る。ゲート電極が直線的になったことで、ソース・ドレ
イン拡散層とボディあるいはゲートとの寄生容量が原理
的に無くなり、寄生容量が大幅に低減し、回路のスイッ
チング特性が向上する。
【００２１】ボディ引き出し領域部のゲート絶縁膜の膜
厚を厚くすることにより、ゲート容量を低減し、回路の
スイッチング特性が向上する。ボディ引き出し領域部ボ
ディの不純物濃度を増加させるなどして選択的にシート
抵抗を低下させて、ボディ電位の制御性を良くすること
により、電位降下や電位遅延による素子特性の劣化を低
減できる。
厚を厚くすることにより、ゲート容量を低減し、回路の
スイッチング特性が向上する。ボディ引き出し領域部ボ
ディの不純物濃度を増加させるなどして選択的にシート
抵抗を低下させて、ボディ電位の制御性を良くすること
により、電位降下や電位遅延による素子特性の劣化を低
減できる。
【図１】 本発明の第１の実施形態に係る半導体装置を
示す図。
示す図。
【図２】 本発明の第２の実施形態に係る半導体装置を
示す図。
示す図。
【図３】 本発明に係る半導体装置の製造方法を説明す
るための図。
るための図。
【図４】 従来の半導体装置の製造方法を示す図。
【図５】 本発明に係る半導体装置の製造方法を説明す
るための図。
るための図。
【図６】 本発明に係る半導体装置の製造方法を説明す
るための図。
るための図。
【図７】 本発明に係る半導体装置の製造方法を説明す
るための図。
るための図。
【図８】 本発明の第３の実施形態に係る半導体装置を
示す図。
示す図。
【図９】 典型的なボディコンタクト付ＳＯＩ−ＭＯＳ
ＦＥＴ（ｎ型ＭＯＳの場合）を示す図。
ＦＥＴ（ｎ型ＭＯＳの場合）を示す図。
１…半導体基板（下地シリコンウェハ）
２…酸化シリコン膜
３…素子分離用絶縁膜
３′…シリコン層（ボディ領域）
４、４′…ゲート絶縁膜
５…ゲート電極
６…ソース・ドレイン拡散層
７…層間絶縁膜
８…ストラップコンタクト
８′…ボディへのコンタクト
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭58−124243（ＪＰ，Ａ)
特開 昭52−48475（ＪＰ，Ａ)
特開 平７−142734（ＪＰ，Ａ)
特開 平６−349856（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (3)
- 【請求項１】 絶縁膜と、前記絶縁膜上に形成された半
導体薄膜と、前記半導体薄膜内に形成されたソース拡散
層及びドレイン拡散層と、前記半導体薄膜上にゲート絶
縁膜を介して形成されたゲート電極と、前記絶縁膜と前
記ゲート絶縁膜と前記ソース拡散層と前記ドレイン拡散
層とで囲まれ前記半導体薄膜からなるボディと、前記ボ
ディに隣接し、前記半導体薄膜からなるボディ引き出し
領域とを有する半導体装置の製造方法において、半導体薄膜上に選択的にシリコン酸化膜を形成する工程
と、 シリコン酸化膜の下部へイオン注入を行ってボディ引き
出し領域を形成する工程と、 前記ボディ引き出し領域を形成する工程に続いて、ゲー
ト絶縁膜を介して幅がボディ引き出し領域の幅よりも狭
くなるようにゲート電極を形成する工程と、 前記ゲート電極、ソース領域、ドレイン領域及びチャネ
ル領域を規定するフォトレジストパターンとをマスクと
して、前記半導体薄膜をエッチング除去して素子領域を
形成する工程とを備え、 前記ゲート電極はゲート幅方向に前記ボディから前記ボ
ディ引き出し領域に隣接して細長く配置されていて、前
記ゲート電極の幅が前記ボディ引き出し領域付近でほぼ
一定になるように形成され、前記ボディ引き出し部にお
いて素子領域の幅が前記ゲート電極の幅よりも広いこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 絶縁膜と、前記絶縁膜上に形成された半
導体薄膜と、前記半導体薄膜内に形成されたソース拡散
層及びドレイン拡散層と、前記半導体薄膜上にゲート絶
縁膜を介して形成されたゲート電極と、前記絶縁膜と前
記ゲート絶縁膜と前記ソース拡散層と前記ドレイン拡散
層とで囲まれ前記半導体薄膜からなるボディと、前記ボ
ディに隣接し、前記半導体薄膜からなるボディ引き出し
領域とを有する半導体装置の製造方法において、半導体薄膜上に選択的にシリコン酸化膜を形成する工程
と、 シリコン酸化膜の下部へイオン注入を行ってボディ引き
出し領域を形成する工程と、 前記ボディ引き出し領域を形成する工程に続いて、ゲー
ト絶縁膜を介して幅がボディ引き出し領域の幅よりも狭
くなるようにゲート電極を形成する工程と、 前記ゲート電極、ソース領域、ドレイン領域及びチャネ
ル領域を規定するフォトレジストパターンとをマスクと
して、前記半導体薄膜をエッチング除去して素子領域を
形成する工程とを備え、 前記ゲート電極はゲート幅方向に前記ボディから前記ボ
ディ引き出し領域に隣接して細長く配置されていて、前
記ボディ引き出し領域に隣接したゲート絶縁膜の膜厚
が、前記ボディに隣接したゲート絶縁膜の膜厚よりも厚
いことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は請求項２に記載の半導体装
置の製造方法において、前記ボディ引き出し領域のシー
ト抵抗が、ボディのシート抵抗よりも低いことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21063197A JP3491805B2 (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21063197A JP3491805B2 (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154759A JPH1154759A (ja) | 1999-02-26 |
| JP3491805B2 true JP3491805B2 (ja) | 2004-01-26 |
Family
ID=16592526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21063197A Expired - Fee Related JP3491805B2 (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3491805B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3716406B2 (ja) * | 2000-02-08 | 2005-11-16 | 富士通株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| JP2002261292A (ja) * | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20020142526A1 (en) * | 2001-03-30 | 2002-10-03 | International Business Machines Corporation | Structures and methods to minimize plasma charging damage in silicon on insulator devices |
| KR100542986B1 (ko) | 2003-04-29 | 2006-01-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 |
| KR100543004B1 (ko) * | 2003-09-18 | 2006-01-20 | 삼성에스디아이 주식회사 | 평판표시장치 |
| KR100741976B1 (ko) | 2005-08-25 | 2007-07-23 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| WO2007029394A1 (ja) * | 2005-09-09 | 2007-03-15 | Sharp Kabushiki Kaisha | 薄膜素子、それを用いた表示装置及びメモリセル、並びにそれらの製造方法 |
| JP5085859B2 (ja) * | 2005-10-28 | 2012-11-28 | 株式会社ジャパンディスプレイイースト | 画像表示装置及びその製造方法 |
| KR100878284B1 (ko) | 2007-03-09 | 2009-01-12 | 삼성모바일디스플레이주식회사 | 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치 |
| GB2459667A (en) * | 2008-04-29 | 2009-11-04 | Sharp Kk | Thin film transistor and active matrix display |
| CN112466953B (zh) * | 2020-11-27 | 2023-03-28 | 中国科学院微电子研究所 | 一种h型体接触soi mosfet器件及其制作方法 |
-
1997
- 1997-08-05 JP JP21063197A patent/JP3491805B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1154759A (ja) | 1999-02-26 |
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