JPH11238886A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 厚いゲート絶縁膜を伴う方法において、更に
寄生接合容量を低減した半導体装置を提供すること。 【解決手段】 半導体基板１上に絶縁膜２を形成する工
程と、絶縁膜上に半導体薄膜基板Ｐを形成する工程と、
半導体薄膜基板上にゲート絶縁膜４，４′を介してゲー
ト電極５を形成する工程と、ゲート電極の側壁に第１の
側壁膜９を形成する工程と、第１の側壁膜９をマスクと
して、ソース・ドレイン拡散層形成用のイオン注入を行
う工程と、ゲート電極及５びソース・ドレインチャネル
領域を規定するフォトレジストパターン及び第２のゲー
ト側壁膜１４とをマスクとして、半導体薄膜をエッチン
グ除去して素子領域を形成する工程とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特
に、ＳＯＩ（Silicon On Insulator）を用いたＭＯＳ電
界効果トランジスタ及びその製造方法、に関する。

【０００２】

【従来の技術】絶縁物である酸化シリコンなどの上に形
成されたシリコンなどからなる半導体薄膜の表面をチャ
ネルとするＭＯＳ電界効果トランジスタ（以下、「ＳＯ
Ｉ−ＭＯＳＦＥＴ」と称する）は、シリコン基板表面を
チャネルとするバルクＭＯＳＦＥＴに比べて、短チャネ
ル効果に強く、寄生接合容量（単に、「寄生容量」と称
する場合もある）が小さいことから回路のスイッチング
速度が速くなるなどの利点がある。しかしながら、通
常、ボディ（薄膜ＳＯＩ−ＭＯＳＦＥＴでは、個々のチ
ャネルが形成される素子領域が分離されるため、これを
「ボディ」と称する）には電極を接続せずに浮遊電位の
まま動作させているが、この場合、チャネルのキャリア
がドレイン端でインパクトイオン化して発生した多数キ
ャリアがボディに蓄積してボディ電位が変動し、その結
果ＳＯＩ−ＭＯＳＦＥＴの特性が変動するという欠点が
あった。

【０００３】これに対して、ボディに電位を与える電極
を形成したボディコンタクト付ＳＯＩ−ＭＯＳＦＥＴで
は、多数キャリアがボディ電極から引き抜かれ、ボディ
の電位が安定するため、いわゆる基板浮遊効果の問題は
起こらない。また、ボディ電極を例えばゲート電極と短
絡させた構造（以下、「ゲート−ボディ短絡型」と称す
る）により、ボディ電位を動的に制御させることによ
り、オン時のしきい値を低下させてドレイン電流を増大
させ、オフ時のしきい値を増大させてリーク電流を低下
することができるので、従来に対して大幅にスイッチン
グ特性を向上させることができる。

【０００４】図８は、典型的なボディコンタクト付ＳＯ
Ｉ−ＭＯＳＦＥＴ（ｎ型ＭＯＳの場合）を示す図であっ
て、（ａ）は平面図、（ｂ）〜（ｅ）はそれぞれ、
（ａ）の８Ｂ−８Ｂ断面図、８Ｃ−８Ｃ断面図、８Ｄ−
８Ｄ断面図及び８Ｅ−８Ｅ断面図である。なお、図８に
おいて、ソース・ドレイン６へのコンタクトは省略して
おり、図はゲート５上とボディ３へのコンタクト８′を
開口したところを示している。例えばこの後、両コンタ
クト部を同一配線で短絡させることにより、ゲート−ボ
ディ短絡型となる。

【０００５】しかしながら、図８に示すような、ボディ
コンタクト付ＳＯＩ−ＭＯＳＦＥＴでは、ゲート電極を
Ｈ型にして、ソース・ドレイン領域とチャネル部からの
ボディ引き出し領域を分離させていた。このため、平面
パターンに点線で示した領域で、ソース・ドレインとボ
ディ領域間の接合容量、あるいはソース・ドレイン領域
とゲート間のオーバーラップ容量などの寄生容量１の増
大、また、寄生容量２で示したＨ型にしたことで増大し
たゲート電極の面積増大分のゲート容量の増大、あるい
はチャネル下のボディ領域からボディ領域へのコンタク
ト形成領域までの寄生抵抗等により、充分な性能を引き
出すことが出来なかった。

【０００６】そこで、上記の問題を解決するために、本
発明の発明者は、ボディコンタクト形成のためのボディ
引き出し領域部のゲート絶縁膜の膜厚をチャネルとして
機能するボディ領域部のゲート絶縁膜の膜厚よりも厚く
することにより、ゲート容量を低減し、回路のスイッチ
ング特性が向上させようという提案を行っている。（特
願平９−２１０６３１号） 図９は、この提案のｎチャネル型ＳＯＩ−ＭＯＳＦＥＴ
を示す図であって、（ａ）は平面図、（ｂ）〜（ｅ）は
それぞれ、（ａ）の９Ｂ−９Ｂ断面図、９Ｃ−９Ｃ断面
図、９Ｄ−９Ｄ断面図及び９Ｅ−９Ｅ断面図である。本
例では、ボディ電位引き出し領域のゲート絶縁膜４′が
チャネル部のゲート絶縁膜４よりも厚く形成されてい
る。本例のように、ボディ電位引き出し領域のゲート絶
縁膜４′をチャネル部のゲート絶縁膜４よりも厚くする
ことは、この部分にあらかじめ選択的に堆積や酸化或い
は溝を形成してからの埋め込みによりシリコン酸化膜な
どの厚い絶縁膜を形成しておくことで容易に実現でき
る。このように、ボディ電位引き出し領域のゲート絶縁
膜４′をチャネル部のゲート絶縁膜４よりも厚くするこ
とにより、ボディ電位引き出し領域の寄生容量を低減で
きる。

【０００７】上記の図９に示す半導体装置の製造方法と
してゲート先作り法を本発明の発明者が提案している
が、そのゲート先作り法について図１０を参照して説明
する。まず、ＣＶＤ法や酸化により形成したシリコン酸
化膜層をフォトレジストにより選択的に残させるＭＯＡ
Ｔ法や、溝を形成してシリコン酸化膜を埋め込むＳＴＩ
法や、ＬＯＣＯＳ法などにより厚いシリコン酸化膜４′
を形成する（図１０（ａ））。次に、必要に応じシリコ
ン酸化膜４′下部及びチャネル部へのイオン注入を行
い、ボディ電位引き出し領域の低抵抗化及びチャネル部
のしきい値の調整等を行う。続いて、ゲート酸化膜４を
形成して、その上部にゲート電極５を形成する（図１０
（ｂ））。ゲート電極の上部には、シリコン窒化膜やシ
リコン酸化膜などを積層した構造とする。こうすること
で、後工程で素子領域の加工時に用いるシリコンのドラ
イエッチングからゲート電極を保護できる。続いて、図
１０（ｃ）に示すように、ソース・ドレイン拡散層６を
形成した後に、メサ型の素子分離を行うことにより、素
子が完成する。この場合、ゲート電極形成後、まずＬＤ
Ｄ ｎ^-拡散層を形成した後に、シリコン酸化膜やシリ
コン窒化膜などをゲート電極のゲート電極の側壁に残す
ように形成し、ソース・ドレインのｎ⁺拡散層形成を行
う。ＬＤＤ ｎ^-拡散層とソース・ドレインｎ⁺拡散層の
形成方法としては、従来のようなイオン注入を、後に素
子領域となる領域を少なくとも囲むような穴パターン
（図１０（ｃ）中の点線）のフォトレジストをマスクに
行う。

【０００８】この後、レジストとゲート電極５をマスク
に、ゲート酸化膜４並びにその下のシリコン層を選択的
にエッチングすることで、素子領域を形成する。このと
き、素子領域を形成するためのフォトレジストのパター
ンは、例えば、図１０（ｃ）の斜線のようにする。な
お、図１０（ｄ）、図１０（ｅ）はそれぞれ図１０
（ｃ）の１０Ｄ−１０Ｄ、１０Ｅ−１０Ｅ断面図であ
る。結果として、まわりをシリコン酸化膜やシリコン窒
化膜で覆われたゲート電極５とシリコン酸化膜４′と本
フォトレジストのパターンのＯＲをとった素子領域が残
ることになる。

【０００９】しかしながら、厚いゲート絶縁膜を形成す
る本方法には、次のような不具合があった。すなわち、
厚いゲート絶縁膜４′と、ゲート電極５とが、セルフア
ライン的に形成されていないため、厚いゲート絶縁膜
４′のパターンはゲート電極５に対して余裕を持って大
きめに形成しておく必要がある。そのため、例えば、点
線で示したような、穴パターンのＬＤＤ ｎ^-やソース
・ドレインｎ⁺のための拡散層形成マスクを用いた場
合、図１０（ｃ）に太線で示したように、この厚いゲー
ト絶縁膜４′のエッジに沿って形成されるＬＤＤ ｎ^-
やｎ⁺拡散層とゲート絶縁膜４′下のＰ型領域との間の
ｐｎ接合の長さが増大し、この分の寄生接合容量が増大
してしまう。このうち、図に示したｂ部は、素子領域の
パターンを極力厚いゲート絶縁膜４′のチャネルエッジ
に近くなるように設けることが重要となり、ａに関して
は、まさしく、薄ゲート絶縁膜４′とゲート電極５との
余裕を低減させる必要があった。

【００１０】

【発明が解決しようとする課題】上記のような厚いゲー
ト絶縁膜を伴う方法では、寄生接合容量を従来の半導体
装置より低減するという効果は得られるものの、十分な
寄生接合容量を更に低減することによりスイッチング特
性の向上が望まれる。本発明は、厚いゲート絶縁膜を伴
う方法において、更に寄生接合容量を低減した半導体装
置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明では、厚いゲート
絶縁膜がセルフアライン的に形成されるようにしたこと
を骨子とする。具体的には、本発明に係る半導体装置の
製造方法は、半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に半導体薄膜基板を形成する工程と、前記
半導体薄膜基板上にゲート絶縁膜を介して厚さの異なる
２種類のゲート電極を形成する工程と、前記ゲート電極
の側壁に第１の側壁膜を形成する工程と、前記第１の側
壁膜をマスクとして、ソース・ドレイン拡散層形成用の
イオン注入を行う工程と、前記ゲート電極及びソース・
ドレインチャネル領域を規定するフォトレジストパター
ン及び第２のゲート側壁膜とをマスクとして、前記半導
体薄膜をエッチング除去して素子領域を形成する工程と
を備えたことを特徴とする。また、本発明に係る半導体
装置は、半導体基板と、前記半導体基板上に形成された
絶縁膜と、前記絶縁膜上に形成された半導体薄膜と、前
記半導体薄膜内に形成されたソース拡散層及びドレイン
拡散層と、前記半導体薄膜上に絶縁層を介して形成され
たゲート電極とからなる電界効果トランジスタと、前記
ゲート電極に接続され前記半導体薄膜に電位を与える少
なくとも１つの電極とを有する半導体装置において、ボ
ディ電位を取り出す部分のゲート絶縁膜の膜厚が、チャ
ネル領域のゲート絶縁膜の膜厚よりも厚く、かつ前記ゲ
ート絶縁膜の幅が前記ゲート電極の側壁膜とほぼ同じ幅
で形成されているか、又は前記ゲート幅の幅がソース・
ドレイン方向に対して一定であることを特徴とする。

【００１２】上記のように、ゲート電極の側壁に形成す
る側壁膜９をオーバーエッチングして、厚いゲート絶縁
膜をもエッチングすることにより、ゲート電極５にセル
フアライン的に厚いゲート絶縁膜が残るようにしてい
る。これにより、図１０（ｃ）に示すａの長さは、ゲー
ト電極の側壁膜の膜圧まで削減することができる。

【００１３】従って、このような製造方法によって得ら
れた半導体装置であれば、寄生接合容量を極力低減する
ことができる。また、図１０（ｃ）のｂについても、素
子領域のパターンを厚いゲート絶縁膜よりもチャネル側
にくるように形成することでなくすことができる。以上
により、本発明によれば、寄生接合容量が更に削減さ
れ、スイッチング特性が向上する。

【００１４】

【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。図１は、本発明の第１の実施形態に係る
半導体装置を示す図である。図１において、（ａ）は平
面図、（ｂ）〜（ｄ）はそれぞれ（ａ）の１Ｂ−１Ｂ、
１Ｃ−１Ｃ、１Ｄ−１Ｄ断面図である。

【００１５】本発明の半導体装置は、半導体基板１上に
形成された絶縁膜２と、その上部に形成された半導体薄
膜基板３と、前記半導体薄膜基板上に形成されたゲート
絶縁膜４（厚いゲート絶縁膜４′）と、ゲート絶縁膜４
（厚いゲート絶縁膜４′）上に形成されたゲート電極５
とからなっている。なお、ゲート電極５の周囲には、ゲ
ート側壁膜９と厚いゲート絶縁膜４′が、ゲート電極５
に対してセルフアライン的に形成されている。

【００１６】本発明では、上記のように、ゲート電極９
下のゲート絶縁膜４′をセルフアライン的に形成してい
る。このようにすることにより、ゲート電極９による寄
生接合容量が減少し、回路の性能が向上する。

【００１７】また、ボディコンタクト部１０は、素子領
域を形成するときに厚いゲート絶縁膜４′に対して一部
が重なるようなレジストパターンを用いることで、セル
フアライン的に形成している。もちろんこのパターン１
０とコンタクトをなくせばボディをフローティングで用
いる素子もそのまま形成できる。（図２）本実施形態に
係る半導体装置の製造方法としては、従来と同様に、ゲ
ート側壁膜９の形成時に、異方性エッチングを用いて、
その下の厚いゲート絶縁膜４′をもオーバーエッチング
することで容易に形成できる。また、このようにするこ
とで、厚いゲート絶縁膜４′の下にこの厚いゲート絶縁
膜４′と同様にセルフアライン形成される素子領域同士
の距離も狭められるので微細化が容易となる。なお、本
実施形態では、上記のように素子領域の加工を異方性ド
ライエッチングで行っている。

【００１８】図３は第２の実施形態に係る半導体装置を
示す図である。図３において、（ａ）は平面図、（ｂ）
〜（ｄ）はそれぞれ（ａ）の３Ｂ−３Ｂ、３Ｃ−３Ｃ、
３Ｄ−３Ｄ断面図である。なお、図３において、図１と
同じ部分には、同じ符号を付し説明を省略する。

【００１９】本実施形態では、第１の実施形態と比べて
素子領域のパターン幅を厚いゲート絶縁膜４′間の幅よ
りも狭く形成している。このように素子領域のパターン
幅を厚いゲート絶縁膜４′間の幅よりも狭くすること
で、図１０（ｃ）のａ、ｂを同時に削減している。な
お、本実施形態において、素子領域の加工は異方性ドラ
イエッチングを用いている。

【００２０】図４は第３の実施形態に係る半導体装置を
示す図である。図４において、（ａ）は平面図、（ｂ）
〜（ｅ）はそれぞれ（ａ）の４Ｂ−４Ｂ、４Ｃ−４Ｃ、
４Ｄ−４Ｄ、４Ｅ−４Ｅ断面図である。なお、図４にお
いて、図１と同じ部分には、同じ符号を付し説明を省略
する。

【００２１】第２の実施形態によれば、厚いゲート絶縁
膜４′の間の幅と、素子領域の幅との差が大きくなる
と、今度はその差の部分のゲートはトランジスタの駆動
電流を高める部分としては機能せず、単に寄生ゲート容
量となってくる。従って、本実施形態では素子領域のパ
ターンニングを等方的なエッチングを用いることで、こ
の部分のシリコン層を除去している。

【００２２】このように、ゲート電極の幅とゲート電極
下のシリコン層の幅とを同一にすれば、寄生容量が最も
少ない理想構造となる。本実施形態では、素子領域のパ
ターンニングを等方的なエッチングを用いて行ったが、
等方的なエッチング以外の他のセルフアライン技術によ
り両幅を同一にしても良い。

【００２３】また、４Ｅ−４Ｅ断面図にあるように、等
方エッチングを更に大きくすると、両サイドからのエッ
チング領域がくっついて、ゲート電極下のシリコン層が
なくなるので、寄生容量を大幅に低減させることができ
る。

【００２４】図５は第４の実施形態に係る半導体装置を
示す図である。図５において、（ａ）は平面図、（ｂ）
〜（ｄ）はそれぞれ（ａ）の５Ｂ−５Ｂ、５Ｃ−５Ｃ、
５Ｄ−５Ｄ断面図である。なお、図５において、図１と
同じ部分には、同じ符号を付し説明を省略する。

【００２５】本実施形態において、図４と異なる部分
は、厚いゲート絶縁膜４′がゲート電極下の一部のみで
なく、素子領域１１以外の部分に一面に形成されている
ことである。この構成は、通常の素子分離と同様である
が、このような構成とした場合であっても、ゲート電極
の側壁絶縁膜９をセルフアライン的にゲート電極に付随
して厚いゲート絶縁膜４′を残すようにすれば良い。こ
のように、もともと広い領域に形成した厚い絶縁膜４′
を用いることで、ゲート電極下に残った厚い絶縁膜４′
の膜圧を一定に形成でき、寄生容量等を厚い絶縁膜４′
の膜厚で制御しやすくなる。

【００２６】本実施形態に係る半導体装置の製造方法を
図６〜図７を参照して簡単に説明する。なお本実施形態
では、フローティング素子を用いている。まず、通常の
ＬＯＣＯＳ法を用いて（或いはＭＯＡＴ型やＳＴＩ型な
ど、その下にシリコン層３′が残される方法であれば、
いずれでも構わない）、素子領域以外に厚いゲート絶縁
膜４′を形成する。そして、薄いゲート絶縁膜４、ゲー
ト電極５を、上に絶縁膜１２を載せた構造で形成し、薄
い絶縁膜１３を形成する。この前後にＬＤＤ ｎ^-層を
イオン注入などで形成する。

【００２７】次に、例えば、多結晶シリコンにより、第
２のゲート側壁膜１４を形成し、これをマスクに、ソー
ス・ドレインのｎ⁺拡散層をイオン注入などで形成する
（図８）。

【００２８】本製造方法の特徴は、この後、この第２の
ゲート側壁膜１４をエッチング除去し、薄い絶縁膜１３
をそのまま異方性エッチングして、ゲート側壁絶縁膜と
していることである。

【００２９】この理由は、第２のゲート側壁膜形成を多
結晶シリコンなどを用いることで、下の厚いゲート絶縁
膜４′が、極力エッチングされないようにして、ソース
・ドレインｎ⁺不純物が、厚いゲート絶縁膜４′を貫い
てシリコン層中には、打たれないようにするためであ
る。こうすることで、ｎ⁺のイオン注入を全面に行って
も、厚いゲート絶縁膜４′の下のシリコン層中にｎ⁺層
が形成されることがないため、この部分のシリコン層を
介してソース・ドレイン間のショートが起こる心配がな
い。

【００３０】なお、上記の主旨が満たされれば、同一の
ゲート側壁膜を用いて、まず、厚い絶縁膜が少なくとも
一部残るようにして、ｎ⁺層を形成し、その後、オーバ
ーエッチングして、その下の厚い絶縁膜４′を完全にエ
ッチングしても構わない。

【００３１】または、たとえエッジに沿ってｎ⁺層が形
成されても、シリコン層のエッチング時に等方的なエッ
チングを用いることで、ｎ⁺層を除去しても良い。本発
明は、上記の実施形態に限らず種々組み合わせて実施し
ても構わない。また、トランジスタのタイプについて
も、実施形態ではＮチャネル型としたが、Ｎチャネル型
に限らずＰチャネル型でも構わない。また、トランジス
タがＳＯＩトランジスタであれば、ボディコンタクトの
有無、完全空乏型か部分空乏型かも問わない。

【００３２】

【発明の効果】上記のように、本発明によれば厚いゲー
ト絶縁膜を伴う方法において、更に寄生接合容量を低減
した半導体装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係る半導体装置を
示す図。

【図２】 本発明の第１の実施形態に係る半導体装置の
変形例を示す図。

【図３】 本発明の第２の実施形態に係る半導体装置を
示す図。

【図４】 本発明の第３の実施形態に係る半導体装置を
示す図。

【図５】 本発明の第４の実施形態に係る半導体装置を
示す図。

【図６】 本発明の第４の実施形態に係る半導体装置の
製造方法を説明するための図。

【図７】 本発明の第４の実施形態に係る半導体装置の
製造方法を説明するための図。

【図８】 従来の典型的なボディコンタクト付ＳＯＩ−
ＭＯＳＦＥＴ（ｎ型ＭＯＳの場合）を示す図。

【図９】 本発明者の提案に係る半導体装置を示す図。

【図１０】 図９における半導体装置のゲート先作りを
説明するための図。

【符号の説明】

１…半導体基板（下地シリコンウェハ） ２…酸化シリコン膜 ３…素子分離用絶縁膜 ３′…シリコン層（ボディ領域） ４、４′…ゲート絶縁膜 ５…ゲート電極 ６…ソース・ドレイン拡散層 ７…層間絶縁膜 ８…ストラップコンタクト ８′…ボディへのコンタクト ８″…ゲートへのコンタクト ９…ゲート側壁膜 １０…ボディコンタクト用パターン １１…素子領域用マスク １２…ゲート上絶縁膜 １３…薄い絶縁膜 １４…第２のゲート側壁膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に半導体薄膜基板を形成する工程と、 前記半導体薄膜基板上にゲート絶縁膜を介してゲート電
   極を形成する工程と、 前記ゲート電極をマスクとして、ソース・ドレイン拡散
   層形成用のイオン注入を行う工程と、 前記ゲート電極の側壁に側壁膜を形成する工程と、 前記ゲート電極及びソース・ドレインチャネル領域を規
   定するフォトレジストパターン及び前記側壁膜とをマス
   クとして、前記半導体薄膜をエッチング除去して素子領
   域を形成する工程と、を備えたことを特徴とする半導体
   装置の製造方法。
2. 【請求項２】 半導体基板と、前記半導体基板上に形成
   された絶縁膜と、前記絶縁膜上に形成された半導体薄膜
   と、前記半導体薄膜内に形成されたソース拡散層及びド
   レイン拡散層と、前記半導体薄膜上に絶縁層を介して形
   成されたゲート電極と前記ゲート電極の側壁に形成され
   た側壁膜とからなる電界効果トランジスタと、前記ゲー
   ト電極に接続され前記半導体薄膜に電位を与える少なく
   とも１つの電極とを有する半導体装置において、 ボディ電位を取り出す部分のゲート絶縁膜の膜厚が、チ
   ャネル領域のゲート絶縁膜の膜厚よりも厚く、かつ前記
   ボディ電位を取り出す部分のゲート絶縁膜の幅が前記ゲ
   ート電極と前記側壁膜とをあわせた幅にほぼ同じ幅で形
   成されていることを特徴とする半導体装置。
3. 【請求項３】 半導体基板と、前記半導体基板上に形成
   された絶縁膜と、前記絶縁膜上に形成された半導体薄膜
   と、前記半導体薄膜内に形成されたソース拡散層及びド
   レイン拡散層と、前記半導体薄膜上に絶縁層を介して形
   成されたゲート電極とからなる電界効果トランジスタ
   と、前記ゲート電極に接続され前記半導体薄膜に電位を
   与える少なくとも１つの電極とを有する半導体装置にお
   いて、 ボディ電位を取り出す部分のゲート絶縁膜の膜厚が、チ
   ャネル領域のゲート絶縁膜の膜厚よりも厚く、かつ前記
   ボディ電位を取り出す部分のゲート絶縁膜の厚さが幅が
   ソース・ドレイン方向に対して一定であることを特徴と
   する半導体装置。