KR100321540B1 - 매립된다이오드가있는래터럴반도체-온-절연체반도체디바이스 - Google Patents

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Abstract

SOI 디바이스는 기판, 기판 위의 매립된 절연층, LDMOS 트랜지스터, 절연층 위의 LIGBT 또는 래터럴 다리이스터와 같은 래터럴 반도체 디바이스를 포함하고 있다. 반도체 디바이스 (LDMOS 트랜지스터의 경우)는 소스 드레인, 채널 영역, 채널 영역상의 절연 게이트 전극, 매립된 절연층위의 약하게 도핑된 반도체 물질의 연속층으로 형성된 래터럴 드리프트 영역과, 채널 영역으로부터 횡으로 이격되어 있으며 드리프트 영역에 의해 채널 영역에 연결되는 드레인 접촉부 영역을 포함하고 있다. 매립된 다이오드는 기판에 형성되며, 드레인 접촉부 영역과 매립된 다이오드 사이의 영역에서 횡으로 연장하는 드리프트 영역부분에 의해서 드레인 접촉부 영역에 의해서 드레인 접촉부 영역과 전기적으로 연결된다.

Description

매립된 다이오드가 있는 래터럴 반도체-온-절연체 반도체 디바이스
본 발명은 절연체상의 반도체(Semiconductor-On-Insulator : SOI) 디바이스의 분야에 관한 것으로서, 특히 고전압 및 전력 응용을 위한 래터럴 SOI 디바이스에 관한 것이다.
고전압 전력 디바이스를 제조하는데 있어서, 통상적으로 예를 들어 항복 전압, 크기, ON 저항 그리고 제조의 단순화 및 신뢰성을 고려하여 트레이드오프 및 절충이 이루어져야 한다. 종종 항복 전압과 같은 하나의 파라미터를 개선시키면 ON 저항과 같은 다른 파라미터가 저하된다. 이상적으로는 그러한 디바이스들은 동작 및 제조상의 결함이 최소이고 모든 영역에서 우수한 특성을 나타낸다.
상당히 전망이 있는 전력 디바이스의 한 범주에서는 래터럴 구조의 절연층상에 설치된 반도체(통상 실리콘)층을 이용한다. SOI 구조에 있어서 통상적인 래터럴 이중 확산 MOS (LDMOS) 트랜지스터는 미국 특허 제5,059,547호에 개시되어 있다. 그러한 전력 디바이스들은 초기의 디바이스들 보다 향상된 디바이스이지만, 항복 전압과 ON 저항 사이의 트레이트오프에 있어서 여전히 절충될 요소가 있다.
고전압 래터럴 SOI 트랜지스터를 얻기 위한 유망한 방법은 SOI 충을 기저기판에 연결하는데 매립 다이오드가 있는 구조체를 사용하는 것이다. 그러한 디바이스는 전력 반도체 디바이스와 집적 회로에 관한 제 3회 국제심포지엄 (1991년)에서"절연체상의 고전압 반도체(SOI) MOSFETS" 이라고 명명된 Lu 등의 논문 36페이지에서 39페이지까지 제 1(b)도에 도시되어 있다. 고전압을 지원하기 위해서 이러한 구조는 Apples와 Vaes에 의해 개발된 잘 알려진 표면 필드 감소(REduction of SURface Fields) 기술을 이용함으로써, 기저 기판에 의해 디바이스의 드리프트 영역이 공핍된다. 종래의 벌크 기술과 같이 이러한 SOI 디바이스들은 인가 드레인 전위의 대부분을 유지하기 위해 기판에 있는 공핍 영역을 사용한다. SOI 구조의 매립된 다이오드는 공경 영역에서 발생된 전자들이 역바이어스된 다이오드를 통해 추출되어 드레인 접촉부를 흐를 수 있도록 하는데 필요하다. 전자들에게 이러한 경로가 없으면 기판의 깊은 공핍 영역은 매립된 산화물의 하부를 따라 형성된 반전층으로 인하여 붕괴되고 디바이스의 항복 전압은 심하게 감소된다.
매립된 다이오드 구조를 가짐으로써 대부분의 인가된 드레인 전위는 기판에서 강하되며 매립된 산화물 양단의 전압이 강하되는 종래의 완전히 절연(isolated)된 방법과는 반대되는 것이다. 이것은 보다 얇은 매립된 산화물과 SOI 두께를 사용함으로써 프로세스를 보다 단순화시키는 것이다. 통상적으로 매립된 다이오드는 깊은 에칭으로서, 기판에서 발생된 전자들을 위한 드레인 접촉부로의 이스케이프 경로를 제공하기 위하여 높게 도핑된 폴리실리콘과 같은 전도 물질로의 트랜치들의 계속적인 리필을 갖는 SOI 층을 통하여 높은 종횡비의 트랜치들로 형성된다.
통상적으로 매립된 다이오드는 같은 전도물질로 트랜치가 계속해서 채워진 SOI 층을 관통하는 높은 종횡비의 트랜치를 깊게 에칭함으로써 형성되고 기판에 발생된 전자의 드레인 접촉부에 대한 이스케이프 경로를 제공한다. 그러나 이것은 비교적 어렵고 복잡하고 비용이 많이 들며 시간이 걸리는 제조 공정이다.
따라서 손쉽고, 경제적으로 제조할 수 있는 구조의 매립된 다이오드를 구비한 래터럴 SOI 디바이스가 바람직하다. 부가적으로 종래의 다바이스와 비교하여 항복/"ON" 저항 트레이드오프를 향상하기 위해 매립된 도핑층이 용이하게 결합되는 SOI 디바이스가 바람직하다.
따라서 본 발명의 목적은 높은 항복 전압, 낮은 ON 저항 그리고 기존의 공정 기술을 이용하여 경제적으로 제조될 수 있는 디바이스 구성에 있어서 다른 바람직한 동작 특성을 가지는 래터럴 SOI 디바이스를 제공하는 것이다. 특히, 본 발명의 목적은 래터럴 SOI 디바이스를 제공하는 것이며, 이 디바이스에서, 매립된 다이오드 구조 및 디바이스와 관련된 접촉부는 쉽게 경제적으로 제공될 수 있어야 하며, 디바이스의 항복 전압/ON 저항 트레이드오프를 향상시키기 위하여 매립된 도핑층들은 쉽게 결합될 수 있어야 한다.
본 발명에 따라서, 이들 목적들은 래터럴 SOI 디바이스의 기판에 매립된 다이오드를 제공하고, 약하게 도핑된 단결정 반도체 물질의 연속층으로서 디바이스의 드리프트 영역을 제공함으로써 성취되는데, 상기 드리프트 영역은 디바이스의 드레인 접촉부 영역과 매립된 다이오드 사이의 영역으로 횡방향으로 연장되어, 별도의 다이오드 접촉부 영역을 형성할 필요없이, 매립된 다이오드를 드레인 접촉부 영역에 전기적으로 연결시킴으로써, 상기 별도의 접촉부 영역을 형성시키는 데 필요한 복잡하고도 비교적 비용이 많이 드는 기술을 피할 수 있다.
본 발명은 매립된 다이오드가 기판의 공핍층에서 생성된 전자를 추출하는 역할을 하며, 따라서 단지 적은 전류만이 매립된 다이오드를 통해 디바이스의 표면에서의 드레인 접촉부 영역으로 흐른다는 인식에 의거하고 있다. 따라서, 매립된 다이오드와 표면의 드레인 접촉부 영역 사이의 경로는 종래 기술에서와 같이 높은 전도성의 접촉부의 형성이 어렵지는 않으나 그 대신에 약하게 도핑된 드리프트 영역의 일부분이 이로울 수 있다. 결과적으로, 종래 기술의 SOI 디바이스보다 더 간단하고 제조하기가 실질적으로 더 쉬운, 매립된 다이오드가 있는 래터럴 SOI 디바이스가 제공될 수 있다. 부가적으로, 드리프트 영역과 매립된 다이오드 접촉부 영역을 위해 시드층(seed layer)위에 연속적인 에피택셜층을 사용함으로써 매립된 층들을 쉽게 본 디바이스 구성에 결합될 수 있어서, 본 디바이스의 항복전압 및 ON 저항 트레이드오프를 개선시킬 수 있다. 본 발명의 양호한 실시예에 있어서, 드리프트 영역의 반대 접촉부 도전율 타입인 매립된 반도체층은 SOI 디바이스의 매립된 절연체층에 제공되고 채널 영역으로부터 드레인 영역을 향해 드리프트 영역 아래에서 확장한다. 이러한 매립된 층은 SOI 디바이스의 드리프트 영역와 공경을 도움으로써 항복 전압 및 ON 저항 트레이드 오프가 향상된다.
이후, 본 발명의 보다 상세한 설명을 위해 첨부된 도면을 참조하여 설명하기로 한다.
제 1 도는 종래 기술의 LDMOS SOI 트랜지스터를 도시하는 단면도.
제 2 도는 본 발명에 다른 LDMOS SOI 트랜지스터의 제 1 실시예의 단면도.
제 3 도는 본 발명의 제 2 실시예에 따른 LDMOS SOI 트랜지스터의 단면도.
도면에서 동일 전도 타입의 반도체 영역은 일반적으로 동일방향으로 해칭되어 있으며, 도면은 실측대로 도시되지는 않았다.
제 1 도에 종래 기술의 매립된 다이오드(12)를 구비한 LDMOS SOI 트랜지스터 (10)를 도시되어 있다. 트랜지스터는 기판(20)을 포함하고 있는데 기판(20)은 통상적으로 1012∼5 ×1014at/㎤의 도핑 농도를 가지는 P 타입 실리콘 재료이며 매립된 절연체층(22)이 기판(20)위에 제공되고, 통상적으로 수 마이크론 정도 두께의 실리콘 산화물이다. 반도체층(24)은 약 1 마이크론에서 10 마이크론 정도 두께의 n 타입 실리콘층이며 매립된 절연체층(22)위에 제공된다. 반도체층 (24)은 약 0.5 × 1012내지 2 ×1012at/cm2정도의 도핑량을 가지는 것이 바람직하다. 래터럴 반도체 디바이스 (여기서 LDMOS SOI 트랜지스터)는 매립된 절연체충(22)위의 반도체 층(24)(때때로 상부층이라 명명됨)에 제공된다.
반도체층(24)에 제공될 수 있는 다른 종류의 래터럴 반도체 디바이스는 래터럴 게이트-절연된 바이폴라 트랜지스터(LIGBT) 또는 래터럴 다이리스터(thyristor)를 포함한다.
제 1 도에 도시된 LDMOS 트랜지스터는 표면이 1019내지 1021at/㎤ 정도의 높은 도핑농도를 가지는 n 타입 소스영역(26)과, 표면이 5 ×1015과 5 ×1017at/㎤ 사이의 도핑농도를 가지는 P 타입 채널 영역(28), 그리고 강하게 도핑된 n 타입 접촉부 영역(30)을 포함하는 드레인 영역을 포함하며, 접촉부 영역(30)은 표면이 1019내지 1021at/㎤ 의 도핑 농도를 가진다. 예를 들어, 상기 언급되었던 Lu등의 논문에서, 대응하는 접촉부 영역은 최적의 결과를 위해 5 ×1019at/㎤ 의 도핑 농도를 가지며 에칭과 리필 기술(refill technique)에 의해 형성되고 에칭과 리필을 할때는 통상적으로 폴리실리콘을 사용한다.
당업자에게 잘 알려진 방법에서, 산화물층(32)과 같은 절연체층은 디바이스의 소스 영역과 드레인 영역 사이의 반도체층(24)위에 제공되고 더 얇은 게이트 산화물 절연체층(34)은 채널 영역과 소스 영역의 일부분 위에 제공된다. 절연체층(필드 산화물층)(32)은 통상적으로 약 0.1∼1.0 마이크론 정도의 두께이며 반면에 더 얇은 게이트 산화물(34)은 약 0.01∼0.1 마이크론 정도의 두께이다. 게이트 전극(36)은 통상적으로 폴리실리콘이며 LOCOS 두꺼운 산화물층(32)과 게이트 산화물 층(34)위에 제공되고 소스 전극(38)과 드레인 전극(40)은 통상적으로 알루미늄이나 다른 적합한 금속이며 소스영역과 드레인 영역 위로 각각 제공된다.
제 1 도에 도시된 종래 기술의 디바이스는 매립된 다이오드(12)를 포함하며, 이 예에서는 p-타입 기판(20)과 매립된 지역(42)사이에 형성되며, 비록 파라미터가 중요치 않더라도 통상적으로 n-타입 영역은 약 1017at/㎤ 정도의 표면 농도와 약 1 마이크론 정도의 두께를 갖는다. 위에 설명된 바와 같이 이러한 종류의 디바이스에서는 매립된 다이오드(12)의 매립된 영역(42)과 드레인 전극(40)사이에서 전기적 전도성 접속이 이루어져야한다. 종래의 기술에서 이러한 접속은 강하게 도핑된 n 타입 접촉부 영역(30)에 의해 제공되고, 이것은 SOI 층(24, 22)을 통과하는 깊고,높은 종횡비의 트렌치(trench)를 에칭함으로써 형성되고, 다음에 그 트렌치를 고전도성의 물질(통상적으로는 폴리실리콘)로 채우고, 다음에 에치백(etch-back) 평탄화 된다. 그러나 이것은 비교적 어렵고 복잡하고 비용이 들며 시간이 걸리는 공정이어서 더 간단하고 경제적인 구성이 바람직하다.
본 발명의 제 1 실시예에 따른 더욱 간단하고 쉽고 경제적으로 제조되는 SOI 디바이스(14)가 제 2 도에 도시된다. 이 도면에서 제 1 도에 도시된 바와 같이 동일 참조번호가 붙여지며 이전에 상술된 영역과 다른 부분만 더 기술되었다.
매립된 다이오드(12)는 기판의 공핍층에서 생성된 전자들을 오직 추출하기 위한 역할을 하여서, 오직 적은 전류만이 매립된 다이오드를 통해 드레인 접촉부 (40)로 흐른다는 인식을 근거로 하면, 매립된 다이오드와 표면 접촉부 사이의 경로는 높은 전도성을 가질 필요가 없으며(종래 기술에서와 같이)대신에 드리프트 영역(24)의 약하게 도핑된 단결정 반도체 물질 일부가 전자를 추출하는 경로로 사용될 수 있다.
제 2 도에 도시된 구성에서, 제 1 도의 강하게 도핑된 접촉부 영역(30)은 제거되어서, 깊고 높은 종횡비의 트렌치를 에칭할 필요가 없어지고 폴리실리콘으로 리필 작업을 할 필요가 없어지며 대신에 간단하고 쉽게 형성된 종래의 드레인 접촉부 영역(44)이 드리프트 영역(24)의 표면에 제공된다. 강하게 도핑된 드레인 접촉부 영역(44)은 이러한 예에서 비록 드레인 접촉부 영역의 간략한 특성이 본 발명에 중요치 않더라도 표면 도핑 농도가 약 1×1019내지 1×1021at/㎤ 사이인 n+ 영역이며 통상적으로 0.5 마이크론보다 작은 얕은 접합 깊이를 부가적으로 제 2 도의 매립된 절연체층(22)의 두께는 0.1 마이크론에서 0.5 마이크론 사이에 있을 수 있으며 이렇게 함으로써 쉽고도 경제적인 제조를 할 수 있다.
본 발명에 따른 디바이스는 얇은 매립된 산화물(통상적으로 0.5 마이크론 보다 작다)과 얇은 실리콘층(역시 통상적으로 0.5 마이크론 보다 작다)을 사용한 SOI 웨이퍼를 시작으로 쉽고도 경제적으로 제조될 수 있다. SOI 물질은 매립된 영역 (42)이 형성되는 위치에서 얇은 실리콘과 얇은 산화물을 에칭 제거하기 위해 종래의 방법으로 마스크된다. 실리콘층과 산화물층이 아주 얇아서 이러한 단계는 훨씬 쉽고 빠르며 종래의 기술에서 요구되는 것처럼 높은 종횡비의 트랜치를 에칭하는 것보다 더욱 경제적이다.
매립된 다이오드(12)의 매립된 영역(42)은 주입과 같은 종래 기술에 의해 형성되고 매립된 층은 또한 주입에 의해 SOI 필름 안에서 형성될 수 있으며 어닐링을 해준다. 결과적으로 단결정의 약하게 도핑된 에피택셜층(24)은 얇은 SOI 층과 SOI막(만약 있다면) 안의 매립된 층, 그리고 매립된 영역(42) 위로 성장되며 약 5 마이크론 정도의 두께로 형성된다. 에피택셜층은 매립된 산화물 절연층 위의 영역에서 얇은 SOI 층에 의해 그리고 매립된 영역(42) 위의 기판에 의해 시드된다. 일단 에피택셜층(24)이 성장되면 종래의 처리 결과가 나타나 디바이스의 구성을 완성시킨다. 본 발명의 주요한 이점은 깊고 높은 종횡비의 트렌치를 에칭할 필요 없이 그리고 종래 기술에서처럼 폴리실리콘 리필과 에치백 평탄화 작업을 할 필요 없이 접촉된 매립된 다이오드 구성이 이루어질 수 있다는 것이다. 더욱이 상술된 과정은매립된 절연체층 위로 다양한 매립된 층을 쉽고 경제적으로 공급하는 데에 적합하다.
따라서 제 3 도에 도시된 바와 같이 P 타입의 매립된 반도체충(46)은 SOI 디바이스(16) 안의 매립된 절연체 층에 공급되고 채널 영역(28)으로부터 드레인 영역으로 항하여 드리프트 영역 아래로 확장한다. 이러한 P 타입의 매립된 층은 약 1.0×1011과 1.5×1012at/㎠ 사이의 도핑 양을 가질 수 있으며 약 0.1 마이크론과 0.3 마이크론 사이의 두께를 가질 수 있다. 그러한 매립된 반도체층(46)을 사용함으로써 드리프트 영역(24)의 공핍을 도우며 그럼으로써 디바이스 항복 전압 및 ON 저항 트레이드 오프를 개선시킬 것이다. 더욱이 매립된 절연체층에 어느 한쪽의 도전율 타입의 매립된층을 쉽고 경제적으로 공급하는 능력은 결합된 저전압 구성체의 제조에 있어서 주요한 이점으로 입증될 수 있으며 그 결합된 저전압 구성체는 통상적으로 전력 집적 회로(PIC) 디바이스에서 보여지는 디바이스를 따라 제조된다.
도시된 실시예에서 소스와 드리프트 영역 그리고 드레인 영역들은 n 타입 도전성이며 채널 영역은 p 타입 도전성을 가진다.
그러나 이러한 영역들의 도전성 타입은 동시에 모두 반전될 수 있다는 것을 알아야 한다.
요약하면 본 발명은 디바이스 구성상 높은 항복 전압과 낮은 ON 저항 그리고 다른 바람직한 작동 특성을 가지는 래터럴 SOI 디바이스를 공급하는데 그것은 알려진 처리 기술을 사용하여 경제적으로 제조될 수 있다. 설명된 바와 같이 일한 이점들은 기판에 매립된 다이오드가 있는 래터럴 SOI 디바이스를 제공함으로서 그리고 가볍게 도핑된 단결정 반도체 물질의 연속층으로서 디바이스의 드리프트 영역을 제공함으로서 성취되며 그 반도체 물질은 또한 드레인 접촉부 영역과 매립된 다이오드 사이에 횡방향으로 확장한다.
한편 본 발명은 본 발명에 의한 몇몇 바람직한 구체적 실시예를 들어 상술하였으나 당업자라면 사상이나 범위를 일탈하지 않는 각종 수정 및 변형이 가능함을 인지할 것이다.

Claims (5)

  1. 기판과, 상기 기판 위와 매립된 절연체층과, 상기 절연체 위의 래터럴 반도체 디바이스를 포함하는 래터럴 SOI 디바이스로, 상기 반도체 디바이스는 제 1 도전 타입의 소스 영역, 제 1 도전 타입과 반대의 제 2 도전 타입의 채널 영역, 상기 채널 영역 위의 절연된 게이트 전극, 상기 매립된 절연체층 위의 적어도 부분적으로 상기 제 1 도전 타입의 래터럴 드리프트 영역, 상기 제 1 도전 타입의 드레인 접촉부 영역을 포함하며, 상기 드레인 접촉부 영역은 상기 채널 영역으로부터 이격되어 있으며 상기 드리프트 영역에 의해 채널 영역에 연결되고, 상기 기판은 제 2 도전 타입이고, 상기 기판의 제 1 도전 타입의 매립된 영역은 기판의 표면과 인접하며 상기 드레인 접촉부 영역 아래에 있으며, 상기 매립된 영역은 기판과 함께 매립된 다이오드를 형성하는 래터럴 SOI 디바이스에 있어서,
    상기 드리프트 영역은 약하게 도핑된 단결정 반도체 물질의 연속층을 포함하며 그 층은 또한 상기 드레인 접촉부 영역과 상기 매립될 영역 사이에서 횡방향으로 확장하여 상기 매립된 영역을 상기 드레인 접촉부 영역으로 전기적 연결시키는 것을 특징으로 하는 래터럴 SOI 디바이스.
  2. 제 1 항에 있어서, 상기 약하게 도핑된 단결정 반도체 물질의 상기 연속층은 약 0.5×1012at/㎠ 와 2×1012at/㎠ 사이의 도핑량을 갖는 것을 특징으로 하는 래터럴 SOI 디바이스.
  3. 제 2 항에 있어서, 상기 약하게 도핑된 단결정 반도체 물질층은 약 1.0 마이크론과 10 마이크론 사이의 두께를 가지는 애피택셜층을 포함하는 래터럴 SOI디바이스.
  4. 제 1 항에 있어서, 상기 매립된 절연체층 위에 있고 상기 채널 영역으로부터 상기 드레인 영역을 향하여 상기 드리프트 영역 아래에서 확장하는 상기 제 2 도전 타입의 매립된 반도체층을 더 포함하는 래터럴 SOI 디바이스.
  5. 제 4 항에 있어서, 상기 매립된 반도체층은 약 1.0×1011과 1.5×1012at/㎠ 사이의 도핑량과 약 0.1 마이크론과 0.3 마이크론 사이의 두께를 갖는 래터럴 SOI 디바이스.
KR1019950703326A 1993-12-08 1994-12-02 매립된다이오드가있는래터럴반도체-온-절연체반도체디바이스 KR100321540B1 (ko)

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