WO2014132616A1 - 半導体装置及びその製造方法 - Google Patents

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敏郎 坂本
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旭化成エレクトロニクス株式会社
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device and a method for manufacturing the same that can further reduce variation in the current amplification factor ⁇ of the bipolar transistor.
  • Patent Document 1 A structure of a bipolar transistor and a manufacturing method thereof are disclosed in, for example, Patent Document 1.
  • a typical characteristic of a bipolar transistor is a current amplification factor ⁇ (or called hFE).
  • ⁇ is said to be a parameter that is very likely to vary, and various studies have been made to reduce variation in ⁇ (that is, ⁇ variation).
  • Patent Document 2 breaks up a natural oxide film existing at the boundary between a polysilicon film and a base layer by implanting fluorine (F) into a polysilicon film to be an emitter electrode and further applying a heat treatment.
  • F fluorine
  • the method described in Patent Document 2 can suppress only ⁇ variation caused by variation in film thickness of a natural oxide film present at a boundary portion between a polysilicon film serving as an emitter electrode and a base layer.
  • the interface state (marked with x in FIG. 20) existing at the junction between the emitter region 239 and the base region 235 and at the interface with the insulating film 241 has ⁇ variation. It is often the cause. This is because the variation in the base current increases due to this interface state, and as a result, the variation in ⁇ increases.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can further reduce the ⁇ variation of the bipolar transistor.
  • a semiconductor device includes a collector region formed over a substrate, a base layer formed over the collector region, and an upper portion of the base layer.
  • An emitter region formed on the base layer and covering a part of a junction between the base layer and the emitter region; and a polysilicon film formed on the emitter region.
  • concentration of the halogen element existing at the junction and at the interface with the insulating film is 1 ⁇ 10 20 cm ⁇ 3 or more.
  • a semiconductor device includes a collector region formed on a substrate, a base layer formed on the collector region, an emitter region formed on an upper portion of the base layer, An insulating film formed on the base layer so as to cover an end region of the emitter region, and an emitter electrode made of a polysilicon film formed on the emitter region, the end region and the
  • concentration of the halogen element present at the interface with the insulating film is 1 ⁇ 10 20 cm ⁇ 3 or more.
  • a semiconductor device is a semiconductor device including a bipolar transistor using a polysilicon film as an emitter electrode, the bipolar transistor including a collector region formed on a substrate, and the collector region.
  • a base layer formed on the base layer; an emitter region formed on an upper portion of the base layer away from the collector region; and a junction formed between the base layer and the emitter region.
  • a concentration of a halogen element present at the junction and at the interface with the insulating film is 1 ⁇ 10 20 cm ⁇ 3 or more.
  • a method of manufacturing a semiconductor device includes a step of implanting a first conductivity type impurity into a substrate to form a collector region, and a second conductivity type impurity serving as a base region on the collector region.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a bipolar transistor using a polysilicon film as an emitter electrode, the step of forming a collector region on a substrate, and the collector region A step of forming a base layer thereon, a step of forming a silicon oxide film on the base layer, a step of forming a polysilicon film on the silicon oxide film, and a vicinity of an interface between the silicon oxide film and the base layer At a peak, a step of ion-implanting a halogen element into the polysilicon film, the silicon oxide film, and the base layer at a dose of 1 ⁇ 10 15 cm ⁇ 2 or more and 1 ⁇ 10 16 cm ⁇ 2 or less; Performing an annealing process after ion implantation of the element, and segregating a halogen element at the interface between the silicon oxide film and the base layer; Etching the polysilicon film using a resist mask; removing the resist mask; wet
  • a halogen element eg, fluorine element
  • a halogen element is present at a high concentration of 1 ⁇ 10 20 cm ⁇ 3 or more at the junction between the base layer and the emitter region and at the interface with the insulating film.
  • a halogen element eg, fluorine element
  • a halogen element is present at a high concentration of 1 ⁇ 10 20 cm ⁇ 3 or more at the junction between the base layer and the emitter region and at the interface with the insulating film.
  • FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device shown in FIG. 1 includes an NPN bipolar transistor 100 having a heterojunction structure using a polysilicon film as the emitter electrode 50.
  • the NPN bipolar transistor 100 includes an N-type collector region (high concentration collector region 11 and low concentration collector region 13) formed on a silicon (Si) substrate 1, and a P-type base layer 30 formed on the collector region.
  • An N-type emitter region 39 formed in an upper portion of the base layer 30 away from the collector region, and a silicon oxide (SiO 2 ) film 41 formed on the base layer 30.
  • the base layer 30 includes an Si layer 31, a silicon germanium (SiGe) layer 32 stacked on the Si layer 31, and an Si layer 33 stacked on the SiGe layer 32, as shown in FIG. 7 described later. Is a semiconductor layer having a heterojunction structure.
  • the emitter region 39 is formed in the Si layer 33 that is the upper portion of the base layer 30.
  • a region sandwiched between the emitter region 39 and the collector region in the base layer 30 is an effective base region 35 that effectively functions as a base.
  • the silicon oxide film 41 covers a part of the junction between the base layer 30 and the emitter region 39.
  • a halogen element for example, fluorine element (F)
  • F fluorine element
  • the silicon oxide film 41 formed on the base layer 30 and the polysilicon film formed on the emitter region 39 so as to cover the end region of the emitter region 39 are formed.
  • the concentration of the halogen element existing in the end region and at the interface with the silicon oxide film 41 is 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the concentration of the halogen element present at the interface between the base layer 30 and the silicon oxide film 41 is preferably 1 ⁇ 10 20 cm ⁇ 3 or more.
  • FIG. 1 is a method for manufacturing the semiconductor device shown in FIG. 1 .
  • 2 to 16 are cross-sectional views showing the method of manufacturing a semiconductor device according to the embodiment of the present invention in the order of steps.
  • FIG. 15 is an enlarged cross-sectional view of the main part.
  • an NPN bipolar transistor (HBT) having a heterojunction structure using Si / SiGe as a base layer will be described as an example.
  • the present invention is not limited to this structure.
  • a P-type silicon (Si) substrate 1 is prepared.
  • a thermal oxide film 3 having a thickness of about 100 mm is formed on the surface of the Si substrate 1.
  • a photoresist 5 is formed on the thermal oxide film 3 by lithography so as to open above the HBT formation region and cover other regions. Then, using this photoresist 5 as a mask, N-type impurities are ion-implanted into the Si substrate 1 at a high concentration. In this ion implantation process, arsenic or phosphorus is used as the N-type impurity. The dose amount for ion implantation is about 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 2 . After this ion implantation, the photoresist 5 is removed. Subsequently, the thermal oxide film 3 is removed by wet etching, and a single crystal Si layer is epitaxially grown on the surface of the Si substrate 1 by about 1 ⁇ m.
  • a thermal oxide film 7 having a thickness of about 100 mm is formed on the surface of the Si substrate 1.
  • a photoresist 9 is formed by lithography so as to open above the HBT formation region and cover other regions.
  • N-type impurities are ion-implanted at a low concentration into the Si substrate 1 using the photoresist 9 as a mask.
  • arsenic or phosphorus is used as the N-type impurity.
  • the dose amount for ion implantation is about 1 ⁇ 10 12 to 1 ⁇ 10 13 cm ⁇ 2 . After this ion implantation, the photoresist 9 is removed.
  • the entire Si substrate 1 is subjected to heat treatment at 1000 to 1200 ° C./60 to 120 minutes to activate and diffuse the N-type impurities implanted into the Si substrate 1.
  • a high concentration collector region (N + layer) 11 and a low concentration collector region (N ⁇ layer) 13 located on the high concentration collector region 11 are formed on the Si substrate 1.
  • a deep trench 22 having a thickness of about 6 ⁇ m is formed.
  • a silicon oxide film having a thickness of 500 to 2000 mm and a polysilicon film having a thickness of 500 to 2000 mm are deposited on the entire upper surface of the Si substrate 1 by a CVD method or the like.
  • the polysilicon film 25 and the silicon oxide film 23 are partially removed from the HBT formation region by lithography, dry etching, and wet etching. Thereby, the surface of the low concentration collector region 13 is partially exposed.
  • a base layer 30 is formed on the Si substrate 1.
  • a Si layer 31 having a thickness of 50 to 300 ⁇ , a silicon germanium (SiGe) layer 32 having a thickness of 500 to 1000 ⁇ , and a Si layer 33 having a thickness of 50 to 300 ⁇ are formed.
  • the epitaxial growth is performed in this order.
  • single crystal Si and SiGe grow on the single crystal Si substrate 1, and polycrystalline or amorphous Si and SiGe grow on the polysilicon film 25 shown in FIG. 6 and a silicon oxide film (not shown).
  • boron is introduced into the SiGe layer 32 by, for example, in-situ doping. Thereby, the conductivity type of the SiGe layer 32 is changed to the P type.
  • a silicon oxide film 41 having a thickness of about 350 mm is formed on the Si substrate 1, and subsequently, a polysilicon film 43 having a thickness of about 500 mm is deposited on the silicon oxide film 41.
  • a method for forming the silicon oxide film 41 is, for example, a CVD method.
  • fluorine element is ion-implanted at a dose of about 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 2 .
  • implantation energy is set so that fluorine is distributed in the polysilicon film 43, the silicon oxide film 41, and the base layer 30 with a peak near the interface between the silicon oxide film 41 and the base layer 30 in the HBT formation region.
  • an opening pattern is formed in the polysilicon film 43 by lithography and dry etching. After the opening pattern is formed, the photoresist (not shown) is removed by ashing.
  • the silicon oxide film 41 is opened by wet etching using the polysilicon film 43 having an opening pattern as a mask.
  • an opening 45 having the base layer 30 as the bottom surface is formed in the HBT formation region through the polysilicon film 43 and the silicon oxide film 41.
  • a non-doped polysilicon film 50 'serving as an emitter electrode is deposited on the Si substrate 1 to a thickness of about 2500 mm by the CVD method or the like, and the opening 45 is buried. Then, N-type impurities are ion-implanted into the deposited polysilicon film 50 '.
  • the dose of this ion implantation is about 5 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 2 .
  • a so-called doped polysilicon film doped with phosphorus in-situ may be deposited.
  • the polysilicon film 50 ' is patterned by lithography and dry etching. Thereby, as shown in FIG. 12, an emitter electrode 50 made of a polysilicon film 50 'is formed. Subsequently, in order to reduce the resistance of the external base region (that is, the region for drawing out the effective base region to the outside) while leaving the photoresist 53 on the emitter electrode 50, the base layer 30 is exposed from under the emitter electrode 50. Boron or BF 2 is ion-implanted into the exposed region at a dose of about 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 2 . Thereafter, the photoresist 53 is removed from the emitter electrode 50.
  • the base layer 30 is patterned by lithography and dry etching to form an external base region 37. Thereafter, the photoresist (not shown) used for patterning the base layer 30 is removed.
  • a silicon oxide film 55 having a thickness of about 100 mm is formed above the Si substrate 1.
  • a photoresist 57 is formed by lithography so as to open above the contact region (that is, collector contact region) 14 of the low concentration collector region 13 and cover the other regions.
  • arsenic is ion-implanted with a dose of about 1 ⁇ 10 15 to 5 ⁇ 10 15 cm ⁇ 2 using the photoresist 57 as a mask. Thereafter, the photoresist 57 is removed.
  • annealing is performed on the entire Si substrate 1 at a temperature of about 950 to 1050 ° C./hour for about 10 to 60 seconds.
  • the N-type impurity contained in the emitter electrode 50 made of the polysilicon film is diffused from the emitter electrode 50 to the base layer 30 side, and from the low concentration collector region of the base layer 30.
  • An emitter region 39 is formed in a distant upper portion (for example, the Si layer 33 shown in FIG. 7).
  • most of the fluorine distributed in the polysilicon film 43, the silicon oxide film 41, and the base layer 30 is sucked into the silicon oxide film 41 and the interface between the silicon oxide film 41 and the base layer 30.
  • Fluorine can be distributed at the interface between the silicon oxide film 41 and the base layer 30. The reason is that the segregation coefficient of fluorine at the Si / SiO 2 interface is about 5.6 ⁇ 10 ⁇ 8 , and the fluorine concentration ratio is separated by 8 digits at the Si / SiO 2 interface (that is, fluorine in SiO 2 This is because the concentration of is 8 digits higher than the concentration of fluorine in Si).
  • a silicon oxide film is deposited by about 300 mm, and then an anisotropic etch back is performed on the silicon oxide film.
  • sidewalls 59 are formed on the sidewalls of the polysilicon film 50 as shown in FIG.
  • the CoSi layer 61 is formed on the exposed surface of the low-concentration collector region 13, the exposed surface of the emitter electrode 50, and the exposed surface of the external base region 37 by self-aligned silicide. Form.
  • a standard multilayer wiring process is used to make electrical connection between the elements. That is, as shown in FIG.
  • an interlayer insulating film 65 is formed, contact holes are formed through the interlayer insulating film 65 and the CoSi layer 61 is a bottom surface, and an electrode material is embedded in each of these contact holes.
  • an emitter contact portion 71 electrically connected to the emitter electrode 50, a base contact portion 73 electrically connected to the external base region 37, and a collector contact portion 75 electrically connected to the low concentration collector region 13 Form.
  • the NPN bipolar transistor 100 having a heterojunction structure with reduced ⁇ variation is completed.
  • the high concentration collector region 11 and the low concentration collector region 13 correspond to the collector region of the present invention.
  • the silicon oxide film 41 corresponds to the insulating film of the present invention.
  • fluorine corresponds to the halogen element of the present invention
  • the NPN bipolar transistor 100 having a heterojunction structure corresponds to the bipolar transistor of the present invention.
  • Fluorine element exists at a high concentration of 1 ⁇ 10 20 cm ⁇ 3 or more at the junction between the base layer 30 and the emitter region 39 and at the interface with the silicon oxide film 41.
  • a fluorine element is ion-implanted into the polysilicon film 43, the silicon oxide film 41, and the base layer 30 with a dose amount of 1 ⁇ 10 15 cm ⁇ 2 or more and 1 ⁇ 10 16 cm ⁇ 2 or less, whereby fluorine is introduced into the interface.
  • the element can be introduced at a high concentration of 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the dangling bonds existing at the interface can be effectively terminated with fluorine, and the interface states existing at the interface can be sufficiently and stably reduced. Therefore, in the bipolar transistor, it is possible to sufficiently obtain the effect of reducing ⁇ variation by reducing the interface state (that is, further reducing ⁇ variation by reducing the interface state).
  • a natural oxide film existing at the boundary between the polysilicon film and the base layer is broken up, and then the junction between the emitter region and the base region is insulated.
  • a halogen element such as fluorine is distributed at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more in a region corresponding to the interface with the film.
  • fluorine is implanted also into the base layer in this embodiment, and therefore, at the boundary between the polysilicon film and the base layer.
  • fluorine can be introduced. As a result, it is possible to realize a bipolar transistor in which the interface state existing at the interface is reduced and ⁇ variation is suppressed.
  • the base layer 30 includes a SiGe layer 32 and a Si layer 33 stacked on the SiGe layer 32. That is, the base layer 30 is a SiGe / Si layer.
  • a heterojunction structure bipolar transistor can be formed, and the base current Ib can be reduced as compared with the homojunction structure bipolar transistor, so that ⁇ can be increased.
  • halogen element present (or introduced) at the interface between the base layer 30 and the emitter region 39 and at the interface with the silicon oxide film 41 is fluorine.
  • the halogen element is not limited to fluorine.
  • the halogen element may be, for example, any one element of chlorine (Cl), bromine (Br), and iodine (I). Even in such a case, the same effects as the effects (1) and (2) of the embodiment can be obtained.
  • the bipolar transistor of the present invention is an NPN bipolar transistor having a heterojunction structure.
  • the bipolar transistor is not limited to this in the present invention.
  • the bipolar transistor of the present invention may be a PNP bipolar transistor having a heterojunction structure.
  • the conductivity type of the impurity contained in each semiconductor layer may be replaced with P-type for N-type and N-type for P-type. Even in such a case, the same effects as the effects (1) and (2) of the embodiment can be obtained.
  • the bipolar transistor of the present invention may have a homojunction structure.
  • the base layer is not composed of, for example, SiGe / Si but is composed only of Si. Even in such a case, the same effect as the effect (1) of the embodiment is obtained.
  • the manufacturing method using the polysilicon film 43 as a hard mask is used to open the silicon oxide film 41.
  • the silicon oxide film 41 is not used without using the polysilicon film 43.
  • the resist removal step is required after forming the opening 45 having the base layer 30 as the bottom surface. Therefore, the base layer 30 that is the bottom surface of the opening 45 is damaged and the emitter electrode 50 is damaged.
  • fluorine implantation is performed immediately after the silicon oxide film 41 and the polysilicon film 43 are formed.
  • the emitter opening 45 is formed immediately after the silicon oxide film 41 is formed. It is also conceivable to apply a manufacturing method in which fluorine is injected immediately after the treatment. Note that when fluorine implantation is performed immediately after the formation of the silicon oxide film 41, since the thickness of the silicon oxide film 41 is relatively thin, the peak of fluorine in the ion implantation is controlled near the interface between the silicon oxide film 41 and the base layer 30. It may be difficult to do.
  • measuring method As a method for measuring the F concentration in the bipolar transistor, it can be measured by an analysis method such as EELS, TEM-EXD, or a three-dimensional atom probe (3DAP).
  • an analysis method such as EELS, TEM-EXD, or a three-dimensional atom probe (3DAP).
  • 3DAP three-dimensional atom probe
  • fluorine is a silicon oxide film 155 that exists in the upper layer of the polysilicon film 150, a natural oxide film 144 that exists between the polysilicon film 150 and the polysilicon film 43, and the like. Is mainly sucked into.
  • the comparative embodiment cannot introduce high concentration fluorine of 1 ⁇ 10 20 cm ⁇ 3 or more into the interface between the silicon oxide film 41 and the base layer 30. Therefore, dangling bonds (marked with x in FIG. 17) cannot be effectively terminated with fluorine, and the interface states that cause ⁇ variation cannot be sufficiently reduced.
  • (Verification) 18 shows a bipolar transistor 100 according to an embodiment of the present invention (that is, a bipolar transistor formed by ion-implanting fluorine into the polysilicon film 43, the silicon oxide film 41, and the base layer 30 as shown in FIG. 9).
  • the fluorine concentration distribution in the bipolar transistor 200 according to the comparative example (that is, the bipolar transistor formed by implanting fluorine ions into the polysilicon film 150 as shown in FIG. 17) were compared by simulation. It is a figure which shows a result.
  • the fluorine concentration distribution (that is, the F concentration profile) shown in the graph of FIG. 18 is a simulation value in the bold line portion of the cross-sectional view of the embodiment shown in FIG. is there.
  • the embodiment of the present invention can introduce fluorine having a concentration higher by one digit or more at the interface between the silicon oxide film 41 and the base layer 30 than the comparative embodiment.
  • the fluorine dose is 5 ⁇ 10 15 cm ⁇ 2 and the thicknesses of the silicon oxide films 55 and 155 on the polysilicon films 50 and 150 are 20 mm in both the embodiment and the comparative example.
  • the film thickness of the natural oxide film between the polysilicon films 50 and 150 and the polysilicon film 43 was 5 mm.
  • FIG. 19 shows the in-plane variation of ⁇ of the 8-inch wafer in the bipolar transistor 100 according to the embodiment, the bipolar transistor 200 according to the comparative example, and the case where fluorine is not implanted with the same structure as the bipolar transistors 100 and 200. It is a figure which shows the actual experimental result compared.
  • the horizontal axis represents the current amplification factor ⁇
  • the vertical axis represents the cumulative frequency.
  • the embodiment, the comparative embodiment, and the case where fluorine is not implanted were compared, and it was confirmed that the ⁇ variation of the embodiment was the smallest. That is, it was confirmed that a bipolar transistor with small ⁇ variation can be realized by the present invention.
  • the fluorine dose was set to 5 ⁇ 10 15 cm ⁇ 2 in both the embodiment and the comparative example.
  • ⁇ Others> The present invention is not limited to the embodiment described above. Based on the knowledge of those skilled in the art, design changes and the like can be made to the embodiments, and such a modified embodiment is also included in the scope of the present invention.

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Abstract

　エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタを備える半導体装置であって、このバイポーラトランジスタは、Ｓｉ基板（１）に形成されたコレクタ領域と、コレクタ領域上に形成されたベース層（３０）と、ベース層（３０）のうちのコレクタ領域から離れた上側部位に形成されたエミッタ領域（３９）と、ベース層（３０）上に形成され、ベース層（３０）とエミッタ領域（３９）との接合部を覆うシリコン酸化膜（４１）と、を有する。上記の接合部で、かつシリコン酸化膜（４１）との界面に存在するフッ素元素の濃度は、１×１０２０ｃｍ－３以上である。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、バイポーラトランジスタの電流増幅率βのばらつきをさらに低減できるようにした半導体装置及びその製造方法に関する。
　近年では、エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタは、高速・高集積を必要とする通信用デバイス等で多く利用されている。バイポーラトランジスタの構造とその製造方法は、例えば特許文献１に開示されている。
　また、バイポーラトランジスタの代表的な特性として電流増幅率β（もしくはｈＦＥと呼ばれる）がある。一般的にβは非常にばらつき易いパラメータと言われており、βのばらつき（即ち、βばらつき）低減については様々な検討がなされている。例えば、特許文献２には、エミッタ電極となるポリシリコン膜にフッ素（Ｆ）をイオン注入し、さらに熱処理を加えることで、ポリシリコン膜とベース層の境界部に存在する自然酸化膜をブレイクアップし、正孔逆注入障壁を低減させて、自然酸化膜厚がばらつくことに起因するβばらつきを低減させる方法が記載されている。
特開２００４－３１１９７１号公報 特開平１１－４０５７２号公報
　ところで、特許文献２に記載の方法は、エミッタ電極となるポリシリコン膜とベース層との境界部に存在する自然酸化膜の膜厚ばらつきに起因するβばらつきしか抑制することができない。
　図２０に示すように、実際のデバイスを製造すると、エミッタ領域２３９とベース領域２３５の接合部で、かつ絶縁膜２４１との界面に存在する界面準位（図２０の×印）がβばらつきの原因になっていることが少なくない。この界面準位によってベース電流のばらつきが増大し、その結果、βばらつきが増大するからである。
　つまり、特許文献２に記載の方法で、エミッタ電極となるポリシリコン膜２５０中にフッ素をイオン注入しても、×印で示した界面準位を低減できなければβばらつきを十分に低減できないことがある。フッ素は未結合手（ダングリングボンド）の終端に効果的な元素であり、界面準位を低減するのに有効であるが、特許文献２に記載のイオン注入方法は、自然酸化膜のブレイクアップのみが目的であるため、×印で示した界面準位が存在する領域まで高濃度のフッ素を到達させることができない。このため、特許文献２に記載の方法では、界面準位低減によるβばらつき低減効果を十分に得ることができないという課題があった。
　そこで、本発明は、上記の課題に鑑みてなされたものであって、バイポーラトランジスタのβばらつきをさらに低減できるようにした半導体装置及びその製造方法を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る半導体装置は、基板に形成されたコレクタ領域と、前記コレクタ領域上に形成されたベース層と、前記ベース層のうちの上側部位に形成されたエミッタ領域と、前記ベース層上であって、前記ベース層と前記エミッタ領域との接合部の一部を覆うように形成された絶縁膜と、前記エミッタ領域上に形成されたポリシリコン膜からなるエミッタ電極と、を有し、前記接合部でかつ前記絶縁膜との界面に存在するハロゲン元素の濃度は、１×１０２０ｃｍ－３以上である。
　本発明の別の態様に係る半導体装置は、基板に形成されたコレクタ領域と、前記コレクタ領域上に形成されたベース層と、前記ベース層のうちの上側部位に形成されたエミッタ領域と、前記エミッタ領域の端部領域を覆うように、ベース層上に形成された絶縁膜と、前記エミッタ領域上に形成されたポリシリコン膜からなるエミッタ電極と、を有し、前記端部領域でかつ前記絶縁膜との界面に存在するハロゲン元素の濃度は、１×１０２０ｃｍ－３以上である。
　本発明のさらに別の態様に係る半導体装置は、エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタを備える半導体装置であって、前記バイポーラトランジスタは、基板に形成されたコレクタ領域と、前記コレクタ領域上に形成されたベース層と、前記ベース層のうちの前記コレクタ領域から離れた上側部位に形成されたエミッタ領域と、前記ベース層上に形成され、前記ベース層と前記エミッタ領域との接合部の一部を覆う絶縁膜と、を有し、前記接合部でかつ前記絶縁膜との界面に存在するハロゲン元素の濃度は、１×１０２０ｃｍ－３以上である。
　本発明の一態様に係る半導体装置の製造方法は、基板に第一導電型の不純物を注入してコレクタ領域を形成する工程と、前記コレクタ領域上に、ベース領域となる第二導電型の不純物層を形成する工程と、前記第二導電型の不純物層上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にポリシリコン膜を形成する工程と、ハロゲン元素をドープする工程と、前記ハロゲン元素をドープした後に、前記ポリシリコン膜と前記シリコン酸化膜とをエッチングして開口部を形成する工程と、ポリシリコン膜を堆積して、前記開口部にエミッタ電極を形成する工程と、前記第二導電型の不純物層にエミッタ領域を形成する工程と、を有する。
　本発明の別の態様に係る半導体装置の製造方法は、エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタを備える半導体装置の製造方法であって、基板にコレクタ領域を形成する工程と、前記コレクタ領域上にベース層を形成する工程と、前記ベース層上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にポリシリコン膜を形成する工程と、前記シリコン酸化膜と前記ベース層の界面付近をピークに、前記ポリシリコン膜、前記シリコン酸化膜及び前記ベース層に１×１０１５ｃｍ－２以上、１×１０１６ｃｍ－２以下のドーズ量でハロゲン元素をイオン注入する工程と、前記ハロゲン元素をイオン注入した後でアニール処理を実施し、前記シリコン酸化膜と前記ベース層の界面にハロゲン元素を偏析させる工程と、レジストマスクを用いて前記ポリシリコン膜をエッチングする工程と、前記レジストマスクを除去する工程と、前記ポリシリコン膜をマスクに用いて前記シリコン酸化膜をウェットエッチングして、前記ベース層を底面とする開口部を形成する工程と、ポリシリコン膜を堆積して、前記開口部にエミッタ電極を形成する工程と、前記開口部を通して前記ベース層に不純物が導入され、前記ベース層のうちの前記コレクタ領域から離れた上側部位にエミッタ領域を形成する工程と、を有する。
　本発明の一態様によれば、ベース層とエミッタ領域との接合部で、かつ絶縁膜との界面にハロゲン元素（例えば、フッ素元素）が１×１０２０ｃｍ－３以上の高濃度で存在する。又は、前記界面付近をピークに、ポリシリコン膜、シリコン酸化膜及びベース層に１×１０１５ｃｍ－２以上、１×１０１６ｃｍ－２以下のドーズ量でハロゲン元素をイオン注入することにより、上記界面にハロゲン元素を１×１０２０ｃｍ－３以上の高濃度に導入することができる。
　これにより、上記界面に存在するダングリングボンドをハロゲン元素で効果的に終端することができ、上記界面に存在する界面準位を十分に、安定に低減することができる。従って、バイポーラトランジスタにおいて、界面準位低減によるβばらつき低減効果を十分に得る（即ち、界面準位を低減してβばらつきをさらに低減する）ことが可能となる。
実施形態に係る半導体装置の構成例を示す断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 実施形態に係る半導体装置の製造方法を工程順に示した断面図である。 比較形態に係るバイポーラトランジスタの構成例を示す断面図である。 本発明者が行ったシミュレーションの結果を示す図である。 本発明者が行った実際の実験結果を示す図である。 課題を説明するための断面図である。
　以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成で同一の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（構成）
　図１は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。
　図１に示す半導体装置は、エミッタ電極５０にポリシリコン膜を使用したヘテロ接合構造のＮＰＮバイポーラトランジスタ１００を備える。
　ＮＰＮバイポーラトランジスタ１００は、シリコン（Ｓｉ）基板１に形成されたＮ型のコレクタ領域（高濃度コレクタ領域１１及び低濃度コレクタ領域１３）と、コレクタ領域上に形成されたＰ型のベース層３０と、ベース層３０のうちのコレクタ領域から離れた上側部位に形成されたＮ型のエミッタ領域３９と、ベース層３０上に形成されたシリコン酸化（ＳｉＯ２）膜４１と、を有する。
　ここで、ベース層３０は、後述の図７に示すように、Ｓｉ層３１と、Ｓｉ層３１上に積層されたシリコンゲルマニウム（ＳｉＧｅ）層３２と、ＳｉＧｅ層３２上に積層されたＳｉ層３３とを含むヘテロ接合構造の半導体層である。エミッタ領域３９は、このベース層３０の上側部位であるＳｉ層３３に形成されている。このベース層３０においてエミッタ領域３９とコレクタ領域とに挟まれた領域が、ベースとして実効的に機能する実効ベース領域３５である。
　また、このＮＰＮバイポーラトランジスタ１００において、シリコン酸化膜４１は、ベース層３０とエミッタ領域３９との接合部の一部を覆っている。そして、ベース層３０とエミッタ領域３９との接合部で、かつシリコン酸化膜４１との界面には、ハロゲン元素（例えば、フッ素元素（Ｆ））が存在する。この界面におけるフッ素元素の濃度は、例えば１×１０２０ｃｍ－３以上となっている。
　また、本発明の別の実施形態では、エミッタ領域３９の端部領域を覆うように、ベース層３０上に形成されたシリコン酸化膜４１と、エミッタ領域３９上に形成されたポリシリコン膜からなるエミッタ電極５０と、を有し、該端部領域でかつシリコン酸化膜４１との界面に存在するハロゲン元素の濃度は、１×１０２０ｃｍ－３以上となっている。
　また、ベース層３０とシリコン酸化膜４１との界面に存在するハロゲン元素の濃度も、１×１０２０ｃｍ－３以上となっていることが好ましい。
（製造方法）
　次に、図１に示した半導体装置の製造方法について説明する。
　図２～図１６は、本発明の実施形態に係る半導体装置の製造方法を工程順に示した断面図である。なお、図１５は、要部を拡大した断面図である。また、ここでは、ベース層にＳｉ／ＳｉＧｅを用いたヘテロ接合構造のＮＰＮバイポーラトランジスタ（ＨＢＴ）を例に説明するが、本発明はこの構造に限るものではない。
　図２に示すように、まず、Ｐ型のシリコン（Ｓｉ）基板１を用意する。次に、このＳｉ基板１の表面に、膜厚１００Å程度の熱酸化膜３を形成する。次に、リソグラフィーにより、ＨＢＴ形成領域の上方を開口し、それ以外の領域を覆うフォトレジスト５を熱酸化膜３上に形成する。そして、このフォトレジスト５をマスクに用いて、Ｓｉ基板１にＮ型不純物を高濃度にイオン注入する。このイオン注入工程では、Ｎ型不純物としてヒ素もしくはリンを用いる。また、イオン注入のドーズ量は１×１０１５～１×１０１６ｃｍ－２程度とする。このイオン注入の後、フォトレジスト５を除去する。続いて、熱酸化膜３をウェットエッチで除去し、Ｓｉ基板１の表面に単結晶Ｓｉ層を１μｍ程度エピタキシャル成長させる。
　次に、図３に示すように、Ｓｉ基板１の表面に、膜厚１００Å程度の熱酸化膜７を形成する。そして、リソグラフィーにより、ＨＢＴ形成領域の上方を開口し、それ以外の領域を覆うフォトレジスト９を形成する。続いて、このフォトレジスト９をマスクに用いて、Ｓｉ基板１にＮ型不純物を低濃度にイオン注入する。このイオン注入工程では、Ｎ型不純物としてヒ素もしくはリンを用いる。また、イオン注入のドーズ量は１×１０１２～１×１０１３ｃｍ－２程度とする。このイオン注入の後に、フォトレジスト９は除去する。
　次に、Ｓｉ基板１全体に１０００～１２００℃／６０～１２０ｍｉｎの熱処理を施し、Ｓｉ基板１に注入したＮ型不純物を活性化及び拡散させる。これにより、図４に示すように、Ｓｉ基板１に、高濃度コレクタ領域（Ｎ＋層）１１と、高濃度コレクタ領域１１上に位置する低濃度コレクタ領域（Ｎ－層）１３とを形成する。
　次に、図４に示すように、素子分離層として、シリコン酸化膜により構成される深さ約０．３ｕｍのシャロートレンチ２１と、ノンドープポリシリコン膜及びこれを取り囲むシリコン酸化膜により構成される深さ約６μｍのディープトレンチ２２を形成する。
　次に、ＣＶＤ法などにより膜厚５００～２０００Åのシリコン酸化膜、膜厚５００～２０００Åのポリシリコン膜をＳｉ基板１の上方全面に堆積する。そして、図５に示すように、リソグラフィー、ドライエッチング、ウェットエッチングにより、ＨＢＴ形成領域上からポリシリコン膜２５とシリコン酸化膜２３を部分的に除去する。これにより、低濃度コレクタ領域１３の表面を部分的に露出させる。
　次に、図６に示すように、Ｓｉ基板１上にベース層３０を形成する。ベース層３０の形成工程では、例えば図７に示すように、膜厚５０～３００ÅのＳｉ層３１、膜厚５００～１０００Åのシリコンゲルマニウム（ＳｉＧｅ）層３２、膜厚５０～３００ÅのＳｉ層３３を、この順にエピタキシャル成長させる。このとき、単結晶のＳｉ基板１上では単結晶Ｓｉ、ＳｉＧｅが成長し、図６に示したポリシリコン膜２５や図示しないシリコン酸化膜上では多結晶もしくはアモルファスＳｉ、ＳｉＧｅが成長する。また、ベース層３０の形成工程では、例えばｉｎ－ｓｉｔｕドープにより、ＳｉＧｅ層３２にボロンを導入する。これにより、ＳｉＧｅ層３２の導電型をＰ型にする。
　次に、図８に示すように、Ｓｉ基板１上に膜厚約３５０Åのシリコン酸化膜４１を形成し、続いて、シリコン酸化膜４１上に膜厚約５００Åのポリシリコン膜４３を堆積する。シリコン酸化膜４１の形成方法は、例えばＣＶＤ法である。
　次に、図９に示すように、フッ素元素を１×１０１５～１×１０１６ｃｍ－２程度のドーズ量でイオン注入する。このイオン注入工程では、ＨＢＴ形成領域のシリコン酸化膜４１とベース層３０の界面付近をピークに、ポリシリコン膜４３、シリコン酸化膜４１及びベース層３０にフッ素が分布するように、注入エネルギーを設定する。
　次に、図１０に示すように、リソグラフィー及びドライエッチングにより、ポリシリコン膜４３に開口パターンを形成する。開口パターンの形成後、図示しないフォトレジストをアッシングにより除去する。その後、ウェットエッチングにより、開口パターンを有するポリシリコン膜４３をマスクに用いてシリコン酸化膜４１を開口させる。これにより、ＨＢＴ形成領域に、ポリシリコン膜４３及びシリコン酸化膜４１を貫いてベース層３０を底面とする開口部４５を形成する。
　次に、図１１に示すように、ＣＶＤ法などにより、Ｓｉ基板１上にエミッタ電極となるノンドープのポリシリコン膜５０´を厚さ約２５００Å程度堆積して、開口部４５を埋め込む。そして、堆積したポリシリコン膜５０´にＮ型不純物をイオン注入する。このイオン注入のドーズ量は５×１０１５～１×１０１６ｃｍ－２程度とする。なお、ノンドープのポリシリコン膜５０´の堆積とイオン注入を行う代わりに、リンをｉｎ－ｓｉｔｕドープした、いわゆるドープドポリシリコン膜を堆積してもよい。
　次に、リソグラフィー、ドライエッチングにより、ポリシリコン膜５０´をパターニングする。これにより、図１２に示すように、ポリシリコン膜５０´からなるエミッタ電極５０を形成する。続いて、エミッタ電極５０上にフォトレジスト５３を残したまま、外部ベース領域（即ち、実効ベース領域を外部へ引き出すための領域）の抵抗を低減するために、ベース層３０のエミッタ電極５０下から露出している領域に１×１０１５～１×１０１６ｃｍ－２程度のドーズ量でボロンもしくはＢＦ２をイオン注入する。その後、エミッタ電極５０上からフォトレジスト５３を除去する。
　次に、図１３に示すように、リソグラフィーとドライエッチングにより、ベース層３０をパターニングして外部ベース領域３７を形成する。その後、ベース層３０のパターニングに用いた図示しないフォトレジストを除去する。
　次に、図１４に示すように、Ｓｉ基板１の上方に厚さ約１００Åのシリコン酸化膜５５を形成する。そして、リソグラフィーにより、低濃度コレクタ領域１３のコンタクト領域（即ち、コレクタコンタクト領域）１４の上方を開口し、それ以外の領域を覆うフォトレジスト５７を形成する。次に、このフォトレジスト５７をマスクに用いて、１×１０１５～５×１０１５ｃｍ－２程度のドーズ量でヒ素をイオン注入する。その後、フォトレジスト５７を除去する。
　次に、温度９５０～１０５０℃／時間１０～６０ｓｅｃ程度のアニールをＳｉ基板１全体に施す。これにより、図１５に示すように、ポリシリコン膜からなるエミッタ電極５０に含まれているＮ型不純物を、エミッタ電極５０からベース層３０側へ拡散させて、ベース層３０の低濃度コレクタ領域から離れた上側部位（例えば、図７に示したＳｉ層３３）にエミッタ領域３９を形成する。
　この時、ポリシリコン膜４３、シリコン酸化膜４１、ベース層３０中に分布しているフッ素は、そのほとんどがシリコン酸化膜４１中、及びシリコン酸化膜４１とベース層３０の界面に吸い込まれるため、フッ素をシリコン酸化膜４１とベース層３０との界面に分布させることができる。その理由は、フッ素のＳｉ／ＳｉＯ２界面の偏析係数が５．６×１０－８程度であり、Ｓｉ／ＳｉＯ２界面ではフッ素の濃度比が８桁離れた状態（つまり、ＳｉＯ２中におけるフッ素の濃度が、Ｓｉ中におけるフッ素の濃度よりも８桁高い状態）が平衡状態であるからである。
　次に、シリコン酸化膜を３００Å程度堆積し、続けてシリコン酸化膜に異方性のエッチバックを施す。これにより、図１６に示すように、ポリシリコン膜５０の側壁にサイドウォール５９を形成する。
　次に、セルフアラインドシリサイドにより、低濃度コレクタ領域１３の露出している表面と、エミッタ電極５０の露出している表面と、外部ベース領域３７の露出している表面とにそれぞれＣｏＳｉ層６１を形成する。これ以降の工程は、標準的な多層配線プロセスを用い、各素子間の電気的接続を行う。即ち、図１に示したように、層間絶縁膜６５を形成し、層間絶縁膜６５を貫いてＣｏＳｉ層６１を底面とするコンタクトホールを形成し、これらコンタクトホール内にそれぞれ電極材を埋め込む。これにより、エミッタ電極５０に電気的に接続するエミッタコンタクト部７１と、外部ベース領域３７に電気的に接続するベースコンタクト部７３と、低濃度コレクタ領域１３に電気的に接続するコレクタコンタクト部７５と、を形成する。
　以上の工程を経て、βばらつきを低減させたヘテロ接合構造のＮＰＮバイポーラトランジスタ１００が完成する。
　この実施形態では、高濃度コレクタ領域１１及び低濃度コレクタ領域１３が本発明のコレクタ領域に対応している。また、シリコン酸化膜４１が本発明の絶縁膜に対応している。さらに、フッ素が本発明のハロゲン元素に対応し、ヘテロ接合構造のＮＰＮバイポーラトランジスタ１００が本発明のバイポーラトランジスタに対応している。
（実施形態の効果）
　本発明の実施形態は、以下の効果を奏する。
（１）ベース層３０とエミッタ領域３９との接合部で、かつシリコン酸化膜４１との界面にフッ素元素が１×１０２０ｃｍ－３以上の高濃度で存在する。又は、ポリシリコン膜４３、シリコン酸化膜４１及びベース層３０に１×１０１５ｃｍ－２以上、１×１０１６ｃｍ－２以下のドーズ量でフッ素元素をイオン注入することにより、上記界面にフッ素元素を１×１０２０ｃｍ－３以上の高濃度に導入することができる。
　これにより、上記界面に存在するダングリングボンドをフッ素で効果的に終端することができ、上記界面に存在する界面準位を十分に、安定に低減することができる。従って、バイポーラトランジスタにおいて、界面準位低減によるβばらつき低減効果を十分に得る（即ち、界面準位を低減してβばらつきをさらに低減する）ことが可能となる。
　即ち、エミッタ電極にポリシリコン膜を用いたバイポーラトランジスタにおいて、ポリシリコン膜とベース層の境界部に存在する自然酸化膜をブレイクアップさせた上に、エミッタ領域とベース領域の接合部で、かつ絶縁膜との界面にあたる領域にフッ素などのハロゲン元素を１×１０２０ｃｍ－３以上の濃度で分布させる。なお、ポリシリコン膜とベース層の境界部に存在する自然酸化膜をブレイクアップできる理由は、本実施例ではベース層にもフッ素を注入しているため、ポリシリコン膜とベース層の境界部にも当然フッ素を導入できるからである。
　これにより、上記界面に存在する界面準位を低減させて、βばらつきを抑制したバイポーラトランジスタを実現することができる。
（２）また、ベース層３０は、ＳｉＧｅ層３２と、ＳｉＧｅ層３２上に積層されたＳｉ層３３とを含む。即ち、ベース層３０は、ＳｉＧｅ／Ｓｉ層である。これにより、ヘテロ接合構造バイポーラトランジスタを構成することができ、ホモ接合構造バイポーラトランジスタと比べて、ベース電流Ｉｂを小さくすることができるので、βを大きくすることができる。
（変形例）
（１）上記の実施形態では、ベース層３０とエミッタ領域３９との接合部で、かつシリコン酸化膜４１との界面に存在する（又は、導入する）ハロゲン元素がフッ素である場合について説明した。しかしながら、本発明において、上記ハロゲン元素はフッ素に限定されるものではない。ハロゲン元素は、例えば、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）のいずれか一の元素でもよい。このような場合であっても、実施形態の効果（１）（２）と同様の効果を奏する。
（２）また、上記の実施形態では、本発明のバイポーラトランジスタが、ヘテロ接合構造のＮＰＮバイポーラトランジスタである場合について説明した。しかしながら、本発明においてバイポーラトランジスタはこれに限定されるものではない。
　例えば、本発明のバイポーラトランジスタは、ヘテロ接合構造のＰＮＰバイポーラトランジスタでもよい。その場合は、上記の実施形態において、各半導体層に含まれる不純物の導電型を、Ｐ型をＮ型に、Ｎ型をＰ型に置き換えればよい。このような場合であっても、実施形態の効果（１）（２）と同様の効果を奏する。
　或いは、本発明のバイポーラトランジスタは、ホモ接合構造でもよい。その場合は、ベース層が例えばＳｉＧｅ／Ｓｉではなく、Ｓｉのみで構成される。このような場合であっても、実施形態の効果（１）と同様の効果を奏する。
（３）また、上記の実施形態では、シリコン酸化膜４１を開口するために、ポリシリコン膜４３をハードマスクとする製造方法を用いたが、ポリシリコン膜４３を用いずに、シリコン酸化膜４１の上に直接レジストパターンを形成してシリコン酸化膜４１を開口し、その後レジストパターンの除去を実施する製造方法を適用することも考えられる。だたし、そのような場合、ベース層３０を底面とする開口部４５を形成した後にレジスト除去工程が必要になるため、開口部４５の底面であるベース層３０にダメージが入り、エミッタ電極５０とベース層３０の界面状態が劣化してＨＢＴ特性が劣化するという別の問題が発生する。従って、ポリシリコン膜４３をハードマスクとしてシリコン酸化膜４１を開口するという、本実施例で用いた製造方法と同等のβばらつき低減効果を得ることができない。
（４）また、上記の実施形態では、シリコン酸化膜４１及びポリシリコン膜４３を形成した直後にフッ素注入を実施しているが、シリコン酸化膜４１を形成した直後や、エミッタ開口部４５を形成した直後にフッ素注入する製造方法を適用することも考えられる。
　なお、シリコン酸化膜４１を形成した直後にフッ素注入をする場合、シリコン酸化膜４１の膜厚が比較的薄いため、イオン注入におけるフッ素のピークをシリコン酸化膜４１とベース層３０の界面付近にコントロールすることが困難な場合がある。
また、エミッタ開口部４５を形成した直後にフッ素注入する場合、ベース層３０の表面が露出しているため、高ドーズのフッ素イオン注入によりベース層３０にダメージが入り、エミッタ電極５０とベース層３０の界面状態が劣化してＨＢＴ特性が劣化するという別の問題が発生することもある。従って、好ましくは、ポリシリコン膜４３を形成した直後にフッ素イオン注入する本実施例で用いた製造方法がよい。
（測定方法）
　本実施形態において、バイポーラトランジスタにおけるＦ濃度の測定方法としては、ＥＥＬＳやＴＥＭ－ＥＸＤ、3次元アトムプローブ（３ＤＡＰ）などの解析手法により測定することができる。
（比較形態）
　エミッタ電極にポリシリコン膜を用いたバイポーラトランジスタの製造方法において、特許文献２に記載の方法、つまりポリシリコン膜１５０にフッ素をイオン注入して熱処理を実施する場合を、本発明の比較形態とする。
　図１７に示すように、この比較形態では、フッ素は、ポリシリコン膜１５０の上層に存在するシリコン酸化膜１５５や、ポリシリコン膜１５０とポリシリコン膜４３との間に存在する自然酸化膜１４４などに主に吸い込まれる。このため、本発明の実施形態と異なり、比較形態は、シリコン酸化膜４１とベース層３０との界面に１×１０２０ｃｍ－３以上の高濃度のフッ素を導入することはできない。このため、ダングリングボンド（図１７の×印）をフッ素で効果的に終端することができず、βばらつきの原因となる界面準位を十分に低減することはできない。
　ポリシリコン膜１５０の上層や、ポリシリコン膜１５０とポリシリコン膜４３との間には、積極的にシリコン酸化膜を形成しなくても、空気と触れることにより、数Åの自然酸化膜１４４が必ず形成されてしまう。このため、比較形態では本発明の課題を回避することができない。本発明者は、この点について、以下の検証を行った。
（検証）
　図１８は、本発明の実施形態に係るバイポーラトランジスタ１００（即ち、図９に示したように、ポリシリコン膜４３、シリコン酸化膜４１、ベース層３０にフッ素をイオン注入して形成したバイポーラトランジスタ）におけるフッ素濃度分布と、比較形態に係るバイポーラトランジスタ２００（即ち、図１７に示したように、ポリシリコン膜１５０にフッ素をイオン注入して形成したバイポーラトランジスタ）におけるフッ素濃度分布とをシミュレーションで比較した結果を示す図である。なお、図１８のグラフで示すフッ素濃度分布（即ち、Ｆ濃度プロファイル）は、同図に示す実施形態の断面図の太線の部分、及び、比較形態の断面図の太線の部分における各シミュレーション値である。
　図１８に示すように、本発明の実施形態は、比較形態と比べて、シリコン酸化膜４１とベース層３０との界面に１桁以上高濃度のフッ素を導入できることを確認した。なお、本シミュレーションでは、実施形態、比較形態のいずれにおいても、フッ素のドーズ量を５×１０１５ｃｍ－２とし、ポリシリコン膜５０、１５０の上層のシリコン酸化膜５５、１５５の膜厚を２０Åとし、ポリシリコン膜５０、１５０とポリシリコン膜４３との間の自然酸化膜の膜厚を５Åとした。
　図１９は、実施形態に係るバイポーラトランジスタ１００と、比較形態に係るバイポーラトランジスタ２００と、バイポーラトランジスタ１００、２００と同様の構造でフッ素を注入しない場合とで、８インチウエハのβの面内ばらつきを比較した実際の実験結果を示す図である。図１９の横軸は電流増幅率βを示し、縦軸は累積度数を示す。
　図１９に示すように、実施形態と、比較形態と、フッ素を注入しない場合とを比較し、実施形態のβばらつきが最も小さいことを確認した。即ち、本発明により、βばらつきの小さいバイポーラトランジスタを実現できることを確認した。なお本実験では、実施形態、比較形態のどちらの場合においても、フッ素のドーズ量を５×１０１５ｃｍ－２に設定した。
＜その他＞
　本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて実施形態に設計の変更等を加えることが可能であり、そのような変形が加えられた態様も本発明の範囲に含まれる。
１　基板
３、７　熱酸化膜
５、９、５３、５７　フォトレジスト 
１１　高濃度コレクタ領域
１３　低濃度コレクタ領域
１４　コレクタコンタクト領域
２３、４１、５５　シリコン酸化（ＳｉＯ２）膜
２１　シャロートレンチ
２２　ディープトレンチ
２５、４３　ポリシリコン膜
３０　ベース層
３１、３３　Ｓｉ層
３２　ＳｉＧｅ層
３５　実効ベース領域
３７　外部ベース領域
３９　エミッタ領域
４５　開口部
５０　エミッタ電極
５０´　ポリシリコン膜
５９　サイドウォール
６１　ＣｏＳｉ層
６５　層間絶縁膜
７１　エミッタコンタクト部
７３　ベースコンタクト部
７５　コレクタコンタクト部
１００　ヘテロ接合構造のＮＰＮバイポーラトランジスタ

Claims (12)

  1. 　基板に形成されたコレクタ領域と、
    　前記コレクタ領域上に形成されたベース層と、
    　前記ベース層のうちの上側部位に形成されたエミッタ領域と、
    　前記ベース層上であって、前記ベース層と前記エミッタ領域との接合部の一部を覆うように形成された絶縁膜と、
    　前記エミッタ領域上に形成されたポリシリコン膜からなるエミッタ電極と、を有し、
    　前記接合部でかつ前記絶縁膜との界面に存在するハロゲン元素の濃度は、１×１０２０ｃｍ－３以上である半導体装置。
  2. 　基板に形成されたコレクタ領域と、
    　前記コレクタ領域上に形成されたベース層と、
    　前記ベース層のうちの上側部位に形成されたエミッタ領域と、
    　前記エミッタ領域の端部領域を覆うように、ベース層上に形成された絶縁膜と、
    　前記エミッタ領域上に形成されたポリシリコン膜からなるエミッタ電極と、を有し、
    　前記端部領域でかつ前記絶縁膜との界面に存在するハロゲン元素の濃度は、１×１０２０ｃｍ－３以上である半導体装置。
  3. 　エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタを備える半導体装置であって、
    　前記バイポーラトランジスタは、
    　基板に形成されたコレクタ領域と、
    　前記コレクタ領域上に形成されたベース層と、
    　前記ベース層のうちの前記コレクタ領域から離れた上側部位に形成されたエミッタ領域と、
    　前記ベース層上に形成され、前記ベース層と前記エミッタ領域との接合部の一部を覆う絶縁膜と、を有し、
    　前記接合部でかつ前記絶縁膜との界面に存在するハロゲン元素の濃度は、１×１０２０ｃｍ－３以上である半導体装置。
  4. 　前記接合部でかつ、前記絶縁膜との界面より深い位置に存在するハロゲン元素の濃度が、１×１０１４ｃｍ－３以上である請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記ベース層は、シリコンゲルマニウム層と、該シリコンゲルマニウム層上に積層されたシリコン層とを含む、又は、シリコン層のみで構成される請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記ベース層と、前記絶縁膜との界面に存在するハロゲン元素の濃度が、１×１０２０ｃｍ－３以上である請求項１～５のいずれか一項に記載の半導体装置。
  7. 　基板に第一導電型の不純物を注入してコレクタ領域を形成する工程と、
    　前記コレクタ領域上に、ベース領域となる第二導電型の不純物層を形成する工程と、
    　前記第二導電型の不純物層上にシリコン酸化膜を形成する工程と、
    　前記シリコン酸化膜上にポリシリコン膜を形成する工程と、
    　ハロゲン元素をドープする工程と、
    　前記ハロゲン元素をドープした後に、前記ポリシリコン膜と前記シリコン酸化膜とをエッチングして開口部を形成する工程と、
    　ポリシリコン膜を堆積して、前記開口部にエミッタ電極を形成する工程と、
    　前記第二導電型の不純物層にエミッタ領域を形成する工程と、
    　を有するバイポーラトランジスタを備える半導体装置の製造方法。
  8. 　前記ハロゲン元素をドープする工程では、
    　前記シリコン酸化膜と前記第二導電型の不純物層の界面付近をピークに、１×１０１５ｃｍ－２以上、１×１０１６ｃｍ－２以下のドーズ量でハロゲン元素をイオン注入した後でアニール処理を実施する請求項７に記載の半導体装置の製造方法。
  9. 　エミッタ電極にポリシリコン膜を使用したバイポーラトランジスタを備える半導体装置
    の製造方法であって、
    　基板にコレクタ領域を形成する工程と、
    　前記コレクタ領域上にベース層を形成する工程と、
    　前記ベース層上にシリコン酸化膜を形成する工程と、
    　前記シリコン酸化膜上にポリシリコン膜を形成する工程と、
    　前記シリコン酸化膜と前記ベース層の界面付近をピークに、前記ポリシリコン膜、前記シリコン酸化膜及び前記ベース層に１×１０１５ｃｍ－２以上、１×１０１６ｃｍ－２以下のドーズ量でハロゲン元素をイオン注入する工程と、
    　前記ハロゲン元素をイオン注入した後でアニール処理を実施し、前記シリコン酸化膜と前記ベース層の界面にハロゲン元素を偏析させる工程と、
    　レジストマスクを用いて前記ポリシリコン膜をエッチングする工程と、
    　前記レジストマスクを除去する工程と、
    　前記ポリシリコン膜をマスクに用いて前記シリコン酸化膜をウェットエッチングして、前記ベース層を底面とする開口部を形成する工程と、
    　ポリシリコン膜を堆積して、前記開口部にエミッタ電極を形成する工程と、
    　前記開口部を通して前記ベース層に不純物が導入され、前記ベース層のうちの前記コレクタ領域から離れた上側部位にエミッタ領域を形成する工程と、を有する半導体装置の製造方法。
  10. 　前記ベース層は、シリコンゲルマニウム層と、該シリコンゲルマニウム層上に積層されたシリコン層とを含む、又は、シリコン層のみで構成される請求項７～９のいずれか一項に記載の半導体装置の製造方法。
  11. 　前記開口部にエミッタ電極を形成する工程において、前記ポリシリコン膜を堆積後に、第一導電型の不純物を注入し、
    　前記エミッタ領域を形成する工程において、アニールすることによって、前記ベース層にエミッタ領域が形成される請求項７～１０のいずれか一項に記載の半導体装置の製造方法。
  12. 　前記開口部にエミッタ電極を形成する工程において、堆積させるポリシリコン膜が第一導電型の不純物を含むドープポリシリコン膜であり、
    　前記エミッタ領域を形成する工程において、アニールすることによって、前記ベース層にエミッタ領域が形成される請求項７～１０のいずれか一項に記載の半導体装置の製造方法。
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