CN105810584A - 具有多个射极指的双极性接面晶体管 - Google Patents

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Abstract

本发明涉及具有多个射极指的双极性接面晶体管。用于双极性接面晶体管的装置结构、以及制造用于双极性接面晶体管的装置结构的方法。第一半导体层是在基材上形成，而第二半导体层是在第一半导体层上形成。蚀刻第一半导体层、第二半导体层及基材，以界定起自第二半导体层的第一与第二射极指、及位在基材中侧向置于第一与第二射极指之间的沟槽。第一半导体层可在装置结构中作用为基极层。

Description

具有多个射极指的双极性接面晶体管
技术领域
本发明基本上关于半导体装置及集成电路制造技术，而且尤其是关于双极性接面晶体管的制造方法及装置结构。
背景技术
双极性接面晶体管的最终用途可应用于高频及高功率。特别的是，双极性接面晶体管可用于无线通讯系统的功率放大器并用于行动装置。双极性接面晶体管亦可用于高速逻辑电路。双极性接面晶体管属于三端电子装置，包括有界定射极、本质基极、及射极的半导体区。NPN双极性接面晶体管包括构成射极与集极的n型半导体材料区、及在n型半导体材料区之间构成本质基极的p型半导体材料区。相比之下，PNP双极性接面晶体管包括构成射极与集极的p型半导体材料区、及在p型半导体材料区之间构成本质基极的n型半导体材料区。射极、本质基极、及集极界定集极-基极接面及射极-基极接面，各别半导体材料跨所述接面会有不同的导电类型。跨射极-基极接面施加的电压控制电荷载子的移动，在集极与射极之间产生电荷流动。
双极性接面晶体管需要改进型制造方法及装置结构。
发明内容
在本发明的一具体实施例中，提供一种用于制造双极性接面晶体管装置结构的方法。本方法包括：在基材上形成第一半导体层、以及在该第一半导体层上形成第二半导体层。本方法包括：蚀刻该第一半导体层、该第二半导体层及该基材，以界定起自该第二半导体层的第一射极指与第二射极指、及位在该基材中侧向置于该第一射极指与该第二射极指之间的多个沟槽。
在本发明的一具体实施例中，提供一种用于双极性接面晶体管的装置结构。该装置结构包括在基材上的基极层、在该基极层上的第一射极指与第二射极指、及位在该基材中的多个沟槽。所述沟槽侧向置于该第一射极指与该第二射极指之间。
附图说明
附图合并于本说明书的一部分并构成该部分，绘示本发明的各项具体实施例，并且连同上述对本发明的一般性说明、及下文对具体实施例提供的详细说明，目的是为了阐释本发明的具体实施例。
图1是根据本发明的一具体实施例，用于制造装置结构的处理方法在初始制造阶段时，基材的一部分的截面图。
图2是该处理方法在后续制造阶段时，图1所述基材部分的截面图。
图2A是图1所示基材部分的俯视图。
图2B是基本上沿着图2A所示线条2B-2B切取的截面图。
图3至5是该基材部分在图2后续制造阶段时的截面图。
图5A是图5所示基材部分的俯视图。
具体实施方式
请参阅图1并根据本发明的一具体实施例，基材10包含可用于形成集成电路的装置的单晶半导体材料。构成基材10的半导体材料可包括位于其表面的外延层，该外延层可掺有用以改变其电气特性的电活性掺质。举例而言，基材10可包括单晶硅的外延层，该外延层是通过化学气相沉积(CVD)外延沉积或生长，并且掺有一浓度的n型掺质，该n型掺质出自周期表第V族(例如：磷(P)、砷(As)或锑(Sb))，所用的浓度有效给予n型导电性。诸如浅沟槽隔离区的隔离区可用于隔离基材10用于制造装置结构的部分。
基极层12形成作为位在基材10的顶端表面10a上的添加膜。基极层12可包含半导体材料，例如：合金中的硅锗(SiGe)，当中硅(Si)的含量范围是95原子百分比至50原子百分比，而锗(Ge)的含量范围自5原子百分比至50原子百分比。基极层12的锗含量可跨基极层12的厚度呈现均匀、或跨基极层12的厚度呈现阶化及/或步进。若锗含量呈现步进，则直接相邻于基材10的基极层12的厚度及直接相邻于顶端表面12a的基极层12的厚度可能各别缺乏锗含量，并且可能因此构成完全含硅的本质层。基极层12可包含掺质，例如：选自于周期表第III族且所用浓度对基极层的半导体材料有效给予p型导电性的p型掺质(例如：硼)，并且任选地包含用以抑制p型掺质迁移率的碳(C)。
基极层12可使用低温外延(LTE)生长程序来形成，例如：以范围自400℃至850℃的生长温度进行的气相外延术(VPE)进行。单晶半导体材料(例如：单晶硅及/或单晶SiGe)是通过LTE生长程序在基材10的顶端表面10a上外延生长或沉积。基极层12可与基材10的单晶半导体材料具有外延关系，其中，基材10的晶体结构与取向作为模板操作，用以在生长期间建立基极层12的晶体结构与取向。
射极层14形成为位在基极层12的顶端表面12a上的添加膜。射极层14可包含与基极层12不同的半导体材料，并且可具有与基极层12相反的导电类型。举例而言，射极层14可能缺乏出现在基极层12的至少一部分中的锗。在一代表性具体实施例中，包含射极层14的半导体材料可以是通过CVD沉积的多晶硅(即多结晶硅)，并且可含有n型掺质，其具备有效给予n型导电性的浓度。
硬掩模层16是在射极层14的顶端表面14a上形成。在一代表性具体实施例中，硬掩模层16可包含一或多层材料层，例如：一层氮化硅(Si3N4)、及介于Si3N4层与射极层14的顶端表面14a之间的更薄层SiO2。构成硬掩模层16的该一或多层可通过湿式或干式热氧化、CVD、或这些程序的组合来形成，可经选择以选择性蚀刻至射极层14的半导体材料，并且得以在后续制造阶段予以轻易移除。
掩模层18可涂敷在硬掩模层16的顶端表面16a上，并且利用光刻制作图型以图型化硬掩模层16。具体而言，开口20是界定于硬掩模层16中有意后续形成沟槽的位置。为此，掩模层18可包含诸如光阻的光敏材料，该光敏材料是通过旋转涂布程序涂敷成涂层、预烘烤、曝露至通过光罩投射的光、曝光后烘烤，然后利用化学显影剂显影以形成蚀刻掩模。
请参阅图2、2A、2B，图中相似的参考元件符号指图1中相似的特征，并且在处理方法的后续制造阶段，使用蚀刻程序，以在硬掩模层16的顶端表面16a上出现作为蚀刻掩模的掩模层18，用以在开口20的位置形成沟槽22、24、26、28。沟槽22、24、26、28包括侧壁，所述侧壁伸透层12、14、16并且相对于顶端表面10a伸入基材10达到浅深度。蚀刻程序可包含湿化学蚀刻程序或干蚀刻程序，例如：反应性离子蚀刻(RIE)。蚀刻程序可在单一蚀刻步骤或多个步骤中进行，凭靠一或多种蚀刻化学品，并且对于层12、14及基材10的半导体材料具有非选择性，使得不同半导体材料是以相同蚀刻率进行蚀刻。掩模层18可在通过蚀刻程序形成沟槽22、24、26、28之后移除。掩模层18若包含光阻，则可通过灰化或溶剂剥除来移除，然后进行常用的清洁程序。
沟槽22、28延着各自长度各具有连续性，以致各沟槽包含单一通道，并且是在后续处理时用于形成集极接触区。沟槽24经排列对齐成一行(row)25，而层12、14、16及基材10有部分中断行25的连续性。类似的是，沟槽26经排列对齐成一行27，而层12、14、16及基材10有部分中断行27的连续性。包括有沟槽24的行25与包括有沟槽26的行27平行对准。沟槽24与沟槽26侧向置于沟槽22与沟槽28之间，而行25中的沟槽24及行27中的沟槽26是与沟槽22、28平行对准。沟槽22、28可比沟槽24、26更宽。
沟槽22、24、26、28将射极层14区分成用以形成装置结构的射极指30、32、34的区段。在一替代具体实施例中，装置结构可设有附加射极指及与沟槽24相似的附加沟槽，或沟槽26可在这些附加射极指之间形成。沟槽22、24、26、28平行对准于射极指30、32、34。在一具体实施例中，沟槽22、24、26、28的最长尺寸平行对准于射极指30、32、34的最长尺寸。
基极层12的侧向介于射极指30与射极指32之间的区段36在形成穿透基极层12的沟槽22、24、26、28的蚀刻程序之后维持不变。具体而言，区段36位于行25的众沟槽24之间，并且相邻于位处行25端部的沟槽24。基极层12的区段36在各相邻对的沟槽24的间界定电桥，该电桥是在之后的后续处理步骤中用于提供着落区予接触部，所述接触部落在介于射极指30、32之间的基极层12上。
类似的是，基极层12的侧向介于射极指32与射极指34之间的区段38在形成沟槽22、24、26、28的蚀刻程序之间维持不变。具体而言，区段38位于行27的众沟槽26之间，并且相邻于位处该行27端部的沟槽26。基极层12的区段38在相邻对的沟槽26之间界定电桥，该电桥是在之后的后续处理步骤中用于提供着落区予触部，所述接触部落在介于射极指32、34之间的基极层12上。
请参阅图3，其中相似的参考元件符号指图2、2A、2B中、及处理方法的后续制造阶段时相似的特征，掩模层42可涂敷在硬掩模层16的顶端表面16a上，并且利用光刻图案化以界定与沟槽22、28套准(register)的开口33。为此，掩模层42可包含诸如光阻的光敏材料，该光敏材料是通过旋转涂布程序涂敷成涂层、预烘烤、曝露至通过光罩投射的光、曝光后烘烤，然后利用化学显影剂显影以形成布植掩模。掩模层42覆盖及/或占据沟槽24、26。
经掺杂区44、46可通过将掺质引入基材的半导体材料，在基材10位于各沟槽22、28的各别底端表面22a、28a的各别区段中形成。在一项具体实施例中，经掺杂区44、46可通过布植包含n型掺质的离子48来形成，所用的布植条件(例如：动能及剂量)对基材10中相对于沟槽22、28的各别底端表面22a、28a跨浅深度、及各底端表面22a、28a的一部分上方置放掺质有效。底端表面22a、28a不到整面旳表面区布植有用以形成经掺杂区44、46的离子48。掩模层42及/或硬掩模层16阻止经布植离子48抵达射极层14、或基材10位于沟槽24、26的各别底端表面24a、26a处。对基材10的半导体材料的布植破坏及/或对基材10的半导体材料的掺杂可相对于基材10的周围半导体材料，改变经掺杂区44、46中的蚀刻率。在一具体实施例中，离子48布植的效应可相对于基材10的周围半导体材料，降低经掺杂区44、46中的蚀刻率。
掩模层42可在布植离子48之后进行移除。掩模层42若包含光阻，则可通过灰化或溶剂剥除来移除，然后进行常用的清洁程序。
请参阅图4，图中相似的参考元件符号指图3中相似的特征，而在处理方法的后续制造阶段，沟槽50、52、54、56是在基材10中形成，并且在不同位置基蚀(undercut)基极层12。沟槽50、52、54、56可通过利用蚀刻程序增大基材10中部分沟槽22、24、26、28的尺寸(例如：深度及宽度)来形成，该蚀刻程序对基极层12的材料及硬掩模层16的材料有选择性地蚀刻基材10。形成沟槽50、52、54、56的程序与用于形成沟槽22、24、26、28的非选择性蚀刻程序在蚀刻选择性方面有所不同，可源自于使用组成敏感性蚀刻剂，该蚀刻剂相比于基极层12的半导体材料以更大的蚀刻率蚀刻基材10的半导体材料，并且相比于射极层14包含射极指30、32、34的区段的半导体材料以更大的蚀刻率蚀刻基材10的半导体材料。沟槽52此时在行25中对准，而沟槽54此时在行27中对准。
蚀刻程序可包含湿化学蚀刻程序、干蚀刻程序、或湿化学与干蚀刻程序的组合。蚀刻程序可通过选择诸如蚀刻剂化学品、持续时间等因素来控制。各蚀刻程序可结合半导体材料布植破坏及/或半导体材料掺杂杂质以改变蚀刻率，从而改变沟槽50、52、54、56的分布。蚀刻程序还可凭靠晶圆取向及异向性蚀刻程序，所述异向性蚀刻程序对单晶半导体材料中不同的晶向(举例而言，如通过米勒指数指明者)呈现不同的蚀刻率。在一项具体实施例中，垂直及侧向蚀刻率在形成沟槽50、52、54、56时可等同。硬掩模层16可在射极指30、32、34缩窄且沟槽50、52、54、56之后进行移除。
集极的集极垫58是由基材10的侧向置于沟槽50、52之间的一部分所界定，以致沟槽50、52是通过集极垫58隔开。集极的集极垫60是由基材10的侧向置于沟槽52、54之间的一部分所界定，以致沟槽52、54是通过集极垫60隔开。集极的集极垫62是由基材10的侧向置于沟槽54、56之间的一部分所界定，以致沟槽54、56是通过集极垫62隔开。集极垫58、60、62包含基材10的半导体材料的各别部分，并且一起界定装置结构的集极。集极垫58、60、62可选择性地利用掺质来布植，用以进一步强化其导电性。在一项具体实施例中，集极垫58、60、62可包含基材10的部分n型半导体材料，并且可任选地利用n型掺质布植以强化导电性。
因为射极层14的各对应区段亦相对于硬掩模层16在平面中受到侧向基蚀，当沟槽50、52、54、56形成在基材10中时，射极指30、32、34也经缩窄并界定。基极层12由射极指30覆盖的部分可界定本质基极，其形成与射极指30的接面，并且形成与集极垫58的另一接面。基极层12由射极指32覆盖的部分可界定本质基极，其形成与射极指32的接面，并且形成与集极垫60的另一接面。基极层12由射极指34覆盖的部分可界定本质基极，其形成与射极指34的接面，并且形成与集极垫60的另一接面。基极层12未由射极指30、32、34覆盖的部分可经掺杂(例如：通过离子布植)以界定外质基极，其导电性在掺质活化后增强。
当沟槽50与56形成于基材10中时，经掺杂区44、46中的经掺杂半导体材料所具有的蚀刻率亦可小于对于基材10的周围半导体材料的蚀刻率。蚀刻率下降的结果是：接触区64、66可在沟槽50、56内侧各别形成为脊部。接触区64、66可沿着在对立端具有间隙的沟槽50、56的几乎全长、并沿着以介电材料填充的侧壁延展。接触区64可具有以距离d高于沟槽50的基极50a隆起或升起的顶端表面64a。类似的是，接触区66可具有高于沟槽56的基极56a隆起或升起的顶端表面66a。顶端表面64a、66a亦高于沟槽52、54的各别基极52a、54a隆起或升起相同距离d(或与距离d不同的距离)。
产生的装置结构是双极性接面晶体管68，其包括射极指30、32、34、由集极垫58、60、62所形成的集极、以及基极层12的(即本质基极)垂直介于射极指30、32、34与包含集极的集极垫58、60、62之间的部分。集极垫58、60、62沿着接面与基极层12的本质基极的一个表面共同延展。射极指30、32、34沿着另一接面与基极层12的本质基极的对立表面共同延展。若射极指30、32、34中的两个或全部三个、集极垫58、60、62所形成的集极、及基极层12包含不同的半导体材料，则双极性接面晶体管68可经特性分析成为异质接面双极晶体管(HBT)。
在制造程序的前段制程(FEOL)部分期间，双极性接面晶体管68的装置结构跨基材10的表面区的至少一部分复制。在BiCMOS集成电路中，互补式金属氧化物半导体(CMOS)晶体管可使用基材10的其它区域来形成。结果是，同一基材10上同时可有双极晶体管及CMOS晶体管。
请参阅图5、5A，其中相似的参考元件符号指图4中相似的特征，而在处理方法的后续制造阶段，间隔物70可利用异向性蚀刻程序，通过蚀刻一或多个介电层(例如：二氧化硅(SiO2)或氮化硅(Si3N4))，在射极指30、32、34的垂直侧壁上形成。异向性蚀刻程序可在单一蚀刻步骤或多个步骤中进行，可凭靠一或多种RIE蚀刻化学品。
介电层72是在连结沟槽50、52、54、56的表面上、射极指30、32、34的顶端表面上、以及基极层12未由射极指30、32、34及其间隔物70覆盖的表面上形成为钝化涂层。介电层72可包含具有介电材料的介电常数(例如：介电系数)特性的电绝缘体。在一项具体实施例中，介电层72可包含使用CVD沉积的低温氧化物。诸如RIE的定向异向性蚀刻程序可用于优先地自接触区64、66、基极层12、及射极指30、32、34的水平表面移除介电层72的电绝缘体。
在蚀刻之后，硅化物层78的区段74形成在接触区64、66未由介电层72覆盖的水平表面上，并且可随后在程序流程中用于接触通过集极垫58、60、62所形成的集极。硅化物层78的区段75是在基极层12未由射极指30、32、34、及其间隔物70覆盖的顶端表面上形成，并且随后可在程序流程中用于接触外质基极，从而接触本质基极。硅化物层的区段76可在射极指30、32、34的顶端表面上形成，并且随后可在程序流程中用于接触射极指30、32、34。硅化物层未在介电层72及间隔物70所覆盖的的表面上形成。
硅化物层78可通过硅化程序形成，该硅化程序涉及一或多个退火步骤以通过使一层硅化物形成金属与接触该硅化物形成金属的半导体材料起反应形成硅化物相。用于硅化物形成金属的候选耐火金属包括但不限于钛(Ti)、钴(Co)或镍(Ni)。该硅化物形成金属可通过例如CVD程序或物理气相沉积(PVD)程序进行沉积。包含诸如溅镀沉积氮化钛(TiN)等金属氮化物的覆盖层可经涂敷以覆盖该硅化物形成金属。硅化程序的初始退火步骤可形成消耗硅化物形成金属的富金属硅化物，然后形成通过消耗该富金属硅化物生长的更低金属含量的硅化物。在初始退火步骤之后，可通过湿化学蚀刻移除任何剩余的硅化物形成金属及任选的覆盖层。硅化物层78可接着在更高温度下经受附加退火步骤以形成更低电阻的硅化物相。
接着是标准中段制程(MEOL)处理及后段制程(BEOL)处理，其包括形成介电层、贯孔插塞、及通过局部互连结构与双极性接面晶体管68耦合的互连结构用的配线、以及与基材10上制造的其它电路系统中包括的双极性接面晶体管68与CMOS晶体管相似的附加装置结构用的其它类似接触部。
接着进行包括形成介电层80、接触部82、84、86、88、90、及配线的MEOL处理以界定局部互连结构。用于介电层80的候选无机介电材料可包括但不限于硼磷硅酸盐玻璃(BPSG)、二氧化硅(SiO2)、氮化硅(Si3N4)、掺氟硅玻璃(FSG)、及这些的组合物以及其它介电材料。介电层80可通过诸如溅镀、旋涂施加、或CVD等任意数的技术进行沉积。
介电层80有部分可填充沟槽50、52、54、56。特别的是，介电层80填充沟槽52的部分可界定介于射极指30与32之间的隔离区92，而介电层80填充沟槽54的部分可界定介于射极指32与34之间的隔离区94。
接触部82伸透介电层80以接触硅化物层78的区段74，并从而与用于集极的接触区64、66耦合。接触部84伸透介电层80以接触硅化物层78的区段75，并从而与基极层12(即外质基极与本质基极)在集极的介于射极指30与接触区64之间的离散位置、及集极介于射极指34与接触区66之间的离散位置耦合。接触部86伸透介电层80以接触硅化物层78的区段76，并从而与射极指30、32、34耦合。
接触部88伸透介电层80以接触硅化物层的区段76，并从而与基极层12(即外质基极与本质基极)在介于射极指30、32之间的离散位置耦合。用于接触部88的离散位置位在基极层12的区段36，现由硅化物层78的区段76所覆盖，在第一侧向上，介于射极指30、32之间。接触部88是排列在包括有沟槽52的行25中，此时利用介电材料填充以在横切第一侧向的第二侧向上形成隔离区92。
接触部90伸透介电层80以接触硅化物层的区段76，并从而与基极层12(即外质基极与本质基极)在介于射极指32、34之间的离散位置耦合。用于接触部90的离散位置位在基极层12的区段38上，现由硅化物层78的区段76所覆盖，在第一侧向上，介于射极指32、34之间。接触部90是排列在包括有沟槽54的行27中，此时利用介电材料填充以在横切第一侧向的第二侧向上形成隔离区94。
沟槽52、54内侧硅化物层78的区段76未接触。硅化物层78的区段76反而埋置于介电层80的绝缘材料中。
双极性接面晶体管68可改善装置效能，如品质因子(figuresofmerit)所测得者，例如：截止频率fT及最大振荡频率fmax。沟槽50、52、54、56的作用是要缩减集极的体积，此可有效降低集极对基极寄生电容(Ccb)、并从而提升装置效率。可降低集极对基极寄生电容，但不会显著降低基极电阻(Rb)。沟槽52的作用是要加深射极指30、32之间选定位置处的集极，而沟槽54的作用是要加深射极指32、34之间选定位置处的集极。
集极的含有接触区64、66的顶端表面64a、66a的平面高于含有沟槽52、54的各别基极52a、54a的平面，以距离d隆起或升起。结果是，顶端表面64a、66a的平面中的集极接触区与沟槽52、54的基极52a、54a相比，位于相对于基材10的顶端表面10a更浅的深度。
基极层12的区段36是界定提供着落区予接触部88的电桥，该电桥侧向介于射极指30、32之间，并且排列在包括沟槽52的行25中，现为隔离区92。所述区段中断隔离区92的连续性，以致接触部88在介于射极指30、32之间的基极层12上可有表面区，所述接触部由基极层12与不同射极指30、32相关的部分共用。
基极层12的区段38是界定提供着落区予接触部90的电桥，该电桥侧向介于射极指32、34之间，并且排列在包括沟槽54的行27中，现为隔离区94。所述区段中断隔离区94的连续性，以致接触部90在介于射极指32、34之间的基极层12上可有表面区，所述接触部由基极层12与不同射极指32、34相关的部分共用。
上述方法用于制造集成电路芯片。产生的集成电路芯片可由制造商以空白晶圆(例如：具有多个未封装芯片的单一晶圆)、裸晶粒、或已封装等形式进行分配。在已封装的例子中，芯片嵌装于单一芯片封装(例如：塑胶载体，具有黏贴至主机板或其它更高阶载体的引线)中，或多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例子中，该芯片接着与其它芯片、离散电路元件、及/或其它信号处理装置整合成下列的部分或任一者：(a)诸如主机板的中间产品，或(b)最终产品。最终产品可以是包括集成电路芯片的任何产品，范围涵盖玩具及其它低阶应用至具有显示器、键盘或其它输入装置、及中央处理器的进阶电脑产品。
一特征可“连接”或“耦合”至另一元件、或与该另一元件“连接”或“耦合”，可直接连接或耦合至其它元件，或者，转而可出现一或多个中介元件。若无中介元件，则一特征可“直接连接”或“直接耦合”至另一元件。若出现至少一个中介元件，则一特征可“间接连接”或“间接耦合”至另一元件。
本发明的各项具体实施例已为了说明而介绍，但不是意味着穷举或受限于所揭示的具体实施例。许多修改及变例对本领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中选用的术语是为了最佳阐释具体实施例的原理、实际应用、或对市场现有技术的技术改进，或是为了让本领域技术人员能够理解本文中所揭示的具体实施例。

Claims (20)

1.一种制造用于双极性接面晶体管的装置结构的方法，该方法包含：
在基材上形成第一半导体层；
在该第一半导体层上形成第二半导体层；以及
蚀刻该第一半导体层、该第二半导体层及该基材，以界定起自该第二半导体层的第一射极指与第二射极指、及位在该基材中侧向置于该第一射极指与该第二射极指之间的多个第一沟槽。
2.根据权利要求1项所述的方法，其中，蚀刻该第一半导体层、该第二半导体层及该基材包含：
在该基材中形成第二沟槽，该第二沟槽通过用以界定集极垫的该基材的一部分与该多个第一沟槽侧向分离。
3.根据权利要求2项所述的方法，其中，该第一射极指排列成平行于包括该多个第一沟槽的一行、并平行于该第二沟槽，并且该第一射极指侧向置于该第二沟槽与该多个第一沟槽之间。
4.根据权利要求2项所述的方法，其更包含：
在该第二沟槽中形成接触区，该接触区相对于该多个第一沟槽的各别底端表面隆起，并且相对于该第二沟槽的相邻该接触区的底端表面隆起。
5.根据权利要求4项所述的方法，其更包含：
形成接触部，该接触部落在该第二沟槽中的该接触区上，
其中，该接触区耦合该接触部而与该集极垫电接触。
6.根据权利要求4项所述的方法，其中，形成该接触区包含：
形成布植掩模，该布植掩模包括与该第二沟槽对准、并掩蔽该多个第一沟槽的开口；以及
跨该第二沟槽的该底端表面布植该基材，以在该基材中形成经掺杂区，
其中，该经掺杂区以相比于该基材在该第二沟槽相邻该经掺杂区的该底端表面的一部分更低的蚀刻率进行蚀刻，使得该基材相对于该经掺杂区凹陷，并且该经掺杂区从而转变成该接触区。
7.根据权利要求6项所述的方法，其中，蚀刻该第一半导体层、该第二半导体层及该基材包含：
以第一蚀刻程序蚀刻该第一半导体层、该第二半导体层及该基材，该第一蚀刻程序以均等蚀刻率蚀刻该第一半导体层、该第二半导体层及该基材，
其中，该经掺杂区是在该第一蚀刻程序之后形成。
8.根据权利要求7项所述的方法，其中，蚀刻该第一半导体层、该第二半导体层及该基材更包含：
形成该经掺杂区之后，以第二蚀刻程序蚀刻该第二半导体层及该基材，该第二蚀刻程序相比于该基材相邻该经掺杂区的该部分，以更低的蚀刻率蚀刻该经掺杂区。
9.根据权利要求1项所述的方法，其更包含：
以介电材料填充该多个第一沟槽，以在该基材中界定多个沟槽隔离区。
10.根据权利要求1项所述的方法，其中，该多个第一沟槽排列成平行于该第一射极指、并平行于该第二射极指的一行，而该第一半导体层置于该行中一相邻对的该多个第一沟槽之间的一区段是在蚀刻该第一半导体层、该第二半导体层及该基材之前先予以掩蔽。
11.根据权利要求10项所述的方法，其更包含：
形成至该第一半导体层的接触部，该接触部落于该第一半导体层的该区段上。
12.一种用于使用基材形成的双极性接面晶体管的装置结构，该装置结构包含：
在该基材上的基极层；
在该基极层上的第一射极指及第二射极指；以及
在该基材中的多个第一沟槽，该多个第一沟槽侧向置于该第一射极指与该第二射极指之间。
13.根据权利要求12项所述的装置结构，其中，该多个第一沟槽是以介电材料填充，以界定多个隔离区。
14.根据权利要求12项所述的装置结构，其更包含：
在该基材中的第二沟槽，该第二沟槽通过用以界定集极垫的该基材的一部分与该基材中的该多个第一沟槽侧向分离。
15.根据权利要求14项所述的装置结构，其更包含：
位在该第二沟槽中的接触区，该接触区相对于该多个第一沟槽的各个底部、并相对于该第二沟槽相邻该接触区的底端表面隆起。
16.根据权利要求15项所述的装置结构，其更包含：
与在该第二沟槽中的该接触区耦合的接触部，
其中，该接触区耦合该接触部而与该集极垫电接触。
17.根据权利要求12项所述的装置结构，其中，该多个第一沟槽排列成平行于该第一射极指、并平行于该第二射极指的一行，而该基极层的一区段置于该行中一相邻对的该多个第一沟槽之间。
18.根据权利要求17项所述的装置结构，其更包含：
与该基极层的该区段耦合的接触部。
19.根据权利要求17项所述的装置结构，其更包含：
在该基材中的第二沟槽，该第二沟槽通过用以界定集极垫的该基材的一部分与该基材中的该多个第一沟槽侧向分离，
其中，包括该多个第一沟槽的该行与该第二沟槽排列成平行于该第一射极指及该第二射极指。
20.根据权利要求17项所述的装置结构，其中，该多个第一沟槽伸透该基极层以界定该基极层的该区段。
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