TW201637205A - 具有多個射極指之雙極性接面電晶體 - Google Patents

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Abstract

本發明涉及具有多個射極指的雙極性接面電晶體。用於雙極性接面電晶體的裝置結構、以及製造用於雙極性接面電晶體的裝置結構的方法。第一半導體層是在基板上形成，而第二半導體層是在第一半導體層上形成。蝕刻第一半導體層、第二半導體層及基板，以界定起自第二半導體層的第一與第二射極指、及位在基板中側向置於第一與第二射極指之間的溝槽。第一半導體層可在裝置結構中作用為基極層。

Description

具有多個射極指之雙極性接面電晶體
本發明基本上關於半導體裝置及積體電路製造技術，而且尤其是關於雙極性接面電晶體的製造方法及裝置結構。
雙極性接面電晶體的最終用途可應用於高頻及高功率。特別的是，雙極性接面電晶體可用於無線通訊系統的功率放大器並用於行動裝置。雙極性接面電晶體亦可用於高速邏輯電路。雙極性接面電晶體屬三端電子裝置，包括有界定射極、本質基極、及射極的半導體區。NPN雙極性接面電晶體包括構成射極與集極的n型半導體材料區、及在n型半導體材料區之間構成本質基極的p型半導體材料區。相比之下，PNP雙極性接面電晶體包括構成射極與集極的p型半導體材料區、及在p型半導體材料區之間構成本質基極的n型半導體材料區。射極、本質基極、及集極界定集極-基極接面及射極-基極接面，各別半導體材料跨所述接面會有不同的導電類型。跨射極-基極接面施加的電壓控制電荷載子的移動，在集極與射極之間產生電 荷流動。
雙極性接面電晶體需要改進型製造方法及裝置結構。
在本發明的一具體實施例中，提供一種用於製造雙極性接面電晶體裝置結構的方法。本方法包括：在基板上形成第一半導體層、以及在該第一半導體層上形成第二半導體層。本方法包括：蝕刻該第一半導體層、該第二半導體層及該基板，以界定起自該第二半導體層的第一射極指與第二射極指、及位在該基板中側向置於該第一射極指與該第二射極指之間的複數個溝槽。
在本發明的一具體實施例中，提供一種用於雙極性接面電晶體的裝置結構。該裝置結構包括在基板上的基極層、在該基極層上的第一射極指與第二射極指、及位在該基板中的複數個溝槽。所述溝槽側向置於該第一射極指與該第二射極指之間。
10‧‧‧基板
10a‧‧‧頂端表面
12‧‧‧基極層、層
12a‧‧‧頂端表面
14‧‧‧射極層、層
14a‧‧‧頂端表面
16‧‧‧硬遮罩層、層
16a‧‧‧頂端表面
18‧‧‧遮罩層
20‧‧‧開口
22、24、26、28‧‧‧溝槽
22a、24a、26a、28a‧‧‧底端表面
30、32、34‧‧‧射極指
33‧‧‧開口
36、38‧‧‧區段
42‧‧‧遮罩層
44、46‧‧‧經摻雜區
48‧‧‧離子
50、52、54、56‧‧‧溝槽
50a、52a、54a、56a‧‧‧基極
58、60、62‧‧‧集極墊
64、66‧‧‧接觸區
64a、66a‧‧‧頂端表面
68‧‧‧雙極性接面電晶體
70‧‧‧間隔物
72‧‧‧介電層
74、75、76‧‧‧區段
78‧‧‧矽化物層
80‧‧‧介電層
82、84、86、88、90‧‧‧接觸部
92、94‧‧‧隔離區
附圖合併於本說明書的一部分並構成該部分，繪示本發明的各項具體實施例，並且連同上述對本發明的一般性說明、及下文對具體實施例提供的詳細說明，目的是為了闡釋本發明的具體實施例。
第1圖是根據本發明的一具體實施例，用於製造裝置結構的處理方法在初始製造階段時，基板的一部分的截面圖。
第2圖是該處理方法在後續製造階段時，第1圖所述基板部分的截面圖。
第2A圖是第1圖所示基板部分的俯視圖。
第2B圖是基本上沿著第2A圖所示線條2B-2B切取的截面圖。
第3至5圖是該基板部分在第2圖後續製造階段時的截面圖。
第5A圖是第5圖所示基板部分的俯視圖。
請參閱第1圖並根據本發明的一具體實施例，基板10包含可用於形成積體電路的裝置的單晶半導體材料。構成基板10的半導體材料可包括位於其表面的磊晶層，該磊晶層可摻有用以改變其電氣特性的電活性摻質。舉例而言，基板10可包括單晶矽的磊晶層，該磊晶層是通過化學氣相沉積(CVD)磊晶沉積或生長，並且摻有一濃度的n型摻質，該n型摻質出自週期表第V族(例如：磷(P)、砷(As)或銻(Sb))，所用的濃度有效給予n型導電性。諸如淺溝槽隔離區的隔離區可用於隔離基板10用於製造裝置結構的部分。
基極層12形成作為位在基板10的頂端表面10a上的添加膜。基極層12可包含半導體材料，例如：合金中的矽鍺(SiGe)，當中矽(Si)的含量範圍是95原子百分比至50原子百分比，而鍺(Ge)的含量範圍自5原子百分比至50原子百分比。基極層12的鍺含量可跨基極層12的厚 度呈現均勻、或跨基極層12的厚度呈現階化及/或步進。若鍺含量呈現步進，則直接相鄰於基板10的基極層12的厚度及直接相鄰於頂端表面12a的基極層12的厚度可能各別缺乏鍺含量，並且可能因此構成完全含矽的本質層。基極層12可包含摻質，例如：選自於週期表第III族且所用濃度對基極層的半導體材料有效給予p型導電性的p型摻質(例如：硼)，並且視需要地包含用以抑制p型摻質遷移率的碳(C)。
基極層12可使用低溫磊晶(LTE)生長程序來形成，例如：以範圍自400℃至850℃的生長溫度進行的氣相磊晶術(VPE)進行。單晶半導體材料(例如：單晶矽及/或單晶SiGe)是通過LTE生長程序在基板10的頂端表面10a上磊晶生長或沉積。基極層12可與基板10的單晶半導體材料具有磊晶關係，其中，基板10的晶體結構與取向作為模板操作，用以在生長期間建立基極層12的晶體結構與取向。
射極層14形成為位在基極層12的頂端表面12a上的添加膜。射極層14可包含與基極層12不同的半導體材料，並且可具有與基極層12相反的導電類型。舉例而言，射極層14可能缺乏出現在基極層12的至少一部分中的鍺。在一代表性具體實施例中，包含射極層14的半導體材料可以是通過CVD沉積的多晶矽(即多結晶矽)，並且可含有n型摻質，其具備有效給予n型導電性的濃度。
硬遮罩層16是在射極層14的頂端表面14a 上形成。在一代表性具體實施例中，硬遮罩層16可包含一或多層材料層，例如：一層氮化矽(Si3N4)、及介於Si3N4層與射極層14的頂端表面14a之間的更薄層SiO2。構成硬遮罩層16的該一或多層可通過濕式或乾式熱氧化、CVD、或這些程序的組合來形成，可經選擇以選擇性蝕刻至射極層14的半導體材料，並且得以在後續製造階段予以輕易移除。
遮罩層18可塗敷在硬遮罩層16的頂端表面16a上，並且利用光微影製作圖案以圖案化硬遮罩層16。具體而言，開口20是界定於硬遮罩層16中有意後續形成溝槽的位置。為此，遮罩層18可包含諸如光阻的光敏材料，該光敏材料是通過旋轉塗布程序塗敷成塗層、預烘烤、曝露至通過光罩投射的光、曝光後烘烤，然後利用化學顯影劑顯影以形成蝕刻遮罩。
請參閱第2、2A、2B圖，圖中相似的參考元件符號指第1圖中相似的特徵，並且在處理方法的後續製造階段，使用蝕刻程序，以在硬遮罩層16的頂端表面16a上出現作為蝕刻遮罩的遮罩層18，用以在開口20的位置形成溝槽22、24、26、28。溝槽22、24、26、28包括側壁，所述側壁伸透層12、14、16並且相對於頂端表面10a伸入基板10達到淺深度。蝕刻程序可包含濕化學蝕刻程序或乾蝕刻程序，例如：反應性離子蝕刻(RIE)。蝕刻程序可在單一蝕刻步驟或多個步驟中進行，憑靠一或多種蝕刻化學品，並且對於層12、14及基板10的半導體材料具有非 選擇性，使得不同半導體材料是以相同蝕刻率進行蝕刻。遮罩層18可在通過蝕刻程序形成溝槽22、24、26、28之後移除。遮罩層18若包含光阻，則可通過灰化或溶劑剝除來移除，然後進行常用的清潔程序。
溝槽22、28延著各自長度各具有連續性，以致各溝槽包含單一通道，並且是在後續處理時用於形成集極接觸區。溝槽24經排列對齊成一行(row)25，而層12、14、16及基板10有部分中斷行25的連續性。類似的是，溝槽26經排列對齊成一行27，而層12、14、16及基板10有部分中斷行27的連續性。包括有溝槽24的行25與包括有溝槽26的行27平行對準。溝槽24與溝槽26側向置於溝槽22與溝槽28之間，而行25中的溝槽24及行27中的溝槽26是與溝槽22、28平行對準。溝槽22、28可比溝槽24、26更寬。
溝槽22、24、26、28將射極層14區分成用以形成裝置結構的射極指30、32、34的區段。在一替代具體實施例中，裝置結構可設有附加射極指及與溝槽24相似的附加溝槽，或溝槽26可在這些附加射極指之間形成。溝槽22、24、26、28平行對準於射極指30、32、34。在一具體實施例中，溝槽22、24、26、28的最長尺寸平行對準於射極指30、32、34的最長尺寸。
基極層12的側向介於射極指30與射極指32之間的區段36在形成穿透基極層12的溝槽22、24、26、28的蝕刻程序之後維持不變。具體而言，區段36位於行 25的眾溝槽24之間，並且相鄰於位處行25端部的溝槽24。基極層12的區段36在各相鄰對的溝槽24的間界定電橋，該電橋是在之後的後續處理步驟中用於提供著落區予接觸部，所述接觸部落在介於射極指30、32之間的基極層12上。
類似的是，基極層12的側向介於射極指32與射極指34之間的區段38在形成溝槽22、24、26、28的蝕刻程序之間維持不變。具體而言，區段38位於行27的眾溝槽26之間，並且相鄰於位處該行27端部的溝槽26。基極層12的區段38在相鄰對的溝槽26之間界定電橋，該電橋是在之後的後續處理步驟中用於提供著落區予觸部，所述接觸部落在介於射極指32、34之間的基極層12上。
請參閱第3圖，其中相似的參考元件符號指第2、2A、2B圖中、及處理方法的後續製造階段時相似的特徵，遮罩層42可塗敷在硬遮罩層16的頂端表面16a上，並且利用光微影圖案化以界定與溝槽22、28對準(register)的開口33。為此，遮罩層42可包含諸如光阻的光敏材料，該光敏材料是通過旋轉塗布程序塗敷成塗層、預烘烤、曝露至通過光罩投射的光、曝光後烘烤，然後利用化學顯影劑顯影以形成植入遮罩。遮罩層42覆蓋及/或佔據溝槽24、26。
經摻雜區44、46可通過將摻質引入基板的半導體材料，在基板10位於各溝槽22、28的各別底端表面22a、28a的各別區段中形成。在一項具體實施例中，經 摻雜區44、46可通過植入包含n型摻質的離子48來形成，所用的植入條件(例如：動能及劑量)對基板10中相對於溝槽22、28的各別底端表面22a、28a跨淺深度、及各底端表面22a、28a的一部分上方置放摻質有效。底端表面22a、28a不到整面的表面區植入有用以形成經摻雜區44、46的離子48。遮罩層42及/或硬遮罩層16阻止經植入離子48抵達射極層14、或基板10位於溝槽24、26的各別底端表面24a、26a處。對基板10的半導體材料的植入破壞及/或對基板10的半導體材料的摻雜可相對於基板10的周圍半導體材料，改變經摻雜區44、46中的蝕刻率。在一具體實施例中，離子48植入的效應可相對於基板10的周圍半導體材料，降低經摻雜區44、46中的蝕刻率。
遮罩層42可在植入離子48之後進行移除。遮罩層42若包含光阻，則可通過灰化或溶劑剝除來移除，然後進行常用的清潔程序。
請參閱第4圖，圖中相同的參考元件符號指第3圖中相似的特徵，而在處理方法的後續製造階段，溝槽50、52、54、56是在基板10中形成，並且在不同位置基蝕(undercut)基極層12。溝槽50、52、54、56可通過利用蝕刻程序增大基板10中部分溝槽22、24、26、28的尺寸(例如：深度及寬度)來形成，該蝕刻程序對基極層12的材料及硬遮罩層16的材料有選擇性地蝕刻基板10。形成溝槽50、52、54、56的程序與用於形成溝槽22、24、26、28的非選擇性蝕刻程序在蝕刻選擇性方面有所不同，可源 自於使用組成敏感性蝕刻劑，該蝕刻劑相比於基極層12的半導體材料以更大的蝕刻率蝕刻基板10的半導體材料，並且相比於射極層14包含射極指30、32、34的區段的半導體材料以更大的蝕刻率蝕刻基板10的半導體材料。溝槽52此時在行25中對準，而溝槽54此時在行27中對準。
蝕刻程序可包含濕化學蝕刻程序、乾蝕刻程序、或濕化學與幹蝕刻程序的組合。蝕刻程序可通過選擇諸如蝕刻劑化學品、持續時間等因素來控制。各蝕刻程序可結合半導體材料植入破壞及/或半導體材料摻雜雜質以改變蝕刻率，從而改變溝槽50、52、54、56的分佈。蝕刻程序還可憑靠晶圓取向及非等向性蝕刻程序，所述非等向性蝕刻程序對單晶半導體材料中不同的晶向(舉例而言，如通過米勒指數指明者)呈現不同的蝕刻率。在一項具體實施例中，垂直及側向蝕刻率在形成溝槽50、52、54、56時可等同。硬遮罩層16可在射極指30、32、34縮窄且溝槽50、52、54、56之後進行移除。
集極的集極墊58是由基板10的側向置於溝槽50、52之間的一部分所界定，以致溝槽50、52是通過集極墊58隔開。集極的集極墊60是由基板10的側向置於溝槽52、54之間的一部分所界定，以致溝槽52、54是通過集極墊60隔開。集極的集極墊62是由基板10的側向置於溝槽54、56之間的一部分所界定，以致溝槽54、56是通過集極墊62隔開。集極墊58、60、62包含基板10的半 導體材料的各別部分，並且一起界定裝置結構的集極。集極墊58、60、62可選擇性地利用摻質來植入，用以進一步強化其導電性。在一項具體實施例中，集極墊58、60、62可包含基板10的部分n型半導體材料，並且可視需要地利用n型摻質植入以強化導電性。
因為射極層14的各對應區段亦相對於硬遮罩層16在平面中受到側向基蝕，當溝槽50、52、54、56形成在基板10中時，射極指30、32、34也經縮窄並界定。基極層12由射極指30覆蓋的部分可界定本質基極，其形成與射極指30的接面，並且形成與集極墊58的另一接面。基極層12由射極指32覆蓋的部分可界定本質基極，其形成與射極指32的接面，並且形成與集極墊60的另一接面。基極層12由射極指34覆蓋的部分可界定本質基極，其形成與射極指34的接面，並且形成與集極墊60的另一接面。基極層12未由射極指30、32、34覆蓋的部分可經摻雜(例如：通過離子植入)以界定外質基極，其導電性在摻質活化後增強。
當溝槽50與56形成於基板10中時，經摻雜區44、46中的經摻雜半導體材料所具有的蝕刻率亦可小於對於基板10的周圍半導體材料的蝕刻率。蝕刻率下降的結果是：接觸區64、66可在溝槽50、56內側各別形成為脊部。接觸區64、66可沿著在對立端具有間隙的溝槽50、56的幾乎全長、並沿著以介電材料填充的側壁延展。接觸區64可具有以距離d高於溝槽50的基極50a隆起或升起 的頂端表面64a。類似的是，接觸區66可具有高於溝槽56的基極56a隆起或升起的頂端表面66a。頂端表面64a、66a亦高於溝槽52、54的各別基極52a、54a隆起或升起相同距離d(或與距離d不同的距離)。
產生的裝置結構是雙極性接面電晶體68，其包括射極指30、32、34、由集極墊58、60、62所形成的集極、以及基極層12的(即本質基極)垂直介於射極指30、32、34與包含集極的集極墊58、60、62之間的部分。集極墊58、60、62沿著接面與基極層12的本質基極的一個表面共同延展。射極指30、32、34沿著另一接面與基極層12的本質基極的對立表面共同延展。若射極指30、32、34中的兩個或全部三個、集極墊58、60、62所形成的集極、及基極層12包含不同的半導體材料，則雙極性接面電晶體68可經特性分析成為異質接面雙極電晶體(HBT)。
在製造程序的前段製程(FEOL)部分期間，雙極性接面電晶體68的裝置結構跨基板10的表面區的至少一部分複製。在BiCMOS積體電路中，互補式金屬氧化物半導體(CMOS)電晶體可使用基板10的其它區域來形成。結果是，同一基板10上同時可有雙極電晶體及CMOS電晶體。
請參閱第5、5A圖，其中相同的參考元件符號指第4圖中相似的特徵，而在處理方法的後續製造階段，間隔物70可利用非等向性蝕刻程序，通過蝕刻一或多個介電層(例如：二氧化矽(SiO2)或氮化矽(Si3N4))，在射極 指30、32、34的垂直側壁上形成。非等向性蝕刻程序可在單一蝕刻步驟或多個步驟中進行，可憑靠一或多種RIE蝕刻化學品。
介電層72是在連結溝槽50、52、54、56的表面上、射極指30、32、34的頂端表面上、以及基極層12未由射極指30、32、34及其間隔物70覆蓋的表面上形成為鈍化塗層。介電層72可包含具有介電材料的介電常數(例如：介電係數)特性的電絕緣體。在一項具體實施例中，介電層72可包含使用CVD沉積的低溫氧化物。諸如RIE的定向非等向性蝕刻程序可用於優先地自接觸區64、66、基極層12、及射極指30、32、34的水平表面移除介電層72的電絕緣體。
在蝕刻之後，矽化物層78的區段74形成在接觸區64、66未由介電層72覆蓋的水平表面上，並且可隨後在程序流程中用於接觸通過集極墊58、60、62所形成的集極。矽化物層78的區段75是在基極層12未由射極指30、32、34、及其間隔物70覆蓋的頂端表面上形成，並且隨後可在程序流程中用於接觸外質基極，從而接觸本質基極。矽化物層的區段76可在射極指30、32、34的頂端表面上形成，並且隨後可在程序流程中用於接觸射極指30、32、34。矽化物層未在介電層72及間隔物70所覆蓋的的表面上形成。
矽化物層78可通過矽化程序形成，該矽化程序涉及一或多個退火步驟以通過使一層矽化物形成金屬 與接觸該矽化物形成金屬的半導體材料起反應形成矽化物相。用於矽化物形成金屬的候選耐火金屬包括但不限於鈦(Ti)、鈷(Co)或鎳(Ni)。該矽化物形成金屬可通過例如CVD程序或物理氣相沉積(PVD)程序進行沉積。包含諸如濺鍍沉積氮化鈦(TiN)等金屬氮化物的覆蓋層可經塗敷以覆蓋該矽化物形成金屬。矽化程序的初始退火步驟可形成消耗矽化物形成金屬的富金屬矽化物，然後形成通過消耗該富金屬矽化物生長的更低金屬含量的矽化物。在初始退火步驟之後，可通過濕化學蝕刻移除任何剩餘的矽化物形成金屬及視需要的覆蓋層。矽化物層78可接著在更高溫度下經受附加退火步驟以形成更低電阻的矽化物相。
接著是標準中段製程(MEOL)處理及後段製程(BEOL)處理，其包括形成介電層、貫孔插塞、及通過局部互連結構與雙極性接面電晶體68耦合的互連結構用的配線、以及與基板10上製造的其它電路系統中包括的雙極性接面電晶體68與CMOS電晶體相似的附加裝置結構用的其它類似接觸部。
接著進行包括形成介電層80、接觸部82、84、86、88、90、及配線的MEOL處理以界定局部互連結構。用於介電層80的候選無機介電材料可包括但不限於硼磷矽酸鹽玻璃(BPSG)、二氧化矽(SiO2)、氮化矽(Si3N4)、摻氟矽玻璃(FSG)、及這些的組合物以及其它介電材料。介電層80可通過諸如濺鍍、旋塗施加、或CVD等任意數的技術進行沉積。
介電層80有部分可填充溝槽50、52、54、56。特別的是，介電層80填充溝槽52的部分可界定介於射極指30與32之間的隔離區92，而介電層80填充溝槽54的部分可界定介於射極指32與34之間的隔離區94。
接觸部82伸透介電層80以接觸矽化物層78的區段74，並從而與用於集極的接觸區64、66耦合。接觸部84伸透介電層80以接觸矽化物層78的區段75，並從而與基極層12(即外質基極與本質基極)在集極的介於射極指30與接觸區64之間的離散位置、及集極介於射極指34與接觸區66之間的離散位置耦合。接觸部86伸透介電層80以接觸矽化物層78的區段76，並從而與射極指30、32、34耦合。
接觸部88伸透介電層80以接觸矽化物層的區段76，並從而與基極層12(即外質基極與本質基極)在介於射極指30、32之間的離散位置耦合。用於接觸部88的離散位置位在基極層12的區段36，現由矽化物層78的區段76所覆蓋，在第一側向上，介於射極指30、32之間。接觸部88是排列在包括有溝槽52的行25中，此時利用介電材料填充以在橫切第一側向的第二側向上形成隔離區92。
接觸部90伸透介電層80以接觸矽化物層的區段76，並從而與基極層12(即外質基極與本質基極)在介於射極指32、34之間的離散位置耦合。用於接觸部90的離散位置位在基極層12的區段38上，現由矽化物層78的 區段76所覆蓋，在第一側向上，介於射極指32、34之間。接觸部90是排列在包括有溝槽54的行27中，此時利用介電材料填充以在橫切第一側向的第二側向上形成隔離區94。
溝槽52、54內側矽化物層78的區段76未接觸。矽化物層78的區段76反而埋置於介電層80的絕緣材料中。
雙極性接面電晶體68可改善裝置效能，如品質因子(figures of merit)所測得者，例如：截止頻率fT及最大振盪頻率fmax。溝槽50、52、54、56的作用是要縮減集極的體積，此可有效降低集極對基極寄生電容(Ccb)、並從而提升裝置效率。可降低集極對基極寄生電容，但不會顯著降低基極電阻(Rb)。溝槽52的作用是要加深射極指30、32之間選定位置處的集極，而溝槽54的作用是要加深射極指32、34之間選定位置處的集極。
集極的含有接觸區64、66的頂端表面64a、66a的平面高於含有溝槽52、54的各別基極52a、54a的平面，以距離d隆起或升起。結果是，頂端表面64a、66a的平面中的集極接觸區與溝槽52、54的基極52a、54a相比，位於相對於基板10的頂端表面10a更淺的深度。
基極層12的區段36是界定提供著落區給接觸部88的電橋，該電橋側向介於射極指30、32之間，並且排列在包括溝槽52的行25中，現為隔離區92。所述區段中斷隔離區92的連續性，以致接觸部88在介於射極指 30、32之間的基極層12上可有表面區，所述接觸部由基極層12與不同射極指30、32相關的部分共用。
基極層12的區段38是界定提供著落區予接觸部90的電橋，該電橋側向介於射極指32、34之間，並且排列在包括溝槽54的行27中，現為隔離區94。所述區段中斷隔離區94的連續性，以致接觸部90在介於射極指32、34之間的基極層12上可有表面區，所述接觸部由基極層12與不同射極指32、34相關的部分共用。
上述方法用於製造積體電路芯片。產生的積體電路芯片可由製造商以空白晶圓(例如：具有複數個未封裝芯片的單一晶圓)、裸晶粒、或已封裝等形式進行分配。在已封裝的例子中，芯片嵌裝於單一芯片封裝(例如：塑膠載體，具有黏貼至主機板或其它更高階載體的引線)中，或多芯片封裝(例如：具有表面互連或埋置型互連任一者或兩者的陶瓷載體)中。在任一例子中，該芯片接著與其它芯片、離散電路元件、及/或其它信號處理裝置整合成下列的部分或任一者：(a)諸如主機板的中間產品，或(b)最終產品。最終產品可以是包括積體電路芯片的任何產品，範圍涵蓋玩具及其它低階應用至具有顯示器、鍵盤或其它輸入裝置、及中央處理器的進階電腦產品。
一特徵可“連接”或“耦合”至另一元件、或與該另一元件“連接”或“耦合”，可直接連接或耦合至其它元件，或者，轉而可出現一或多個中介元件。若無中介元件，則一特徵可“直接連接”或“直接耦合” 至另一元件。若出現至少一個中介元件，則一特徵可“間接連接”或“間接耦合”至另一元件。
本發明的各項具體實施例已為了說明而介紹，但不是意味著窮舉或受限於所揭示的具體實施例。許多修改及變例對本領域技術人員將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中選用的術語是為了最佳闡釋具體實施例的原理、實際應用、或對市場現有技術的技術改進，或是為了讓本領域技術人員能夠理解本文中所揭示的具體實施例。
10‧‧‧基板
10a‧‧‧頂端表面
12‧‧‧基極層、層
12a‧‧‧頂端表面
14‧‧‧射極層、層
14a‧‧‧頂端表面
16‧‧‧硬遮罩層、層
16a‧‧‧頂端表面
22、24、26、28‧‧‧溝槽
30、32、34‧‧‧射極指

Claims (20)

  1. 一種製造用於雙極性接面電晶體的裝置結構的方法，該方法包含：在基板上形成第一半導體層；在該第一半導體層上形成第二半導體層；以及蝕刻該第一半導體層、該第二半導體層及該基板，以界定起自該第二半導體層的第一射極指與第二射極指、及位在該基板中側向置於該第一射極指與該第二射極指之間的複數個第一溝槽。
  2. 如申請專利範圍第1項所述的方法，其中，蝕刻該第一半導體層、該第二半導體層及該基板包含：在該基板中形成第二溝槽，該第二溝槽藉由用以界定集極墊的該基板的一部分而與該複數個第一溝槽側向分離。
  3. 如申請專利範圍第2項所述的方法，其中，該第一射極指排列成平行於包括該複數個第一溝槽的行、並平行於該第二溝槽，並且該第一射極指側向置於該第二溝槽與該複數個第一溝槽之間。
  4. 如申請專利範圍第2項所述的方法，更包含：在該第二溝槽中形成接觸區，該接觸區相對於該複數個第一溝槽的各別底端表面隆起，並且相對於該第二溝槽的相鄰該接觸區的底端表面隆起。
  5. 如申請專利範圍第4項所述的方法，更包含：形成接觸部，該接觸部落在該第二溝槽中的該接 觸區上，其中，該接觸區耦合該接觸部而與該集極墊電接觸。
  6. 如申請專利範圍第4項所述的方法，其中，形成該接觸區包含：形成植入遮罩，該植入遮罩包括與該第二溝槽對準、並掩蔽該複數個第一溝槽的開口；以及跨該第二溝槽的該底端表面植入該基板，以在該基板中形成經摻雜區，其中，該經摻雜區以相比於該基板在該第二溝槽相鄰該經摻雜區的該底端表面的一部分更低的蝕刻率進行蝕刻，使得該基板相對於該經摻雜區凹陷，並且該經摻雜區從而轉變成該接觸區。
  7. 如申請專利範圍第6項所述的方法，其中，蝕刻該第一半導體層、該第二半導體層及該基板包含：以第一蝕刻程序蝕刻該第一半導體層、該第二半導體層及該基板，該第一蝕刻程序以均等蝕刻率蝕刻該第一半導體層、該第二半導體層及該基板，其中，該經摻雜區是在該第一蝕刻程序之後形成。
  8. 如申請專利範圍第7項所述的方法，其中，蝕刻該第一半導體層、該第二半導體層及該基板更包含：形成該經摻雜區之後，以第二蝕刻程序蝕刻該第二半導體層及該基板，該第二蝕刻程序相比於該基板相鄰該經摻雜區的該部分，以更低的蝕刻率蝕刻該經 摻雜區。
  9. 如申請專利範圍第1項所述的方法，更包含：以介電材料填充該複數個第一溝槽，以在該基板中界定複數個溝槽隔離區。
  10. 如申請專利範圍第1項所述的方法，其中，該複數個第一溝槽排列成平行於該第一射極指、並平行於該第二射極指的行，而該第一半導體層置於該行中一相鄰對的該複數個第一溝槽之間的區段是在蝕刻該第一半導體層、該第二半導體層及該基板之前先予以掩蔽。
  11. 如申請專利範圍第10項所述的方法，更包含：形成至該第一半導體層的接觸部，該接觸部落於該第一半導體層的該區段上。
  12. 一種用於使用基板形成的雙極性接面電晶體的裝置結構，該裝置結構包含：基極層，係在該基板上；第一射極指及第二射極指，係在該基極層上；以及複數個第一溝槽，係在該基板中，該複數個第一溝槽側向置於該第一射極指與該第二射極指之間。
  13. 如申請專利範圍第12項所述的裝置結構，其中，該複數個第一溝槽是以介電材料填充，以界定複數個隔離區。
  14. 如申請專利範圍第12項所述的裝置結構，更包含：第二溝槽，係在該基板中，該第二溝槽藉由用以 界定集極墊的該基板的一部分而與該基板中的該複數個第一溝槽側向分離。
  15. 如申請專利範圍第14項所述的裝置結構，更包含：接觸區，係位在該第二溝槽中，該接觸區相對於該複數個第一溝槽的各個底部、並相對於該第二溝槽相鄰該接觸區的底端表面而隆起。
  16. 如申請專利範圍第15項所述的裝置結構，更包含：接觸部，係與在該第二溝槽中的該接觸區耦合，其中，該接觸區耦合該接觸部而與該集極墊電接觸。
  17. 如申請專利範圍第12項所述的裝置結構，其中，該複數個第一溝槽排列成平行於該第一射極指、並平行於該第二射極指的行，而該基極層的區段置於該行中一相鄰對的該複數個第一溝槽之間。
  18. 如申請專利範圍第17項所述的裝置結構，更包含：接觸部，係與該基極層的該區段耦合。
  19. 如申請專利範圍第17項所述的裝置結構，更包含：第二溝槽，係在該基板中，該第二溝槽藉由用以界定集極墊的該基板的一部分而與該基板中的該複數個第一溝槽側向分離，其中，包括該複數個第一溝槽的該行與該第二溝槽排列成平行於該第一射極指及該第二射極指。
  20. 如申請專利範圍第17項所述的裝置結構，其中，該複數個第一溝槽伸透該基極層以界定該基極層的該區 段。
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