JP2020013926A - 半導体装置 - Google Patents

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bipolar
bipolar transistors
wiring
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大部　功
Isao Obe
功 大部
茂樹 小屋
Shigeki Koya
茂樹 小屋
梅本　康成
Yasunari Umemoto
康成 梅本
孝幸 筒井
Takayuki Tsutsui
孝幸 筒井
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Murata Manufacturing Co Ltd
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/14051—Bump connectors having different shapes
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
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Abstract

【課題】外部基板に実装する際に、電気的な接続不良の発生を抑制することができる半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、半導体基板の第１主面側に設けられ、第１主面に垂直な方向において、エミッタ層とエミッタ電極との間で第１高さを有する複数の第１バイポーラトランジスタと、半導体基板の第１主面側に設けられ、第１主面に垂直な方向において、エミッタ層とエミッタ電極との間で、第１高さよりも高い第２高さを有する少なくとも１つ以上の第２バイポーラトランジスタと、複数の第１バイポーラトランジスタと、少なくとも１つ以上の第２バイポーラトランジスタとに跨がって配置された第１バンプとを有する。【選択図】図２

Description

本発明は、半導体装置に関する。
特許文献１には、同一の半導体基板上に、第１バイポーラトランジスタと第２バイポーラトランジスタとが設けられた半導体装置が記載されている。第１バイポーラトランジスタを構成する複数の単位トランジスタは、エミッタバラスト抵抗層を有さない。第２バイポーラトランジスタを構成する複数の単位トランジスタは、エミッタバラスト抵抗層を有する。
特開２０１７−２２０５８４号公報
特許文献１の半導体装置において、半導体基板の裏面と、第１バイポーラトランジスタのエミッタ配線（エミッタ電極の上面）との間の高さは、半導体基板の裏面と、第２バイポーラトランジスタのエミッタ配線（エミッタ電極の上面）との間の高さと異なる。このため、第１バイポーラトランジスタ及び第２バイポーラトランジスタにそれぞれバンプを設け、バンプを介して半導体装置をモジュール基板に実装する場合、接続不良が発生する可能性がある。
本発明は、外部基板に実装する際に、電気的な接続不良の発生を抑制することができる半導体装置を提供することを目的とする。
本発明の一側面の半導体装置は、半導体基板と、前記半導体基板の第１主面側に設けられ、前記第１主面に垂直な方向において、エミッタ層とエミッタ電極との間で第１高さを有する複数の第１バイポーラトランジスタと、前記半導体基板の前記第１主面側に設けられ、前記第１主面に垂直な方向において、エミッタ層とエミッタ電極との間で、前記第１高さよりも高い第２高さを有する少なくとも１つ以上の第２バイポーラトランジスタと、複数の前記第１バイポーラトランジスタと、少なくとも１つ以上の前記第２バイポーラトランジスタとに跨がって配置された第１バンプとを有する。
本発明の半導体装置によれば、外部基板に実装する際に、電気的な接続不良の発生を抑制することができる。
図１は、第１実施形態に係る半導体装置の平面図である。 図２は、図１のＩＩ−ＩＩ’線に沿う断面図である。 図３は、第１バイポーラトランジスタの断面図である。 図４は、第２バイポーラトランジスタの断面図である。 図５は、第１トランジスタ群の等価回路図である。 図６は、第２トランジスタ群の等価回路図である。 図７は、第１実施形態に係る半導体装置の製造方法を説明するための説明図である。 図８は、第１実施形態の第１変形例に係る半導体装置の平面図である。 図９は、図８のＩＸ−ＩＸ’線に沿う断面図である。 図１０は、第１実施形態の第１変形例に係る第１トランジスタ群の等価回路図である。 図１１は、第１実施形態の第２変形例に係る半導体装置の平面図である。 図１２は、第１実施形態の第３変形例に係る半導体装置の平面図である。 図１３は、第１実施形態の第４変形例に係る半導体装置の平面図である。 図１４は、第１実施形態の第５変形例に係る半導体装置の平面図である。 図１５は、第１実施形態の第６変形例に係る半導体装置の平面図である。 図１６は、第２実施形態に係る半導体装置の平面図である。 図１７は、図１６のＸＶＩＩ−ＸＶＩＩ’線に沿う断面図である。 図１８は、第２実施形態に係る半導体装置の等価回路図である。 図１９は、第３実施形態に係る半導体装置の断面図である。 図２０は、第４実施形態に係るパワーアンプモジュールの断面図である。 図２１は、第４実施形態に係るパワーアンプモジュールの構成を示すブロック図である。
以下に、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２実施形態以降では第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面図である。図２は、図１のＩＩ−ＩＩ’線に沿う断面図である。図３は、第１バイポーラトランジスタの断面図である。図４は、第２バイポーラトランジスタの断面図である。図５は、第１トランジスタ群の等価回路図である。図６は、第２トランジスタ群の等価回路図である。なお、図１では、各バイポーラトランジスタの詳細な構成を省略して示し、各バイポーラトランジスタの配置関係を模式的に示している。
図１に示すように、半導体装置１００は、半導体基板１と、第１トランジスタ群Ｑａと、第２トランジスタ群Ｑｂと、第１バンプ６１と、第２バンプ６２とを有する。
以下の説明において、半導体基板１の第１主面Ｓ１に平行な面内の一方向をＸ方向とする。また、第１主面Ｓ１に平行な面内においてＸ方向と直交する方向をＹ方向とする。また、Ｘ方向及びＹ方向のそれぞれと直交する方向をＺ方向とする。なお、これに限定されず、Ｙ方向はＸ方向に対して９０°以外の角度で交差してもよい。Ｚ方向は、Ｘ方向及びＹ方向に対して９０°以外の角度で交差してもよい。
図１に示すように、半導体基板１は、Ｚ方向から見たときの平面視で略矩形形状を有する。図２に示すように、半導体基板１は、第１主面Ｓ１と、第１主面Ｓ１と対向する第２主面Ｓ２とを有する。半導体基板１の長手方向がＸ方向に沿って設けられ、短手方向がＹ方向に沿って設けられ、第１主面Ｓ１に垂直な方向がＺ方向である。半導体基板１は、例えば、半絶縁性のガリウムヒ素（ＧａＡｓ）で構成される。
図１及び図２に示すように、第１トランジスタ群Ｑａ及び第２トランジスタ群Ｑｂは、半導体基板１の第１主面Ｓ１側に設けられる。第１トランジスタ群Ｑａと第２トランジスタ群Ｑｂとは、Ｘ方向に間隔を有して隣り合って配置される。第１トランジスタ群Ｑａは、複数の第１バイポーラトランジスタ２０と、複数の第２バイポーラトランジスタ３０とを有する。第２トランジスタ群Ｑｂは、複数の第３バイポーラトランジスタ４０を有する。すなわち、複数の第１バイポーラトランジスタ２０、複数の第２バイポーラトランジスタ３０及び複数の第３バイポーラトランジスタ４０は、半導体基板１の第１主面Ｓ１側に設けられる。
第１バイポーラトランジスタ２０、第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０は、それぞれヘテロ接合型のバイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）である。なお、図１では、第１バイポーラトランジスタ２０と区別するために、第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０に斜線を付けて示している。
第１バイポーラトランジスタ２０、第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０は、それぞれ単位トランジスタとも呼ばれる。第１バイポーラトランジスタ２０は、電気的に並列接続されて第１トランジスタ群Ｑａを構成する。第２バイポーラトランジスタ３０のコレクタ及びベースの少なくとも一方は、第１バイポーラトランジスタ２０と非接続であり、トランジスタとして機能しない。また、複数の第３バイポーラトランジスタ４０は、電気的に並列接続されて第２トランジスタ群Ｑｂを構成する。なお、上記の単位トランジスタとは、第１トランジスタ群Ｑａ、あるいは、第２トランジスタ群Ｑｂを構成する最小のトランジスタとして定義される。
本実施形態では、第１トランジスタ群Ｑａは一例として、６個の第１バイポーラトランジスタ２０と３個の第２バイポーラトランジスタ３０を有する。第１トランジスタ群Ｑａにおいて、３個の第２バイポーラトランジスタ３０は、Ｘ方向の両端部及び中央部にそれぞれ離れて配置される。複数の第１バイポーラトランジスタ２０は、Ｘ方向に隣り合う第２バイポーラトランジスタ３０の間に配置される。ただし、これに限定されず、第１バイポーラトランジスタ２０及び第２バイポーラトランジスタ３０の数及び配置は、適宜変更してもよい。例えば、第２バイポーラトランジスタ３０は、１つであってもよい。
本実施形態では、第２トランジスタ群Ｑｂは、６個の第３バイポーラトランジスタ４０を有する。第２トランジスタ群Ｑｂにおいて、複数の第３バイポーラトランジスタ４０はＸ方向に並んで配置される。ただし、これに限定されず、第３バイポーラトランジスタ４０の数及び配置は、適宜変更してもよい。
第１バンプ６１は、複数の第１バイポーラトランジスタ２０と、複数の第２バイポーラトランジスタ３０とに跨がって配置される。第２バンプ６２は、複数の第３バイポーラトランジスタ４０に跨がって配置される。
図２に示すように、第１トランジスタ群Ｑａと第２トランジスタ群Ｑｂとの間において、半導体基板１及びサブコレクタ層２には、アイソレーション領域５０が設けられる。アイソレーション領域５０は、イオン注入により半導体基板１及びサブコレクタ層２の一部が絶縁化された領域である。アイソレーション領域５０により、第１トランジスタ群Ｑａと第２トランジスタ群Ｑｂとが電気的に離隔される。
第１バイポーラトランジスタ２０は、エミッタバラスト抵抗８８を有さないトランジスタである。第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０は、エミッタバラスト抵抗８８を有するトランジスタである。
具体的には、図３に示すように、第１バイポーラトランジスタ２０は、サブコレクタ層２、コレクタ層３、ベース層４，エミッタ層５、第１コンタクト層６、各種電極及び配線を含む。サブコレクタ層２、コレクタ層３、ベース層４，エミッタ層５、第１コンタクト層６は、この順で、半導体基板１上に積層される。
サブコレクタ層２は、半導体基板１の第１主面Ｓ１上に設けられる。コレクタ層３は、サブコレクタ層２の上に設けられている。サブコレクタ層２は、コレクタ層３とともに第１バイポーラトランジスタ２０のコレクタとして機能する。サブコレクタ層２及びコレクタ層３は、例えばＧａＡｓを主成分とするｎ型半導体である。サブコレクタ層２は、Ｓｉドーピング濃度約５×１０１８ｃｍ−３、膜厚約６００ｎｍとすることができる。コレクタ層３は、Ｓｉドーピング濃度約１×１０１６ｃｍ−３、膜厚約１０００ｎｍとすることができる。
ベース層４は、コレクタ層３上に設けられる。ベース層４は、例えばＧａＡｓを主成分とするｐ型半導体である。ベース層４は、Ｃドーピング濃度約５×１０１９ｃｍ−３、膜厚約９６ｎｍとすることができる。
エミッタ層５は、ベース層４上に設けられる。エミッタ層５は、例えばＩｎＧａＰを主成分とするｎ型半導体である。エミッタ層５は、ＩｎＰモル比約０．４８、Ｓｉドーピング濃度約４×１０１７ｃｍ−３、膜厚約３５ｎｍとすることができる。
第１コンタクト層６は、エミッタ層５上に設けられる。第１コンタクト層６は、例えばＧａＡｓを主成分とするｎ型半導体である。第１コンタクト層６は、Ｓｉドーピング濃度約５×１０１８ｃｍ−３、膜厚約５０ｎｍとすることができる。
２つのコレクタ電極１５は、サブコレクタ層２上に設けられ、コレクタ層３をＸ方向に挟んで設けられる。コレクタ電極１５は、ＡｕＧｅ（膜厚約６０ｎｍ）／Ｎｉ（膜厚約１０ｎｍ）／Ａｕ（膜厚約２００ｎｍ）である。なお、「／」は積層構造を表す。例えば、ＡｕＧｅ／Ｎｉ／Ａｕは、ＡｕＧｅ上にＮｉが積層され、Ｎｉ上にＡｕが積層された構造を表す。
本実施形態では、コレクタ電極１５は、隣り合う第１バイポーラトランジスタ２０で共用される。つまり、図２に示すように、隣り合う第１バイポーラトランジスタ２０の間で１つのコレクタ電極１５が設けられる。１つのコレクタ電極１５は、隣り合う第１バイポーラトランジスタ２０のそれぞれに電気的に接続される。これにより、第１バイポーラトランジスタ２０ごとに２つのコレクタ電極１５を設ける場合に比べて、第１トランジスタ群Ｑａの電極及び配線の数を少なくすることができる。
図３に示すように、２つのベース電極１６は、ベース層４上に設けられる。平面視で、２つのベース電極１６の間に第１コンタクト層６が設けられる。ベース電極１６は、例えば、Ｐｔ（膜厚約２０ｎｍ）／Ｔｉ（膜厚約５０ｎｍ）／Ｐｔ（膜厚約５０ｎｍ）／Ａｕ（膜厚約２００ｎｍ）である。
エミッタ電極１７は、第１コンタクト層６上に設けられる。エミッタ電極１７は、例えばＭｏ（膜厚約１０ｎｍ）／Ｔｉ（膜厚約５ｎｍ）／Ｐｔ（膜厚約３０ｎｍ）／Ａｕ（膜厚約２００ｎｍ）である。
保護膜５７は、サブコレクタ層２、コレクタ層３、ベース層４，エミッタ層５、第１コンタクト層６及び各種電極を覆って設けられる。コレクタ接続配線５１ａ及びエミッタ接続配線５２ａは、保護膜５７上に設けられる。コレクタ接続配線５１ａは、保護膜５７に設けられた貫通孔を介してコレクタ電極１５と接続される。エミッタ接続配線５２ａは、保護膜５７に設けられた貫通孔を介してエミッタ電極１７と接続される。
層間絶縁膜５８は、コレクタ接続配線５１ａ及びエミッタ接続配線５２ａを覆って保護膜５７上に設けられる。第１エミッタ配線５３ａは、層間絶縁膜５８上に設けられる。第１エミッタ配線５３ａは、層間絶縁膜５８に設けられた貫通孔を介してエミッタ接続配線５２ａと接続される。これにより、第１エミッタ配線５３ａは、エミッタ接続配線５２ａを介してエミッタ電極１７と電気的に接続される。
保護膜５７及び層間絶縁膜５８は、例えばＳｉＮである。コレクタ接続配線５１ａ、エミッタ接続配線５２ａ及び第１エミッタ配線５３ａは、例えばＡｕである。
第１バンプ６１は、下部金属層５６ａを介して第１エミッタ配線５３ａの上に設けられる。第１バンプ６１は、Ｃｕピラーバンプであり、電界メッキ法により形成される。第１バンプ６１は、Ａｕ等の他の金属材料により構成されてもよい。下部金属層５６ａは、例えば、Ｔｉ／Ｃｕであり、第１バンプ６１を形成する際のメッキ種電極である。
図４は、第２バイポーラトランジスタ３０の層構成を示している。なお、第３バイポーラトランジスタ４０の層構成は、第２バイポーラトランジスタ３０と同様であり、第２バイポーラトランジスタ３０の層構成に関する説明は、第３バイポーラトランジスタ４０にも適用できる。
図４に示すように、第２バイポーラトランジスタ３０は、第１バイポーラトランジスタ２０と同様に、半導体基板１の第１主面Ｓ１上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、第１コンタクト層６、コレクタ電極１５、ベース電極１６及びコレクタ接続配線５１ａが設けられる。第１コンタクト層６とエミッタ電極１７との間に、トンネルバリア層７、スペーサ層８、エミッタバラスト抵抗８８、第２コンタクト層１２、第３コンタクト層１３及び第４コンタクト層１４が、この順で積層されている。
トンネルバリア層７は、第１コンタクト層６上に設けられる。トンネルバリア層７は、例えばＩｎＧａＰを主成分とするｎ型半導体である。トンネルバリア層７は、ＩｎＰモル比約０．４８、Ｓｉドーピング濃度約５×１０１８ｃｍ−３、膜厚約３ｎｍとすることができる。
スペーサ層８は、トンネルバリア層７上に設けられる。スペーサ層８は、例えばＧａＡｓを主成分とするｎ型半導体である。スペーサ層８は、Ｓｉドーピング濃度約３×１０１７ｃｍ−３、膜厚約１００ｎｍとすることができる。
エミッタバラスト抵抗８８は、第１エミッタバラスト抵抗層９、第２エミッタバラスト抵抗層１０及び第３エミッタバラスト抵抗層１１を有する。第１エミッタバラスト抵抗層９、第２エミッタバラスト抵抗層１０及び第３エミッタバラスト抵抗層１１は、この順で、スペーサ層８上に積層される。第１エミッタバラスト抵抗層９、第２エミッタバラスト抵抗層１０及び第３エミッタバラスト抵抗層１１は、それぞれＡｌＧａＡｓを主成分とするｎ型半導体である。
第１エミッタバラスト抵抗層９は、Ｓｉドーピング濃度約１×１０１７ｃｍ−３、膜厚約５０ｎｍとすることができる。第１エミッタバラスト抵抗層９のＡｌＡｓモル比は、第２エミッタバラスト抵抗層１０に近づくにしたがって大きくなる。具体的には、第１エミッタバラスト抵抗層９がスペーサ層８と接する界面では、ＡｌＡｓモル比は０であり、第１エミッタバラスト抵抗層９が第２エミッタバラスト抵抗層１０と接する界面では、ＡｌＡｓモル比は約０．３３となる。第１エミッタバラスト抵抗層９のＡｌＡｓモル比は、直線的に変化するように形成される。
第２エミッタバラスト抵抗層１０は、ＡｌＡｓモル比約０．３３、Ｓｉドーピング濃度約１×１０１７ｃｍ−３、膜厚約２００ｎｍとすることができる。
第３エミッタバラスト抵抗層１１は、Ｓｉドーピング濃度約１×１０１７ｃｍ−３、膜厚約５０ｎｍとすることができる。第３エミッタバラスト抵抗層１１のＡｌＡｓモル比は、第２コンタクト層１２に近づくにしたがって小さくなる。具体的には、第３エミッタバラスト抵抗層１１が第２エミッタバラスト抵抗層１０と接する界面では、ＡｌＡｓモル比は約０．３３であり、第３エミッタバラスト抵抗層１１が第２コンタクト層１２と接する界面では、ＡｌＡｓモル比は０となる。第３エミッタバラスト抵抗層１１のＡｌＡｓモル比は、直線的に変化するように形成される。エミッタバラスト抵抗８８は、第１コンタクト層６よりも高い抵抗率を有する。なお、エミッタバラスト抵抗８８は、３層で構成される場合に限定されず、例えば第２エミッタバラスト抵抗層１０の１層で構成されていてもよい。
第２コンタクト層１２、第３コンタクト層１３及び第４コンタクト層１４は、この順で、第３エミッタバラスト抵抗層１１上に積層される。第２コンタクト層１２は、例えばＧａＡｓを主成分とするｎ型半導体である。第２コンタクト層１２は、Ｓｉドーピング濃度約５×１０１８ｃｍ−３、膜厚約５０ｎｍとすることができる。
第３コンタクト層１３は、例えばＩｎＧａＡｓを主成分とするｎ型半導体である。第３コンタクト層１３は、Ｓｉドーピング濃度約５×１０１８ｃｍ−３、膜厚約５０ｎｍとすることができる。第３コンタクト層１３のＩｎＡｓモル比は、第４コンタクト層１４に近づくにしたがって大きくなる。具体的には、第３コンタクト層１３が第２コンタクト層１２と接する界面では、ＩｎＡｓモル比は０であり、第３コンタクト層１３が第４コンタクト層１４と接する界面では、ＩｎＡｓモル比は約０．５となる。第３コンタクト層１３のＩｎＡｓモル比は、直線的に変化するように形成される。
第４コンタクト層１４は、例えばＩｎＧａＡｓを主成分とするｎ型半導体である。第４コンタクト層１４は、ＩｎＡｓモル比約０．５、Ｓｉドーピング濃度約１×１０１９ｃｍ−３、膜厚約５０ｎｍとすることができる。
エミッタ電極１７は、第４コンタクト層１４上に設けられる。保護膜５７は、サブコレクタ層２から第４コンタクト層１４までの各層と、コレクタ電極１５、ベース電極１６及びエミッタ電極１７を覆って設けられる。
第２バイポーラトランジスタ３０においても、第１バイポーラトランジスタ２０と同様に、第１エミッタ配線５３ａは、層間絶縁膜５８上に設けられる。第１エミッタ配線５３ａは、層間絶縁膜５８に設けられた貫通孔を介してエミッタ接続配線５２ａと接続される。これにより、第１エミッタ配線５３ａは、エミッタ接続配線５２ａを介して第２バイポーラトランジスタ３０のエミッタ電極１７と電気的に接続される。
図３に示すように、第１バイポーラトランジスタ２０の、エミッタ層５の上面と、エミッタ電極１７の下面との間のＺ方向における距離を第１高さＨＥａとする。図４に示すように、第２バイポーラトランジスタ３０の、エミッタ層５の上面と、エミッタ電極１７の下面との間のＺ方向における距離を第２高さＨＥｂとする。第２高さＨＥｂは、第１高さＨＥａよりも高い。また、第３バイポーラトランジスタ４０も第２バイポーラトランジスタ３０と同じ第２高さＨＥｂを有する。
図２に示すように、第１トランジスタ群Ｑａにおいて、第１高さＨＥａを有する複数の第１バイポーラトランジスタ２０と、第２高さＨＥｂを有する複数の第２バイポーラトランジスタ３０とがＸ方向に配列される。第１エミッタ配線５３ａは、複数の第１バイポーラトランジスタ２０及び複数の第２バイポーラトランジスタ３０に跨がって設けられ、それぞれのエミッタ電極１７と電気的に接続される。
第１バンプ６１は、第１エミッタ配線５３ａの上側で複数の第１バイポーラトランジスタ２０及び複数の第２バイポーラトランジスタ３０に跨がって設けられる。第１バンプ６１は、第１エミッタ配線５３ａに沿って設けられ、複数の第１バイポーラトランジスタ２０の高さと、複数の第２バイポーラトランジスタ３０の高さとの違いに応じた凹凸が形成される。
ここで、Ｚ方向における、第２主面Ｓ２と、第１バンプ６１の最上面との距離を、第１最大高さＨａとする。本実施形態では、第１トランジスタ群Ｑａの少なくとも側面を覆ってパッシベーション膜５９が設けられており、第１バンプ６１は、パッシベーション膜５９の一部と重なる領域にも設けられる。図２では、第１バンプ６１のうち、パッシベーション膜５９の一部と重なる部分の上面と、第２主面Ｓ２との間が、第１最大高さＨａとなる。ただし、パッシベーション膜５９が第１エミッタ配線５３ａよりも上側に設けられていない場合には、第１バンプ６１のうち、第２バイポーラトランジスタ３０と重なる部分の上面と、第２主面Ｓ２との間が、第１最大高さＨａとなる。
第２トランジスタ群Ｑｂにおいて、第２高さＨＥｂを有する複数の第３バイポーラトランジスタ４０がＸ方向に配列される。第２エミッタ配線５３ｂは、複数の第３バイポーラトランジスタ４０に跨がって設けられ、エミッタ接続配線５２ｂを介して、第３バイポーラトランジスタ４０のエミッタ電極１７と電気的に接続される。
第２バンプ６２は、下部金属層５６ｂを介して第２エミッタ配線５３ｂの上側に設けられ、複数の第３バイポーラトランジスタ４０に跨がって設けられる。第２バンプ６２は、第２エミッタ配線５３ｂに沿って設けられる。第２バンプ６２は、第１バンプ６１と同じ金属材料が用いられたＣｕピラーバンプであり、電界メッキ法により形成される。第２バンプ６２は、Ａｕ等の他の金属材料により構成されてもよい。
ここで、Ｚ方向における、第２主面Ｓ２と、第２バンプ６２の最上面との距離を、第２最大高さＨｂとする。本実施形態では、第２トランジスタ群Ｑｂの少なくとも側面を覆ってパッシベーション膜５９が設けられており、第２バンプ６２は、パッシベーション膜５９の一部と重なる領域にも設けられる。図２では、第２バンプ６２のうち、パッシベーション膜５９の一部と重なる部分の上面と、第２主面Ｓ２との間が、第２最大高さＨｂとなる。ただし、パッシベーション膜５９が第２エミッタ配線５３ｂよりも上側に設けられていない場合には、第２バンプ６２のうち、第３バイポーラトランジスタ４０と重なる部分の上面と、第２主面Ｓ２との間が、第２最大高さＨｂとなる。
本実施形態では、第１トランジスタ群Ｑａが複数の第１バイポーラトランジスタ２０及び複数の第２バイポーラトランジスタ３０を有するので、第１トランジスタ群Ｑａの第１最大高さＨａと第２トランジスタ群Ｑｂの第２最大高さＨｂとが等しくなる。このため、第１バンプ６１及び第２バンプ６２を外部基板に対向させて、半導体装置１００を実装した場合に、第１バンプ６１の少なくとも第１最大高さＨａを有する部分が電気的に接続される。すなわち、第１バンプ６１の少なくとも第２バイポーラトランジスタ３０と重なる部分が外部基板に電気的に接続される。そして、第１高さＨＥａを有する第１バイポーラトランジスタ２０は、第１バンプ６１を介して外部基板と電気的に接続される。これにより、第１トランジスタ群Ｑａを、第１高さＨＥａを有する複数の第１バイポーラトランジスタ２０のみで構成した場合に比べて、半導体装置１００は、外部基板に実装する際に、電気的な接続不良の発生を抑制することができる。
図５に示すように、第１トランジスタ群Ｑａにおいて、第１バイポーラトランジスタ２０の各ベース（ベース電極１６）は、容量８６を介して、共通の第１ベース配線５４ａに接続される。第１ベース配線５４ａはベース高周波入力端子８１ａに接続される。容量８６は、直流成分をカットするための容量素子である。また、第１バイポーラトランジスタ２０の各ベース（ベース電極１６）は、ベースバラスト抵抗８７を介して、共通の第１ベースバイアス配線５５ａに接続される。第１ベースバイアス配線５５ａは、ベースバイアス端子８２ａに接続される。第２バイポーラトランジスタ３０の各ベースは、第１ベース配線５４ａ及び第１ベースバイアス配線５５ａと非接続である。
第１バイポーラトランジスタ２０の各エミッタ（エミッタ電極１７）及び第２バイポーラトランジスタ３０の各エミッタ（エミッタ電極１７）は、共通の第１エミッタ配線５３ａに接続され、接地される。
第１バイポーラトランジスタ２０の各コレクタ（コレクタ電極１５）は、共通の第１コレクタ配線５１ｃに接続される。第１コレクタ配線５１ｃは、コレクタ高周波出力端子８３ａ及びコレクタバイアス端子８４ａに接続される。第２バイポーラトランジスタ３０の各コレクタ（コレクタ電極１５）は、第１コレクタ配線５１ｃと非接続である。
このような構成により、複数の第１バイポーラトランジスタ２０は、ベース高周波入力端子８１ａから入力された高周波信号を増幅し、増幅された信号をコレクタ高周波出力端子８３ａに出力する。また、第２バイポーラトランジスタ３０は、ベース高周波入力端子８１ａ及びコレクタ高周波出力端子８３ａと非接続であり、トランジスタとして動作しない。なお、第２バイポーラトランジスタ３０は、ベース及びコレクタの少なくとも一方が、第１ベース配線５４ａ及び第１コレクタ配線５１ｃと非接続であればよい。したがって、第２バイポーラトランジスタ３０は動作しないため、発熱もしない。発熱しないため、第２バイポーラトランジスタ３０は、空間として使用されることから、熱の偏りを分散させる効果が期待できる。熱の偏りとは、中央と両端のトランジスタの熱の差δが小さいことである。又は、第２バイポーラトランジスタ３０は動作しないため、第１トランジスタ群Ｑａの熱抵抗が小さくなる効果が期待できる。
図６に示すように、第２トランジスタ群Ｑｂにおいて、第３バイポーラトランジスタ４０の各ベース（ベース電極１６）は、共通の第２ベース配線５４ｂに接続される。第２ベース配線５４ｂは、容量８５を介してベース高周波入力端子８１ｂに接続される。容量８５は、直流成分をカットするための容量素子である。また、第３バイポーラトランジスタ４０の各ベース（ベース電極１６）は、共通の第２ベースバイアス配線５５ｂに接続される。第２ベースバイアス配線５５ｂは、ベースバイアス端子８２ｂに接続される。
第３バイポーラトランジスタ４０の各エミッタ（エミッタ電極１７）は、共通の第２エミッタ配線５３ｂに接続され、接地される。第３バイポーラトランジスタ４０の各コレクタ（コレクタ電極１５）は、共通の第２コレクタ配線５１ｄに接続される。第２コレクタ配線５１ｄは、コレクタ高周波出力端子８３ｂ及びコレクタバイアス端子８４ｂに接続される。
このような構成により、複数の第３バイポーラトランジスタ４０は、ベース高周波入力端子８１ｂから入力された高周波信号を増幅し、増幅された信号をコレクタ高周波出力端子８３ｂに出力する。
上述の構成により、半導体装置１００は、エミッタ層５の上にエミッタバラスト抵抗８８を備えない複数の第１バイポーラトランジスタ２０と、エミッタバラスト抵抗８８を備える第３バイポーラトランジスタ４０が同一の半導体基板１上に実装されることとなる。半導体装置１００は、コレクタ電圧に応じて動作させるトランジスタ（第１トランジスタ群Ｑａ又は第２トランジスタ群Ｑｂ）を切り替えることにより、トランジスタの増幅特性を保ちつつトランジスタの破壊を抑制することができる。具体的には、コレクタ電圧が比較的低い（例えば、約６Ｖ以下）場合にエミッタバラスト抵抗８８を備えない第１バイポーラトランジスタ２０を動作させる。また、コレクタ電圧が比較的高い（例えば、約６Ｖ以上）場合にエミッタバラスト抵抗８８を備える第３バイポーラトランジスタ４０を動作させることができる。これにより、半導体装置１００は、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持しつつ、信頼性が向上する。
また、第３バイポーラトランジスタ４０と同一の半導体基板１上にエミッタバラスト抵抗８８を備えることにより、半導体装置１００の外部にエミッタバラスト抵抗を設ける場合に比べ、複数の第３バイポーラトランジスタ４０間のばらつきに起因する部分的な熱暴走等の不具合の発生を抑制することができる。具体的には、第２トランジスタ群Ｑｂでは、各第３バイポーラトランジスタ４０を流れる電流量は均一ではなく、一部の第３バイポーラトランジスタ４０に電流が集中することがある。このような場合、半導体装置１００の外部にエミッタバラスト抵抗を設けても、第２トランジスタ群Ｑｂ全体での電流量が抑制されるだけであり、当該一部の第３バイポーラトランジスタ４０における電流量を効果的に抑制することができない。他方、本実施形態では、半導体装置１００の内部において、各第３バイポーラトランジスタ４０にエミッタバラスト抵抗８８が設けられているため、一部の第３バイポーラトランジスタ４０において集中して発生する大電流を効果的に抑制することが可能となる。
（半導体装置の製造方法）
図７は、第１実施形態に係る半導体装置の製造方法を説明するための説明図である。図７に示すように、半導体基板１の第１主面Ｓ１に、複数の第１バイポーラトランジスタ２０、複数の第２バイポーラトランジスタ３０及び複数の第３バイポーラトランジスタ４０を形成する（ステップＳＴ１）。
エミッタバラスト抵抗８８を有さない第１バイポーラトランジスタ２０と、エミッタバラスト抵抗８８を有する第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０を、同一の半導体基板１上に形成する具体的な製造方法については、特許文献１に記載されているので、特許文献１の記載を本実施形態に含め、記載を省略する。
パッシベーション膜５９は、第１トランジスタ群Ｑａ及び第２トランジスタ群Ｑｂに跨がって設けられ、フォトリソグラフィ及びエッチングにより開口５９ａが形成される。第１エミッタ配線５３ａ及び第２エミッタ配線５３ｂは、開口５９ａに露出する。
次に、下部金属層５６及びレジスト７１を形成する（ステップＳＴ２）。下部金属層５６は、例えばスパッタリング法により形成される。下部金属層５６はパッシベーション膜５９及び開口５９ａを覆って、第１エミッタ配線５３ａ及び第２エミッタ配線５３ｂの表面に形成される。レジスト７１は、下部金属層５６の全面にレジスト層を形成した後、フォトマスクを用いて露光、現像される。これにより、レジスト７１は、パッシベーション膜５９と重なる領域に設けられ、第１エミッタ配線５３ａ及び第２エミッタ配線５３ｂと重なる領域に開口７１ａが設けられる。
次に、電解メッキ法により第１バンプ６１及び第２バンプ６２を形成する（ステップＳＴ３）。第１バンプ６１は、複数の第１バイポーラトランジスタ２０及び複数の第２バイポーラトランジスタ３０に跨がって、第１エミッタ配線５３ａの上側に形成される。第２バンプ６２は、複数の第３バイポーラトランジスタ４０に跨がって、第２エミッタ配線５３ｂの上側に形成される。複数の第１バンプ６１及び第２バンプ６２は、同一の工程で形成される。このため、第１バンプ６１の高さと、第２バンプ６２の高さは実質的に等しい。なお、第１バンプ６１の高さは、Ｚ方向における、第１エミッタ配線５３ａの表面から第１バンプ６１の表面までの距離である。第２バンプ６２の高さは、Ｚ方向における、第２エミッタ配線５３ｂの表面から第２バンプ６２の表面までの距離である。
第１バンプ６１において、第１バイポーラトランジスタ２０の上側に設けられた部分の第１バンプ６１の高さと、第２バイポーラトランジスタ３０の上側に設けられた部分の第１バンプ６１の高さとは実質的に等しい。また、第２バイポーラトランジスタ３０の上側に設けられた部分の第１バンプ６１の高さと、第３バイポーラトランジスタ４０の上側に設けられた部分の第２バンプ６２の高さとは実質的に等しい。
次に、レジスト７１をエッチングにより除去し、第１バンプ６１及び第２バンプ６２が設けられていない部分の下部金属層５６をエッチングにより除去する（ステップＳＴ４）。以上のような工程により、半導体装置１００は、第１トランジスタ群Ｑａの第１最大高さＨａと第２トランジスタ群Ｑｂの第２最大高さＨｂとが等しくなるように形成される。なお、図７に示す製造方法はあくまで一例であり、半導体装置１００の製造方法はこれに限定されない。
（第１実施形態の第１変形例）
図８は、第１実施形態の第１変形例に係る半導体装置の平面図である。図９は、図８のＩＸ−ＩＸ’線に沿う断面図である。図１０は、第１実施形態の第１変形例に係る第１トランジスタ群の等価回路図である。第１実施形態の第１変形例では、上記第１実施形態とは第１トランジスタ群Ｑａの配列が異なる構成について説明する。
図８及び図９に示すように、半導体装置１００Ａにおいて、第１トランジスタ群Ｑａは、６つの第１バイポーラトランジスタ２０と、２つの第２バイポーラトランジスタ３０と、を有する。Ｘ方向において、６つの第１バイポーラトランジスタ２０は、２つの第２バイポーラトランジスタ３０の間に配置される。２つの第２バイポーラトランジスタ３０のうち、一方の第２バイポーラトランジスタ３０は、第１バイポーラトランジスタ２０よりも第２トランジスタ群Ｑｂから離れた位置に設けられる。また、他方の第２バイポーラトランジスタ３０は、第１バイポーラトランジスタ２０よりも第２トランジスタ群Ｑｂに近い位置に設けられる。
また、図１０に示すように、複数の第１バイポーラトランジスタ２０は、第１ベース配線５４ａ、第１ベースバイアス配線５５ａ、第１エミッタ配線５３ａ及び第１コレクタ配線５１ｃに接続されて、トランジスタとして機能する。第２バイポーラトランジスタ３０のベースは、それぞれ、第１ベース配線５４ａ及び第１ベースバイアス配線５５ａと非接続である。第２バイポーラトランジスタ３０のコレクタは、それぞれ、第１コレクタ配線５１ｃと非接続である。これにより、第２バイポーラトランジスタ３０はトランジスタとして機能しない。
本変形例の半導体装置１００Ａでは、上記第１実施形態と比べて、第２バイポーラトランジスタ３０の数が少ないため、第１トランジスタ群Ｑａの小型化が可能である。
（第１実施形態の第２変形例）
図１１は、第１実施形態の第２変形例に係る半導体装置の平面図である。第１実施形態の第２変形例では、上記第１実施形態とは異なり、１つの第２バイポーラトランジスタ３０が設けられている構成について説明する。
図１１に示すように、第２バイポーラトランジスタ３０は、Ｘ方向において、複数の第１バイポーラトランジスタ２０よりも第２トランジスタ群Ｑｂから離れた位置に設けられる。言い換えると、第２バイポーラトランジスタ３０と、第３バイポーラトランジスタ４０との間に複数の第１バイポーラトランジスタ２０が配置される。このように、第１トランジスタ群Ｑａは、複数の第２バイポーラトランジスタ３０を有する構成に限定されず、少なくとも１つ以上の第２バイポーラトランジスタ３０を有していればよい。本変形例の半導体装置１００Ｂにおいて、１つの第２バイポーラトランジスタ３０が設けられている場合であっても、第１最大高さＨａは、第２最大高さＨｂと等しくなる。
（第１実施形態の第３変形例）
図１２は、第１実施形態の第３変形例に係る半導体装置の平面図である。第１実施形態の第３変形例では、上記第１実施形態の第２変形例とは異なり、１つの第２バイポーラトランジスタ３０の位置が異なる構成について説明する。
図１２に示すように、半導体装置１００Ｂでは、１つの第２バイポーラトランジスタ３０は、第１トランジスタ群ＱａのＸ方向の中央部に位置する。第２バイポーラトランジスタ３０は、複数の第１バイポーラトランジスタ２０と、複数の第１バイポーラトランジスタ２０との間に設けられる。第２バイポーラトランジスタ３０と第２トランジスタ群Ｑｂとの間に３つの第１バイポーラトランジスタ２０が設けられる。第２バイポーラトランジスタ３０よりも第２トランジスタ群Ｑｂから離れた位置に３つの第１バイポーラトランジスタ２０が設けられる。
なお、第２バイポーラトランジスタ３０の一方の側に配置される第１バイポーラトランジスタ２０の数と、他方の側に配置される第１バイポーラトランジスタ２０の数とは異なっていてもよい。第２バイポーラトランジスタ３０と第２トランジスタ群Ｑｂとの間に設けられる第１バイポーラトランジスタ２０の数は、第２バイポーラトランジスタ３０よりも第２トランジスタ群Ｑｂから離れた位置に設けられる第１バイポーラトランジスタ２０の数よりも多いことが好ましい。これにより、第１トランジスタ群Ｑａの第１最大高さＨａを有する第２バイポーラトランジスタ３０と、第２トランジスタ群Ｑｂとの距離が大きくなるため、半導体装置１００Ｃを外部基板に安定して実装することができる。
（第１実施形態の第４変形例）
図１３は、第１実施形態の第４変形例に係る半導体装置の平面図である。第１実施形態の第４変形例では、上記第１実施形態とは異なり、第１トランジスタ群Ｑａ及び第２トランジスタ群Ｑｂが、それぞれ複数のトランジスタ列を有する構成について説明する。
図１３に示すように、第１トランジスタ群Ｑａは、第１トランジスタ列Ｑａｓと、第２トランジスタ列Ｑａｔとを有する。第１トランジスタ列Ｑａｓと、第２トランジスタ列Ｑａｔとは、Ｙ方向に隣り合って配置される。第１トランジスタ列Ｑａｓ及び第２トランジスタ列Ｑａｔは、それぞれＸ方向に配列された複数の第１バイポーラトランジスタ２０及び複数の第２バイポーラトランジスタ３０を有する。第１トランジスタ列Ｑａｓ及び第２トランジスタ列Ｑａｔのそれぞれにおいて、３つの第１バイポーラトランジスタ２０は、２つの第２バイポーラトランジスタ３０の間に配置される。
第１トランジスタ列Ｑａｓ及び第２トランジスタ列Ｑａｔの第１バイポーラトランジスタ２０は、共通の第１エミッタ配線５３ａ、第１ベース配線５４ａ、第１ベースバイアス配線５５ａ及び第１コレクタ配線５１ｃ（図５参照）に電気的に接続され、１つの第１トランジスタ群Ｑａとして構成される。第１トランジスタ列Ｑａｓ及び第２トランジスタ列Ｑａｔの第２バイポーラトランジスタ３０は、いずれも、ベース又はコレクタの少なくとも一方が、第１ベース配線５４ａ、第１ベースバイアス配線５５ａ及び第１コレクタ配線５１ｃと非接続となる。
第２トランジスタ群Ｑｂは、第１トランジスタ列Ｑｂｓと、第２トランジスタ列Ｑｂｔとを有する。第１トランジスタ列Ｑｂｓと、第２トランジスタ列Ｑｂｔとは、Ｙ方向に隣り合って配置される。第２トランジスタ群Ｑｂの第１トランジスタ列Ｑｂｓは、第１トランジスタ群Ｑａの第１トランジスタ列ＱａｓとＸ方向に隣り合って配置される。第２トランジスタ群Ｑｂの第２トランジスタ列Ｑｂｔは、第１トランジスタ群Ｑａの第２トランジスタ列ＱａｔとＸ方向に隣り合って配置される。第１トランジスタ列Ｑｂｓ及び第２トランジスタ列Ｑｂｔは、それぞれＸ方向に配列された複数の第３バイポーラトランジスタ４０を有する。
本変形例の半導体装置１００Ｄは、第１実施形態と同数又は第１実施形態よりも多い数のトランジスタを備えた場合であっても、第１トランジスタ群Ｑａ及び第２トランジスタ群ＱｂのＸ方向の長さを短くすることができる。この結果、半導体装置１００Ｄは、半導体基板１のＸ方向の長さを短くすることができる。
（第１実施形態の第５変形例）
図１４は、第１実施形態の第５変形例に係る半導体装置の平面図である。第１実施形態の第５変形例では、上記第１実施形態の第４変形例とは異なり、第１トランジスタ群Ｑａの第１トランジスタ列Ｑａｓ及び第２トランジスタ列Ｑａｔが、それぞれ１つの第２バイポーラトランジスタ３０を有する構成について説明する。
図１４に示すように、半導体装置１００Ｅにおいて、第１トランジスタ列Ｑａｓは、複数の第１バイポーラトランジスタ２０と、１つの第２バイポーラトランジスタ３０とを有する。第２バイポーラトランジスタ３０は、Ｘ方向において、複数の第１バイポーラトランジスタ２０よりも第２トランジスタ群Ｑｂの第１トランジスタ列Ｑｂｓから離れた位置に設けられる。言い換えると、Ｘ方向において、１つの第２バイポーラトランジスタ３０と第２トランジスタ群Ｑｂの第１トランジスタ列Ｑｂｓとの間に複数の第１バイポーラトランジスタ２０が配置される。第２トランジスタ列Ｑａｔは、第１トランジスタ列Ｑａｓと同じ配列である。つまり、第１トランジスタ列Ｑａｓ及び第２トランジスタ列Ｑａｔにおいて、複数の第１バイポーラトランジスタ２０はＹ方向に隣り合って配置され、かつ、複数の第２バイポーラトランジスタ３０はＹ方向に隣り合って配置される。
（第１実施形態の第６変形例）
図１５は、第１実施形態の第６変形例に係る半導体装置の平面図である。第１実施形態の第６変形例では、上記第１実施形態の第５変形例とは異なり、第１トランジスタ群Ｑａの第１トランジスタ列Ｑａｓと第２トランジスタ列Ｑａｔとが、それぞれ異なる配列を有する構成について説明する。
図１５に示すように、半導体装置１００Ｆにおいて、第１トランジスタ列Ｑａｓは、図１４と同様の構成である。第２トランジスタ列Ｑａｔでは、１つの第２バイポーラトランジスタ３０は、Ｘ方向において、複数の第１バイポーラトランジスタ２０よりも第２トランジスタ群Ｑｂの第１トランジスタ列Ｑｂｓに近い位置に設けられる。言い換えると、Ｘ方向において、１つの第２バイポーラトランジスタ３０は、第２トランジスタ群Ｑｂの第１トランジスタ列Ｑｂｓと、複数の第１バイポーラトランジスタ２０との間に配置される。第１トランジスタ列Ｑａｓの第２バイポーラトランジスタ３０は、第２トランジスタ列Ｑａｔの第１バイポーラトランジスタ２０とＹ方向に隣り合って配置される。第２トランジスタ列Ｑａｔの第２バイポーラトランジスタ３０は、第１トランジスタ列Ｑａｓの第１バイポーラトランジスタ２０とＹ方向に隣り合って配置される。
以上説明したように、本実施形態の半導体装置１００、１００Ａ−１００Ｆは、半導体基板１と、複数の第１バイポーラトランジスタ２０と、少なくとも１つ以上の第２バイポーラトランジスタ３０と、第１バンプ６１とを有する。第１バイポーラトランジスタ２０は、半導体基板１の第１主面Ｓ１側に設けられ、第１主面Ｓ１に垂直な方向において、エミッタ層５とエミッタ電極１７との間で第１高さＨＥａを有する。第２バイポーラトランジスタ３０は、半導体基板１の第１主面Ｓ１側に設けられ、第１主面Ｓ１に垂直な方向において、エミッタ層５とエミッタ電極１７との間で、第１高さＨＥａよりも高い第２高さＨＥｂを有する。第１バンプ６１は、複数の第１バイポーラトランジスタ２０と、少なくとも１つ以上の第２バイポーラトランジスタ３０とに跨がって配置される。
これによれば、第１バンプ６１を外部基板に対向させて、半導体装置１００を実装した場合に、第１バンプ６１の少なくとも第２バイポーラトランジスタ３０と重なる部分が外部基板に電気的に接続される。これにより、第１高さＨＥａを有する第１バイポーラトランジスタ２０は、第１バンプ６１を介して外部基板と電気的に接続される。したがって、半導体装置１００は、外部基板に実装する際に、電気的な接続不良の発生を抑制することができる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆは、第３バイポーラトランジスタ４０と、第２バンプ６２とを有する。第３バイポーラトランジスタ４０は、半導体基板１の第１主面Ｓ１側に設けられ、第１主面Ｓ１に垂直な方向において、エミッタ層５とエミッタ電極１７との間で前記第２高さＨＥｂを有する。第２バンプ６２は、複数の第３バイポーラトランジスタ４０に跨がって配置される。
これにより、第３バイポーラトランジスタ４０は、第２バイポーラトランジスタ３０と同じ最大高さを有する。第１トランジスタ群Ｑａを、第１高さＨＥａを有する複数の第１バイポーラトランジスタ２０のみで構成した場合に比べて、半導体装置１００は、外部基板に実装する際に、電気的な接続不良の発生を抑制することができる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、半導体基板１の第１主面Ｓ１に平行な方向（Ｘ方向）において、第１バイポーラトランジスタ２０は、第２バイポーラトランジスタ３０と第３バイポーラトランジスタ４０との間に配置される。
これによれば、第１トランジスタ群Ｑａの第１最大高さＨａを有する第２バイポーラトランジスタ３０と、第２トランジスタ群Ｑｂの第３バイポーラトランジスタ４０との距離が大きくなるため、半導体装置１００Ｃを外部基板に安定して実装することができる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、第１バイポーラトランジスタ２０、第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０は、ヘテロ接合バイポーラトランジスタである。
これによれば、第１トランジスタ群Ｑａ及び第２トランジスタ群Ｑｂの各トランジスタは、増幅素子として電力付加効率及び線形性に優れる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、第１バンプ６１及び第２バンプ６２は、ピラーバンプである。
これによれば、フリップチップ実装により半導体装置１００を外部基板に実装することで、外部基板の接続パッドとピラーバンプとを良好に接続することができる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、第３バイポーラトランジスタ４０は、エミッタ層５とエミッタ電極１７との間に抵抗層（エミッタバラスト抵抗８８）を有する。
これによれば、第１トランジスタ群Ｑａは、抵抗層を有さない第１バイポーラトランジスタ２０により構成され、第２トランジスタ群Ｑｂは、抵抗層を有する第３バイポーラトランジスタ４０により構成される。半導体装置１００は、コレクタ電圧に応じて第１トランジスタ群Ｑａと第２トランジスタ群Ｑｂとを切り換えて動作させることができる。このため、半導体装置１００は、低出力電力時及び高出力電力時の双方において高い電力付加効率を維持することができる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、第２バイポーラトランジスタ３０は、エミッタ層５とエミッタ電極１７との間に抵抗層（エミッタバラスト抵抗８８）を有する。
これによれば、第１トランジスタ群Ｑａの第１最大高さＨａを、第２トランジスタ群Ｑｂの第２最大高さＨｂと同じ高さに形成できる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０の抵抗層は、ＡｌＧａＡｓを主成分とする。
これによれば、第３バイポーラトランジスタ４０の抵抗層の抵抗値を所望の大きさにすることができる。また、第２バイポーラトランジスタ３０及び第３バイポーラトランジスタ４０の抵抗層を同じ工程で形成することができ、第２バイポーラトランジスタ３０の第２高さＨＥｂを、第３バイポーラトランジスタ４０の第２高さＨＥｂと同じ高さに形成できる。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、複数の第１バイポーラトランジスタ２０のベース電極１６は、それぞれ共通の第１ベース配線５４ａに電気的に接続される。複数の第１バイポーラトランジスタ２０のコレクタ電極１５は、それぞれ共通の第１コレクタ配線５１ｃに電気的に接続される。第２バイポーラトランジスタ３０のベース電極１６及びコレクタ電極１５の少なくとも一方は、第１ベース配線５４ａ及び第１コレクタ配線５１ｃと非接続である。
これによれば、第１トランジスタ群Ｑａのうち、複数の第１バイポーラトランジスタ２０はトランジスタとして機能し、第２バイポーラトランジスタ３０はトランジスタとして機能しない。
また、本実施形態の半導体装置１００、１００Ａ−１００Ｆにおいて、複数の第１バイポーラトランジスタ２０及び第２バイポーラトランジスタ３０のエミッタ電極１７は、共通の第１エミッタ配線５３ａに電気的に接続される。複数の第３バイポーラトランジスタ４０のエミッタ電極１７は、共通の第２エミッタ配線５３ｂに電気的に接続される。第１バンプ６１は、第１エミッタ配線５３ａに沿って第１エミッタ配線５３ａの上側に設けられる。第２バンプ６２は、第２エミッタ配線５３ｂに沿って第２エミッタ配線５３ｂの上側に設けられる。
これによれば、第１バンプ６１には、第１バイポーラトランジスタ２０の第１高さＨＥａと、第２バイポーラトランジスタ３０の第２高さＨＥｂとに応じた凹凸が形成される。第１バンプ６１のうち第２バイポーラトランジスタ３０が設けられた部分が第１最大高さＨａとなる。これにより、第１トランジスタ群Ｑａの第１最大高さＨａと第２トランジスタ群Ｑｂの第２最大高さＨｂとが等しくなる。
（第２実施形態）
図１６は、第２実施形態に係る半導体装置の平面図である。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ’線に沿う断面図である。図１８は、第２実施形態に係る半導体装置の等価回路図である。第２実施形態では、上記第１実施形態とは異なり、第１トランジスタ群Ｑａ及び第２トランジスタ群Ｑｂの上に、１つのバンプ６３が設けられる構成について説明する。
図１６に示すように、半導体基板１の第１主面Ｓ１に平行なＸ方向において、複数の第１バイポーラトランジスタ２０と、複数の第２バイポーラトランジスタ３０とが、交互に配置される。第１トランジスタ群Ｑａは、複数の第１バイポーラトランジスタ２０を有する。第２トランジスタ群Ｑｂは、複数の第２バイポーラトランジスタ３０を有する。
図１７に示すように、エミッタ配線５３、下部金属層５６及びバンプ６３は、複数の第１バイポーラトランジスタ２０及び複数の第２バイポーラトランジスタ３０に跨がって設けられる。エミッタ配線５３は、複数の第１バイポーラトランジスタ２０のエミッタ電極１７及び複数の第２バイポーラトランジスタ３０のエミッタ電極１７と電気的に接続される。下部金属層５６は、エミッタ配線５３の上に設けられる。バンプ６３は、下部金属層５６の上に設けられる。バンプ６３は、エミッタ配線５３に沿って、エミッタ配線５３の上側に設けられる。
アイソレーション領域５０は、第１バイポーラトランジスタ２０と第２バイポーラトランジスタ３０との間にそれぞれ設けられる。コレクタ電極１５は、第１バイポーラトランジスタ２０及び第２バイポーラトランジスタ３０のそれぞれに対応して設けられる。つまり、コレクタ電極１５は、第１バイポーラトランジスタ２０と第２バイポーラトランジスタ３０とで共用されない。
図１８に示すように、第１バイポーラトランジスタ２０の各エミッタ（エミッタ電極１７）及び第２バイポーラトランジスタ３０の各エミッタ（エミッタ電極１７）は、共通のエミッタ配線５３に接続され、接地される。
第１トランジスタ群Ｑａにおいて、複数の第１バイポーラトランジスタ２０の各ベース（ベース電極１６）は、容量８６を介して、共通の第１ベース配線５４ａに接続される。また、第１バイポーラトランジスタ２０の各ベース（ベース電極１６）は、ベースバラスト抵抗８７を介して、共通の第１ベースバイアス配線５５ａに接続される。第１バイポーラトランジスタ２０の各コレクタ（コレクタ電極１５）は、共通の第１コレクタ配線５１ｃに接続される。
第２トランジスタ群Ｑｂにおいて、複数の第２バイポーラトランジスタ３０の各ベース（ベース電極１６）は、共通の第２ベース配線５４ｂに接続される。第２ベース配線５４ｂは、容量８５を介してベース高周波入力端子８１ｂに接続される。また、第２バイポーラトランジスタ３０の各ベース（ベース電極１６）は、共通の第２ベースバイアス配線５５ｂに接続される。第２バイポーラトランジスタ３０の各コレクタ（コレクタ電極１５）は、共通の第２コレクタ配線５１ｄに接続される。
このような構成により、第１トランジスタ群Ｑａを構成する複数の第１バイポーラトランジスタ２０は、ベース高周波入力端子８１ａから入力された高周波信号を増幅し、増幅された信号をコレクタ高周波出力端子８３ａに出力する。また、第２トランジスタ群Ｑｂを構成する第２バイポーラトランジスタ３０は、ベース高周波入力端子８１ｂから入力された高周波信号を増幅し、増幅された信号をコレクタ高周波出力端子８３ｂに出力する。
以上のように、本実施形態の半導体装置１００Ｇでは、第１トランジスタ群Ｑａを構成する複数の第１バイポーラトランジスタ２０と、第２トランジスタ群Ｑｂを構成する複数の第２バイポーラトランジスタ３０とが交互に設けられる。そして、複数の第１バイポーラトランジスタ２０と、複数の第２バイポーラトランジスタ３０とに跨がって、共通のバンプ６３が設けられている。
本実施形態の半導体装置１００Ｇでは、第２主面Ｓ２から第１トランジスタ群Ｑａ上のバンプ６３の最上面までの高さと、第２主面Ｓ２から第２トランジスタ群Ｑｂ上のバンプ６３の最上面までの高さが異なる。この場合であっても、半導体装置１００Ｇを外部基板に実装する際に、共通のバンプ６３を介して第１トランジスタ群Ｑａ及び第２トランジスタ群Ｑｂは、外部基板と電気的に接続される。これにより、半導体装置１００Ｇは、外部基板に実装する際に、電気的な接続不良の発生を抑制することができる。
（第３実施形態）
図１９は、第３実施形態に係る半導体装置の断面図である。第３実施形態では、上記第１実施形態及び第２実施形態とは異なり、第１バンプ６１及び第２バンプ６２の上に、それぞれハンダ層６５ａ、６５ｂが設けられる構成について説明する。
図１９に示すように、ハンダ層６５ａは、複数の第１バイポーラトランジスタ２０及び複数の第２バイポーラトランジスタ３０に跨がって、第１バンプ６１上に設けられる。ハンダ層６５ｂは、複数の第３バイポーラトランジスタ４０に跨がって、第２バンプ６２上に設けられる。これにより、半導体装置１００Ｈを外部基板に実装する際に、ハンダ層６５ａ、６５ｂが外部基板の接続パッドに接するように搭載される。そして、ハンダリフロー処理等によって、ハンダ層６５ａ、６５ｂを介して第１バンプ６１及び第２バンプ６２が接続パッドに接着される。
なお、本実施形態の構成は、上述した第１実施形態及び第２実施形態の半導体装置１００、１００Ａ−１００Ｇに適用することができる。
（第４実施形態）
図２０は、第４実施形態に係るパワーアンプモジュールの断面図である。図２１は、第４実施形態に係るパワーアンプモジュールの構成を示すブロック図である。パワーアンプモジュール２００は、モジュール基板２１０と、半導体装置１００と、樹脂層２４０とを有する。
モジュール基板２１０は、第１パッド２２０、貫通ビア２１１、第２パッド２１２及び基板内層に設けられた配線等を有する。第１パッド２２０は、半導体装置１００を実装するための端子である。第２パッド２１２は、基準電位が供給される端子である。第１パッド２２０と第２パッド２１２とは、複数の貫通ビア２１１によって接続される。
半導体装置１００は、モジュール基板２１０上にフリップチップ実装される。第１バンプ６１及び第２バンプ６２は、それぞれハンダ２３０を介して第１パッド２２０に接続される。これにより、第１トランジスタ群Ｑａ及び第２トランジスタ群Ｑｂの各バイポーラトランジスタがモジュール基板２１０と電気的に接続される。樹脂層２４０は、半導体装置１００を覆ってモジュール基板２１０の上に設けられる。
図２１に示すように、パワーアンプモジュール２００は、第１信号チェーンＳｃ１と、第２信号チェーンＳｃ２とを有する。
第１信号チェーンＳｃ１は、第１高周波信号が流れる経路であり、第１入力端子９１ａ、第１入力整合回路９３ａ、第１初段増幅回路９６ａ、第１段間整合回路９４ａ、第１出力段増幅回路９７ａ、第１出力整合回路９５ａ及び第１出力端子９２ａを有する。第１入力整合回路９３ａは、第１初段増幅回路９６ａの入力側のインピーダンスを整合する回路である。第１段間整合回路９４ａは、第１初段増幅回路９６ａの出力側と、第１出力段増幅回路９７ａの入力側との間のインピーダンスを整合する回路である。第１出力整合回路９５ａは、第１出力段増幅回路９７ａの出力側のインピーダンスを整合する回路である。第１入力整合回路９３ａ、第１段間整合回路９４ａ及び第１出力整合回路９５ａは、それぞれ、コンデンサ及びインダクタ等を用いて構成される。第１初段増幅回路９６ａ及び第１出力段増幅回路９７ａは、それぞれ、例えば半導体装置１００の第１トランジスタ群Ｑａにより構成される。第１高周波信号は、第１入力端子９１ａから入力され、各整合回路及び各増幅回路を通って増幅され、第１出力端子９２ａから出力される。
第２信号チェーンＳｃ２は、第２高周波信号が流れる経路であり、第２入力端子９１ｂ、第２入力整合回路９３ｂ、第２初段増幅回路９６ｂ、第２段間整合回路９４ｂ、第２出力段増幅回路９７ｂ、第２出力整合回路９５ｂ及び第２出力端子９２ｂを有する。第２入力整合回路９３ｂ、第２段間整合回路９４ｂ及び第２出力整合回路９５ｂは、それぞれ第１入力整合回路９３ａ、第１段間整合回路９４ａ及び第１出力整合回路９５ａと同様の機能を有する回路である。第２初段増幅回路９６ｂ及び第２出力段増幅回路９７ｂは、それぞれ、例えば半導体装置１００の第２トランジスタ群Ｑｂにより構成される。第２高周波信号は、第２入力端子９１ｂから入力され、各整合回路及び各増幅回路を通って増幅され、第２出力端子９２ｂから出力される。
第１信号チェーンＳｃ１と第２信号チェーンＳｃ２とは、同時に電気的に動作することがなく、時分割的に動作する。すなわち、第１信号チェーンＳｃ１が電気的に動作している期間には、第２信号チェーンＳｃ２は電気的に動作を停止する。第２信号チェーンＳｃ２が電気的に動作している期間には、第１信号チェーンＳｃ１は電気的に動作を停止する。これにより、低出力電力時及び高出力電力時のそれぞれに応じて、第１信号チェーンＳｃ１又は第２信号チェーンＳｃ２を動作させることで、良好な電力付加効率を維持できる。
１ 半導体基板
２ サブコレクタ層
３ コレクタ層
４ ベース層
５ エミッタ層
９ 第１エミッタバラスト抵抗層
１０ 第２エミッタバラスト抵抗層
１１ 第３エミッタバラスト抵抗層
１５ コレクタ電極
１６ ベース電極
１７ エミッタ電極
２０ 第１バイポーラトランジスタ
３０ 第２バイポーラトランジスタ
４０ 第３バイポーラトランジスタ
５１ａ コレクタ接続配線
５１ｃ 第１コレクタ配線
５１ｄ 第２コレクタ配線
５２ａ、５２ｂ エミッタ接続配線
５３ エミッタ配線
５３ａ 第１エミッタ配線
５３ｂ 第２エミッタ配線
５４ａ 第１ベース配線
５４ｂ 第２ベース配線
６１ 第１バンプ
６２ 第２バンプ
６３ バンプ
８８ エミッタバラスト抵抗
１００ 半導体装置
２００ パワーアンプモジュール
Ｈａ 第１最大高さ
Ｈｂ 第２最大高さ
ＨＥａ 第１高さ
ＨＥｂ 第２高さ
Ｑａ 第１トランジスタ群
Ｑｂ 第２トランジスタ群
Ｓ１ 第１主面
Ｓ２ 第２主面

Claims (15)

  1. 半導体基板と、
    前記半導体基板の第１主面側に設けられ、前記第１主面に垂直な方向において、エミッタ層とエミッタ電極との間で第１高さを有する複数の第１バイポーラトランジスタと、
    前記半導体基板の前記第１主面側に設けられ、前記第１主面に垂直な方向において、エミッタ層とエミッタ電極との間で、前記第１高さよりも高い第２高さを有する少なくとも１つ以上の第２バイポーラトランジスタと、
    複数の前記第１バイポーラトランジスタと、少なくとも１つ以上の前記第２バイポーラトランジスタとに跨がって配置された第１バンプとを有する
    半導体装置。
  2. 前記半導体基板の前記第１主面側に設けられ、前記第１主面に垂直な方向において、エミッタ層とエミッタ電極との間で前記第２高さを有する複数の第３バイポーラトランジスタと、
    複数の前記第３バイポーラトランジスタに跨がって配置された第２バンプとを有する
    請求項１に記載の半導体装置。
  3. 前記半導体基板の前記第１主面に平行な方向において、前記第１バイポーラトランジスタは、前記第２バイポーラトランジスタと前記第３バイポーラトランジスタとの間に配置される
    請求項２に記載の半導体装置。
  4. 前記第３バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタである
    請求項２又は請求項３に記載の半導体装置。
  5. 前記第２バンプは、ピラーバンプである
    請求項２から請求項４のいずれか１項に記載の半導体装置。
  6. 前記第３バイポーラトランジスタは、前記エミッタ層と前記エミッタ電極との間に抵抗層を有する
    請求項２から請求項５のいずれか１項に記載の半導体装置。
  7. 前記第３バイポーラトランジスタの前記抵抗層は、ＡｌＧａＡｓを主成分とする
    請求項６に記載の半導体装置。
  8. 複数の前記第１バイポーラトランジスタのベース電極は、それぞれ共通の第１ベース配線に電気的に接続され、複数の前記第１バイポーラトランジスタのコレクタ電極は、それぞれ共通の第１コレクタ配線に電気的に接続され、
    前記第２バイポーラトランジスタのベース電極及びコレクタ電極の少なくとも一方は、前記第１ベース配線及び前記第１コレクタ配線と非接続である
    請求項２から請求項７のいずれか１項に記載の半導体装置。
  9. 複数の前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタのエミッタ電極は、共通の第１エミッタ配線に電気的に接続され、
    複数の前記第３バイポーラトランジスタのエミッタ電極は、共通の第２エミッタ配線に電気的に接続され、
    前記第１バンプは、前記第１エミッタ配線に沿って前記第１エミッタ配線の上側に設けられ、
    前記第２バンプは、前記第２エミッタ配線に沿って前記第２エミッタ配線の上側に設けられる
    請求項２から請求項８のいずれか１項に記載の半導体装置。
  10. 複数の前記第２バイポーラトランジスタを有し、
    前記半導体基板の前記第１主面に平行な方向において、複数の前記第１バイポーラトランジスタと、複数の前記第２バイポーラトランジスタとが、交互に配置される、
    請求項１に記載の半導体装置。
  11. 複数の前記第１バイポーラトランジスタのベース電極は、それぞれ共通の第１ベース配線に電気的に接続され、複数の前記第１バイポーラトランジスタのコレクタ電極は、それぞれ共通の第１コレクタ配線に電気的に接続され、
    前記第２バイポーラトランジスタのベース電極は、それぞれ共通の第２ベース配線に電気的に接続され、複数の前記第２バイポーラトランジスタのコレクタ電極は、それぞれ共通の第２コレクタ配線に電気的に接続される
    請求項１０に記載の半導体装置。
  12. 前記第１バイポーラトランジスタ及び前記第２バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタである
    請求項１から請求項１１のいずれか１項に記載の半導体装置。
  13. 前記第１バンプは、ピラーバンプである
    請求項１から請求項１２のいずれか１項に記載の半導体装置。
  14. 前記第２バイポーラトランジスタは、前記エミッタ層と前記エミッタ電極との間に抵抗層を有する
    請求項１から請求項１３のいずれか１項に記載の半導体装置。
  15. 前記第２バイポーラトランジスタの前記抵抗層は、ＡｌＧａＡｓを主成分とする
    請求項１４に記載の半導体装置。
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