JPH1140572A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1140572A JPH1140572A JP21003197A JP21003197A JPH1140572A JP H1140572 A JPH1140572 A JP H1140572A JP 21003197 A JP21003197 A JP 21003197A JP 21003197 A JP21003197 A JP 21003197A JP H1140572 A JPH1140572 A JP H1140572A
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- polycrystalline silicon
- layer
- fluorine
- impurity
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Abstract
(57)【要約】
【課題】ポリシリコンエミッタ型バイポーラトランジス
タのポリシリコンエミッタと基板との界面に形成される
自然酸化膜による電流増幅率ｈFEのばらつきを低減す
る。 【解決手段】エミッタを構成するポリシリコン９に、リ
ン又はヒ素１０に加えて、フッ素１２を更にイオン注入
する。熱処理によりポリシリコン９とシリコン基板１と
の界面に拡散したフッ素は、自然酸化膜による正孔逆注
入障壁を低減させ、電流増幅率ｈFEを下げるとともに、
そのばらつきを大幅に低減させる。
タのポリシリコンエミッタと基板との界面に形成される
自然酸化膜による電流増幅率ｈFEのばらつきを低減す
る。 【解決手段】エミッタを構成するポリシリコン９に、リ
ン又はヒ素１０に加えて、フッ素１２を更にイオン注入
する。熱処理によりポリシリコン９とシリコン基板１と
の界面に拡散したフッ素は、自然酸化膜による正孔逆注
入障壁を低減させ、電流増幅率ｈFEを下げるとともに、
そのばらつきを大幅に低減させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、例えば、ポリシリコンエミッタ構造の
バイポーラトランジスタ及びその製造方法に適用して特
に好適なものである。
製造方法に関し、例えば、ポリシリコンエミッタ構造の
バイポーラトランジスタ及びその製造方法に適用して特
に好適なものである。
【０００２】
【従来の技術】図８に、近年、素子の浅接合化に伴って
多用されてきているポリシリコンエミッタ構造のｎｐｎ
バイポーラトランジスタの従来の製造工程を示す。
多用されてきているポリシリコンエミッタ構造のｎｐｎ
バイポーラトランジスタの従来の製造工程を示す。
【０００３】まず、図８（ａ）に示すように、ｐ型シリ
コン基板１の表面から所定深さ位置にイオン注入法又は
固相拡散法によりｎ+ 埋め込み層２を形成した後、単結
晶を気相成長させることによりｎウェル３を形成し、そ
のｎウェル３内の所定域にｐ層４を夫々イオン注入法に
より形成する。次に、ＬＯＣＯＳ法により、所定領域に
おいて膜厚の厚いシリコン酸化膜５をシリコン基板１表
面に形成する。次に、主としてベース領域となる領域の
シリコン基板１表面を更に熱酸化し、その部分の膜厚の
薄いシリコン酸化膜５を厚膜化して、ベース酸化膜５ａ
を形成する。しかる後、コレクタ電極を設けるシリコン
基板１の領域にイオン注入法によりｎ+層６を形成す
る。
コン基板１の表面から所定深さ位置にイオン注入法又は
固相拡散法によりｎ+ 埋め込み層２を形成した後、単結
晶を気相成長させることによりｎウェル３を形成し、そ
のｎウェル３内の所定域にｐ層４を夫々イオン注入法に
より形成する。次に、ＬＯＣＯＳ法により、所定領域に
おいて膜厚の厚いシリコン酸化膜５をシリコン基板１表
面に形成する。次に、主としてベース領域となる領域の
シリコン基板１表面を更に熱酸化し、その部分の膜厚の
薄いシリコン酸化膜５を厚膜化して、ベース酸化膜５ａ
を形成する。しかる後、コレクタ電極を設けるシリコン
基板１の領域にイオン注入法によりｎ+層６を形成す
る。
【０００４】次に、全面に多結晶（ポリ）シリコン膜７
を形成する。次に、フォトリソグラフィー及びエッチン
グにより、ｐ層４及びベース酸化膜５ａの上の多結晶シ
リコン膜７の所定位置に開孔を形成し、更に、その多結
晶シリコン膜７の開孔を通してベース酸化膜５ａをエッ
チングして、多結晶シリコン膜７及びベース酸化膜５ａ
にｐ層４に達する開孔８を形成する。
を形成する。次に、フォトリソグラフィー及びエッチン
グにより、ｐ層４及びベース酸化膜５ａの上の多結晶シ
リコン膜７の所定位置に開孔を形成し、更に、その多結
晶シリコン膜７の開孔を通してベース酸化膜５ａをエッ
チングして、多結晶シリコン膜７及びベース酸化膜５ａ
にｐ層４に達する開孔８を形成する。
【０００５】次に、図８（ｂ）に示すように、開孔８内
を含む全面に多結晶（ポリ）シリコン膜９を形成する。
しかる後、その全面に、リン（Ｐ）又はヒ素（Ａｓ）の
ｎ型不純物１０をイオン注入する。
を含む全面に多結晶（ポリ）シリコン膜９を形成する。
しかる後、その全面に、リン（Ｐ）又はヒ素（Ａｓ）の
ｎ型不純物１０をイオン注入する。
【０００６】次に、図８（ｃ）に示すように、熱処理を
行って、多結晶シリコン膜９及び７に注入したｎ型不純
物を活性化するとともに、図示の如く、多結晶シリコン
膜９からシリコン基板１内にｎ型不純物を拡散させ、シ
リコン基板１の表面領域に浅いｎ+ 層１１を形成する。
しかる後、フォトリソグラフィー及びエッチングによ
り、多結晶シリコン膜９及び７を、図示の如く、開孔８
内の部分を含む所定形状にパターニングする。しかる
後、ベース電極を設けるシリコン基板１の領域にイオン
注入法によりｐ+ 層１６を形成する。
行って、多結晶シリコン膜９及び７に注入したｎ型不純
物を活性化するとともに、図示の如く、多結晶シリコン
膜９からシリコン基板１内にｎ型不純物を拡散させ、シ
リコン基板１の表面領域に浅いｎ+ 層１１を形成する。
しかる後、フォトリソグラフィー及びエッチングによ
り、多結晶シリコン膜９及び７を、図示の如く、開孔８
内の部分を含む所定形状にパターニングする。しかる
後、ベース電極を設けるシリコン基板１の領域にイオン
注入法によりｐ+ 層１６を形成する。
【０００７】以上の工程により、ｎ+ 層１１と多結晶シ
リコン膜７、９をエミッタ、ｐ層４とｐ+ 層１６をベー
ス、ｎウェル３とｎ+ 層６をコレクタとするｎｐｎ型の
バイポーラトランジスタ構造が形成される。
リコン膜７、９をエミッタ、ｐ層４とｐ+ 層１６をベー
ス、ｎウェル３とｎ+ 層６をコレクタとするｎｐｎ型の
バイポーラトランジスタ構造が形成される。
【０００８】この構造では、多結晶シリコン膜７、９を
エミッタの一部として用い、且つ、その多結晶シリコン
膜７、９からの不純物の熱拡散でエミッタ−ベース間の
接合を形成するので、エミッタ−ベース間の接合を浅く
形成することができ、その結果、縦型ｎｐｎトランジス
タの各接合を浅く構成することができる。
エミッタの一部として用い、且つ、その多結晶シリコン
膜７、９からの不純物の熱拡散でエミッタ−ベース間の
接合を形成するので、エミッタ−ベース間の接合を浅く
形成することができ、その結果、縦型ｎｐｎトランジス
タの各接合を浅く構成することができる。
【０００９】
【発明が解決しようとする課題】しかし、実際のプロセ
スでは、ベース酸化膜５ａに開孔８を形成した後、多結
晶シリコン膜９が形成されるまでの間に、図８（ａ）に
示すように、開孔８内に露出したシリコン基板１表面に
膜厚１０〜２０Å程度の自然酸化膜１００が不可避的に
形成され、この自然酸化膜１００が多結晶シリコン膜９
とシリコン基板１との界面に残留する。
スでは、ベース酸化膜５ａに開孔８を形成した後、多結
晶シリコン膜９が形成されるまでの間に、図８（ａ）に
示すように、開孔８内に露出したシリコン基板１表面に
膜厚１０〜２０Å程度の自然酸化膜１００が不可避的に
形成され、この自然酸化膜１００が多結晶シリコン膜９
とシリコン基板１との界面に残留する。
【００１０】このように、ポリシリコンエミッタ型ｎｐ
ｎトランジスタにおいて、多結晶シリコン膜９とシリコ
ン基板１との界面に酸化膜が介在すると、正孔電流が減
少するため、例えば、エミッタ接地の直流電流増幅率で
あるｈFEが高くなり、一方、その副作用としてエミッタ
の寄生抵抗が増大して、回路の動作特性が劣化すること
が知られている。
ｎトランジスタにおいて、多結晶シリコン膜９とシリコ
ン基板１との界面に酸化膜が介在すると、正孔電流が減
少するため、例えば、エミッタ接地の直流電流増幅率で
あるｈFEが高くなり、一方、その副作用としてエミッタ
の寄生抵抗が増大して、回路の動作特性が劣化すること
が知られている。
【００１１】即ち、多結晶シリコン膜９とシリコン基板
１との界面に残留する自然酸化膜１００は、従来、バイ
ポーラトランジスタの電流増幅率ｈFEに大きな影響を及
ぼし、そのばらつきを大きくする要因になっていた。
１との界面に残留する自然酸化膜１００は、従来、バイ
ポーラトランジスタの電流増幅率ｈFEに大きな影響を及
ぼし、そのばらつきを大きくする要因になっていた。
【００１２】このため、従来の製造プロセスでは、この
自然酸化膜１００による影響を小さくするため、例え
ば、ベース酸化膜５ａに開孔８を形成した後、フッ酸
（ＨＦ）による前洗浄から多結晶シリコン膜９を堆積す
るまでのいわゆるホールドタイムや、ウェハをＣＶＤ装
置にローディングする時のローディング温度、更に、ウ
ェハのローディング速度等を厳密に管理する必要が有
り、このことが、従来のポリシリコンエミッタ型バイポ
ーラトランジスタの製造プロセスを非常に煩雑なものに
していた。また、従来は、製造歩留りも悪かった。
自然酸化膜１００による影響を小さくするため、例え
ば、ベース酸化膜５ａに開孔８を形成した後、フッ酸
（ＨＦ）による前洗浄から多結晶シリコン膜９を堆積す
るまでのいわゆるホールドタイムや、ウェハをＣＶＤ装
置にローディングする時のローディング温度、更に、ウ
ェハのローディング速度等を厳密に管理する必要が有
り、このことが、従来のポリシリコンエミッタ型バイポ
ーラトランジスタの製造プロセスを非常に煩雑なものに
していた。また、従来は、製造歩留りも悪かった。
【００１３】そこで、本発明の目的は、特に、プロセス
上の条件を厳しく管理しなくても、例えば、ポリシリコ
ンエミッタ型バイポーラトランジスタにおける自然酸化
膜の影響を小さくすることができる半導体装置及びその
製造方法を提供することである。
上の条件を厳しく管理しなくても、例えば、ポリシリコ
ンエミッタ型バイポーラトランジスタにおける自然酸化
膜の影響を小さくすることができる半導体装置及びその
製造方法を提供することである。
【００１４】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、半導体層又は導電層
の上に絶縁層を形成する工程と、前記絶縁層の上に第１
の多結晶シリコン層を形成する工程と、前記第１の多結
晶シリコン層及び前記絶縁層の所定位置に前記半導体層
又は導電層に達する開孔を形成する工程と、前記開孔の
内部及び前記第１の多結晶シリコン層上に第２の多結晶
シリコン層を形成する工程と、前記第１及び／又は第２
の多結晶シリコン層に第１の不純物を導入する工程と、
前記第１及び／又は第２の多結晶シリコン層にフッ素を
導入する工程と、熱処理を施し、前記第１の不純物及び
前記フッ素を前記第１及び第２の多結晶シリコン層に拡
散せしめる工程と、前記第１及び第２の多結晶シリコン
層を、前記開孔の領域を含む所定パターンに加工する工
程と、を有する。
本発明の半導体装置の製造方法は、半導体層又は導電層
の上に絶縁層を形成する工程と、前記絶縁層の上に第１
の多結晶シリコン層を形成する工程と、前記第１の多結
晶シリコン層及び前記絶縁層の所定位置に前記半導体層
又は導電層に達する開孔を形成する工程と、前記開孔の
内部及び前記第１の多結晶シリコン層上に第２の多結晶
シリコン層を形成する工程と、前記第１及び／又は第２
の多結晶シリコン層に第１の不純物を導入する工程と、
前記第１及び／又は第２の多結晶シリコン層にフッ素を
導入する工程と、熱処理を施し、前記第１の不純物及び
前記フッ素を前記第１及び第２の多結晶シリコン層に拡
散せしめる工程と、前記第１及び第２の多結晶シリコン
層を、前記開孔の領域を含む所定パターンに加工する工
程と、を有する。
【００１５】また、本発明の別の態様による半導体装置
の製造方法は、半導体層又は導電層の上に絶縁層を形成
する工程と、前記絶縁層の所定位置に、前記半導体層又
は導電層に達する開孔を形成する工程と、前記開孔の内
部及び前記絶縁層上に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層に第１の不純物を導入する工
程と、前記多結晶シリコン層にフッ素を導入する工程
と、前記第１の不純物及び前記フッ素が導入された前記
多結晶シリコン層を熱処理する工程と、前記多結晶シリ
コン層を、前記開孔の領域を含む所定パターンに加工す
る工程と、を有する。
の製造方法は、半導体層又は導電層の上に絶縁層を形成
する工程と、前記絶縁層の所定位置に、前記半導体層又
は導電層に達する開孔を形成する工程と、前記開孔の内
部及び前記絶縁層上に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層に第１の不純物を導入する工
程と、前記多結晶シリコン層にフッ素を導入する工程
と、前記第１の不純物及び前記フッ素が導入された前記
多結晶シリコン層を熱処理する工程と、前記多結晶シリ
コン層を、前記開孔の領域を含む所定パターンに加工す
る工程と、を有する。
【００１６】また、本発明の半導体装置は、半導体基板
と、前記半導体基板の表面領域に形成された不純物拡散
層と、前記不純物拡散層に接続し、且つ、フッ素を１×
１０19〜１×１０21／ｃｍ3 の濃度で含有した多結晶シ
リコン層と、を備える。
と、前記半導体基板の表面領域に形成された不純物拡散
層と、前記不純物拡散層に接続し、且つ、フッ素を１×
１０19〜１×１０21／ｃｍ3 の濃度で含有した多結晶シ
リコン層と、を備える。
【００１７】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００１８】〔第１の実施の形態〕まず、図１〜図３を
参照して、ポリシリコンエミッタ構造のｎｐｎバイポー
ラトランジスタ及びその製造方法に本発明を適用した第
１の実施の形態をその製造工程に従い説明する。なお、
この第１の実施の形態において、図８で説明した従来例
と対応する構成には、その従来例と同一の符号を付す。
参照して、ポリシリコンエミッタ構造のｎｐｎバイポー
ラトランジスタ及びその製造方法に本発明を適用した第
１の実施の形態をその製造工程に従い説明する。なお、
この第１の実施の形態において、図８で説明した従来例
と対応する構成には、その従来例と同一の符号を付す。
【００１９】まず、図１（ａ）に示すように、ｐ型単結
晶シリコン半導体基板１の表面から所定深さ位置にイオ
ン注入法又は固相拡散法によりｎ+ 埋め込み層２を形成
した後、単結晶を気相成長させることによりｎウェル３
を形成し、そのｎウェル３内の所定域にｐ層４をやはり
イオン注入法により夫々形成する。次に、ＬＯＣＯＳ法
により、所定領域において膜厚の厚いシリコン酸化膜５
をシリコン基板１表面に形成する。次に、主としてベー
ス領域となる領域のシリコン基板１表面を更に熱酸化
し、その部分の膜厚の薄いシリコン酸化膜５を厚膜化し
て、厚さ１４００Å程度のベース酸化膜５ａを形成す
る。次に、コレクタ電極を設けるシリコン基板１の領域
にイオン注入法によりｎ+ 層６を形成する。しかる後、
全面に膜厚２０００Å程度の多結晶（ポリ）シリコン膜
７を形成する。
晶シリコン半導体基板１の表面から所定深さ位置にイオ
ン注入法又は固相拡散法によりｎ+ 埋め込み層２を形成
した後、単結晶を気相成長させることによりｎウェル３
を形成し、そのｎウェル３内の所定域にｐ層４をやはり
イオン注入法により夫々形成する。次に、ＬＯＣＯＳ法
により、所定領域において膜厚の厚いシリコン酸化膜５
をシリコン基板１表面に形成する。次に、主としてベー
ス領域となる領域のシリコン基板１表面を更に熱酸化
し、その部分の膜厚の薄いシリコン酸化膜５を厚膜化し
て、厚さ１４００Å程度のベース酸化膜５ａを形成す
る。次に、コレクタ電極を設けるシリコン基板１の領域
にイオン注入法によりｎ+ 層６を形成する。しかる後、
全面に膜厚２０００Å程度の多結晶（ポリ）シリコン膜
７を形成する。
【００２０】次に、図１（ｂ）に示すように、全面にフ
ォトレジスト２０を塗布形成した後、フォトリソグラフ
ィーによりこのフォトレジスト２０の所定位置に開口を
形成する。しかる後、そのフォトレジスト２０をエッチ
ングマスクとして用いて多結晶シリコン膜７をドライエ
ッチングし、図示の如く、多結晶シリコン膜７に開孔８
ａを形成する。
ォトレジスト２０を塗布形成した後、フォトリソグラフ
ィーによりこのフォトレジスト２０の所定位置に開口を
形成する。しかる後、そのフォトレジスト２０をエッチ
ングマスクとして用いて多結晶シリコン膜７をドライエ
ッチングし、図示の如く、多結晶シリコン膜７に開孔８
ａを形成する。
【００２１】次に、図１（ｃ）に示すように、フォトレ
ジスト２０及び多結晶シリコン膜７をエッチングマスク
として用いてベース酸化膜５ａをエッチングし、ベース
酸化膜５ａに、多結晶シリコン膜７の開孔８ａに連続し
た開孔８ｂを形成する。しかる後、フォトレジスト２０
をアッシングにより除去する。これにより、多結晶シリ
コン膜７及びベース酸化膜５ａにｐ層４に達する開孔８
が形成される。
ジスト２０及び多結晶シリコン膜７をエッチングマスク
として用いてベース酸化膜５ａをエッチングし、ベース
酸化膜５ａに、多結晶シリコン膜７の開孔８ａに連続し
た開孔８ｂを形成する。しかる後、フォトレジスト２０
をアッシングにより除去する。これにより、多結晶シリ
コン膜７及びベース酸化膜５ａにｐ層４に達する開孔８
が形成される。
【００２２】次に、図２（ａ）に示すように、開孔８内
を含む全面に膜厚２５００Å程度の多結晶（ポリ）シリ
コン膜９を形成する。なお、この多結晶シリコン膜９が
形成されるまでに、図１（ｃ）に示すように、開孔８内
に露出したシリコン基板１表面に膜厚１０〜２０Å程度
の自然酸化膜１００が不可避的に形成され、この自然酸
化膜１００が、多結晶シリコン膜９とシリコン基板１と
の界面に残留する（但し、図２以降では、この自然酸化
膜１００を図示省略する。）。
を含む全面に膜厚２５００Å程度の多結晶（ポリ）シリ
コン膜９を形成する。なお、この多結晶シリコン膜９が
形成されるまでに、図１（ｃ）に示すように、開孔８内
に露出したシリコン基板１表面に膜厚１０〜２０Å程度
の自然酸化膜１００が不可避的に形成され、この自然酸
化膜１００が、多結晶シリコン膜９とシリコン基板１と
の界面に残留する（但し、図２以降では、この自然酸化
膜１００を図示省略する。）。
【００２３】図２（ａ）に示すように、この後、多結晶
シリコン膜９の全面に、１×１０15〜１×１０16／ｃｍ
2 程度のドーズ量でリン（Ｐ）又はヒ素（Ａｓ）のｎ型
不純物１０をイオン注入する。
シリコン膜９の全面に、１×１０15〜１×１０16／ｃｍ
2 程度のドーズ量でリン（Ｐ）又はヒ素（Ａｓ）のｎ型
不純物１０をイオン注入する。
【００２４】次に、図２（ｂ）に示すように、本実施の
形態では、多結晶シリコン膜９の全面に、フッ素１２
を、例えば、ドーズ量１×１０15〜１×１０16／ｃｍ2
程度でイオン注入する。
形態では、多結晶シリコン膜９の全面に、フッ素１２
を、例えば、ドーズ量１×１０15〜１×１０16／ｃｍ2
程度でイオン注入する。
【００２５】次に、図２（ｃ）に示すように、熱処理を
行って、多結晶シリコン膜９及び７に注入したｎ型不純
物を活性化するとともに、図示の如く、多結晶シリコン
膜９からシリコン基板１内にｎ型不純物を拡散させ、シ
リコン基板１の表面領域に浅いｎ+ 層１１を形成する。
この時、多結晶シリコン膜９及び７に注入したフッ素
は、多結晶シリコン膜９とシリコン基板１との界面にま
で拡散する。
行って、多結晶シリコン膜９及び７に注入したｎ型不純
物を活性化するとともに、図示の如く、多結晶シリコン
膜９からシリコン基板１内にｎ型不純物を拡散させ、シ
リコン基板１の表面領域に浅いｎ+ 層１１を形成する。
この時、多結晶シリコン膜９及び７に注入したフッ素
は、多結晶シリコン膜９とシリコン基板１との界面にま
で拡散する。
【００２６】しかる後、フォトリソグラフィー及びエッ
チングにより、多結晶シリコン膜９及び７を、図示の如
く、開孔８内の部分を含む所定形状にパターニングす
る。しかる後、ベース電極を設けるシリコン基板１の領
域にイオン注入法によりｐ+ 層１６を形成する。
チングにより、多結晶シリコン膜９及び７を、図示の如
く、開孔８内の部分を含む所定形状にパターニングす
る。しかる後、ベース電極を設けるシリコン基板１の領
域にイオン注入法によりｐ+ 層１６を形成する。
【００２７】以上の工程により、ｎ+ 層１１と多結晶シ
リコン膜７、９をエミッタ、ｐ層４とｐ+ 層１６をベー
ス、ｎウェル３とｎ+ 層６をコレクタとするｎｐｎ型の
バイポーラトランジスタ構造が形成される。
リコン膜７、９をエミッタ、ｐ層４とｐ+ 層１６をベー
ス、ｎウェル３とｎ+ 層６をコレクタとするｎｐｎ型の
バイポーラトランジスタ構造が形成される。
【００２８】この後、図３に示すように、ｐ+ 層１６に
接続するベース電極１３、多結晶シリコン膜９上にエミ
ッタ電極１４、ｎ+ 層６に接続するコレクタ電極１５
を、夫々、例えば、アルミ系の金属により形成する。
接続するベース電極１３、多結晶シリコン膜９上にエミ
ッタ電極１４、ｎ+ 層６に接続するコレクタ電極１５
を、夫々、例えば、アルミ系の金属により形成する。
【００２９】本実施の形態では、ポリシリコンエミッタ
型ｎｐｎバイポーラトランジスタのエミッタを構成する
多結晶シリコン膜９にフッ素を導入することにより、そ
の多結晶シリコン膜９とシリコン基板１との界面に存在
する自然酸化膜１００がトランジスタ特性に与える影響
を低減させる。
型ｎｐｎバイポーラトランジスタのエミッタを構成する
多結晶シリコン膜９にフッ素を導入することにより、そ
の多結晶シリコン膜９とシリコン基板１との界面に存在
する自然酸化膜１００がトランジスタ特性に与える影響
を低減させる。
【００３０】図４に、フッ素の導入によるバイポーラト
ランジスタの電流増幅率ｈFEの変化を示す。
ランジスタの電流増幅率ｈFEの変化を示す。
【００３１】この図４において、横軸はサンプル番号
（各番号に５個ずつのサンプルが対応している。）、縦
軸はバイポーラトランジスタのエミッタ接地の直流電流
増幅率ｈFEを夫々示す。また、サンプル番号のグループ
Ａは、フッ素を導入しなかったもの、グループＢは、バ
イポーラトランジスタのエミッタを構成する多結晶シリ
コン中にフッ素を加速電圧４０ＫｅＶ、１×１０15／ｃ
ｍ2 のドーズ量でイオン注入したもの、グループＣは、
バイポーラトランジスタのエミッタを構成する多結晶シ
リコン中にフッ素を加速電圧４０ＫｅＶ、２×１０15／
ｃｍ2 のドーズ量でイオン注入したものを夫々示す。
（各番号に５個ずつのサンプルが対応している。）、縦
軸はバイポーラトランジスタのエミッタ接地の直流電流
増幅率ｈFEを夫々示す。また、サンプル番号のグループ
Ａは、フッ素を導入しなかったもの、グループＢは、バ
イポーラトランジスタのエミッタを構成する多結晶シリ
コン中にフッ素を加速電圧４０ＫｅＶ、１×１０15／ｃ
ｍ2 のドーズ量でイオン注入したもの、グループＣは、
バイポーラトランジスタのエミッタを構成する多結晶シ
リコン中にフッ素を加速電圧４０ＫｅＶ、２×１０15／
ｃｍ2 のドーズ量でイオン注入したものを夫々示す。
【００３２】この図４から分かるように、フッ素を導入
することで、電流増幅率ｈFEが全体的に低下し、且つ、
そのばらつきが大幅に低減する。電流増幅率ｈFEのばら
つきは、フッ素を導入しないグループＡのものを１．０
とすると、フッ素を１×１０15／ｃｍ2 のドーズ量で導
入したグループＢのものは約０．７８、フッ素を２×１
０15／ｃｍ2 のドーズ量で導入したグループＣのものは
約０．６４であった。
することで、電流増幅率ｈFEが全体的に低下し、且つ、
そのばらつきが大幅に低減する。電流増幅率ｈFEのばら
つきは、フッ素を導入しないグループＡのものを１．０
とすると、フッ素を１×１０15／ｃｍ2 のドーズ量で導
入したグループＢのものは約０．７８、フッ素を２×１
０15／ｃｍ2 のドーズ量で導入したグループＣのものは
約０．６４であった。
【００３３】このことは、既述したように、ポリシリコ
ンエミッタ型ｎｐｎバイポーラトランジスタにおいて、
エミッタを構成する多結晶シリコン膜とシリコン基板と
の界面に存在する酸化膜が正孔電流を減少させ、電流増
幅率ｈFEを高くするという周知の事実を考え合わせる
と、本実施の形態により、エミッタを構成する多結晶シ
リコン膜に導入したフッ素が、その多結晶シリコン膜と
シリコン基板との界面の自然酸化膜による正孔逆注入障
壁を著しく低減させていることが予想される。
ンエミッタ型ｎｐｎバイポーラトランジスタにおいて、
エミッタを構成する多結晶シリコン膜とシリコン基板と
の界面に存在する酸化膜が正孔電流を減少させ、電流増
幅率ｈFEを高くするという周知の事実を考え合わせる
と、本実施の形態により、エミッタを構成する多結晶シ
リコン膜に導入したフッ素が、その多結晶シリコン膜と
シリコン基板との界面の自然酸化膜による正孔逆注入障
壁を著しく低減させていることが予想される。
【００３４】この結果、ベース電流が増加し、電流増幅
率ｈFEは低下するが、電流増幅率ｈFEの低下は許容範囲
内であり、それよりも、製造工程での自然酸化膜の取り
扱いに起因する電流増幅率ｈFEのばらつきを低減できる
効果の方が大きい。
率ｈFEは低下するが、電流増幅率ｈFEの低下は許容範囲
内であり、それよりも、製造工程での自然酸化膜の取り
扱いに起因する電流増幅率ｈFEのばらつきを低減できる
効果の方が大きい。
【００３５】この目的のためには、導入するフッ素の量
は、例えば、ドーズ量で１×１０15〜１×１０16／ｃｍ
2 の範囲であるのが好ましい。フッ素のドーズ量が１×
１０15／ｃｍ2 より少ないと、電流増幅率ｈFEのばらつ
きを低減させる効果が充分に得られない虞が有り、一
方、フッ素のドーズ量が１×１０16／ｃｍ2 より多い
と、電流増幅率ｈFEが低くなり過ぎる虞が有る。
は、例えば、ドーズ量で１×１０15〜１×１０16／ｃｍ
2 の範囲であるのが好ましい。フッ素のドーズ量が１×
１０15／ｃｍ2 より少ないと、電流増幅率ｈFEのばらつ
きを低減させる効果が充分に得られない虞が有り、一
方、フッ素のドーズ量が１×１０16／ｃｍ2 より多い
と、電流増幅率ｈFEが低くなり過ぎる虞が有る。
【００３６】また、濃度で示すと、ポリシリコンエミッ
タ型バイポーラトランジスタのエミッタを構成する多結
晶シリコン膜中のフッ素の含有量は、１×１０19〜１×
１０21／ｃｍ3 の範囲であるのが好ましい。このフッ素
の含有量が１×１０19／ｃｍ3 より少ないと、電流増幅
率ｈFEのばらつきを低減させる効果が充分に得られない
虞が有り、一方、フッ素の含有量が１×１０21／ｃｍ3
より多いと、電流増幅率ｈFEが低くなり過ぎる虞が有
る。
タ型バイポーラトランジスタのエミッタを構成する多結
晶シリコン膜中のフッ素の含有量は、１×１０19〜１×
１０21／ｃｍ3 の範囲であるのが好ましい。このフッ素
の含有量が１×１０19／ｃｍ3 より少ないと、電流増幅
率ｈFEのばらつきを低減させる効果が充分に得られない
虞が有り、一方、フッ素の含有量が１×１０21／ｃｍ3
より多いと、電流増幅率ｈFEが低くなり過ぎる虞が有
る。
【００３７】図６に、フッ素導入の有無によるベース−
エミッタ接合順方向電圧とコレクタ電流及びベース電流
との関係を調べた結果を示す。
エミッタ接合順方向電圧とコレクタ電流及びベース電流
との関係を調べた結果を示す。
【００３８】測定は、図５に概略的に示す回路構成で行
い、エミッタ（Ｅ）を接地し、コレクタ（Ｃ）−エミッ
タ（Ｅ）間電圧ＶCEを１．０〔Ｖ〕に固定し、ベース
（Ｂ）−エミッタ（Ｅ）間電圧ＶBEを０〜１．５〔Ｖ〕
の範囲で変化させた時のベース電流ＩB 及びコレクタ電
流ＩC を夫々測定した。結果を図６に示すが、図６
（ａ）は、フッ素を導入しなかった場合、図６（ｂ）
は、バイポーラトランジスタのエミッタを構成する多結
晶シリコン膜中にフッ素を加速電圧４０ＫｅＶ、１×１
０15／ｃｍ2 のドーズ量でイオン注入した場合を夫々示
す。なお、図６の各図において、横軸は、ベース−エミ
ッタ間電圧ＶBE〔Ｖ〕、縦軸は、電流値〔Ａ〕を夫々示
している。
い、エミッタ（Ｅ）を接地し、コレクタ（Ｃ）−エミッ
タ（Ｅ）間電圧ＶCEを１．０〔Ｖ〕に固定し、ベース
（Ｂ）−エミッタ（Ｅ）間電圧ＶBEを０〜１．５〔Ｖ〕
の範囲で変化させた時のベース電流ＩB 及びコレクタ電
流ＩC を夫々測定した。結果を図６に示すが、図６
（ａ）は、フッ素を導入しなかった場合、図６（ｂ）
は、バイポーラトランジスタのエミッタを構成する多結
晶シリコン膜中にフッ素を加速電圧４０ＫｅＶ、１×１
０15／ｃｍ2 のドーズ量でイオン注入した場合を夫々示
す。なお、図６の各図において、横軸は、ベース−エミ
ッタ間電圧ＶBE〔Ｖ〕、縦軸は、電流値〔Ａ〕を夫々示
している。
【００３９】この結果から分かるように、フッ素を導入
しなかった図６（ａ）とフッ素を導入した図６（ｂ）と
では、コレクタ電流ＩC は殆ど変わらないものの、ベー
ス電流ＩB は、フッ素の導入により若干上昇する。例え
ば、フッ素を導入しなかった図６（ａ）の場合、ベース
−エミッタ間電圧ＶBE＝０．８６１３〔Ｖ〕の時、コレ
クタ電流ＩC ＝７．９９５×１０-4〔Ａ〕、ベース電流
ＩB ＝３．７７３×１０-6〔Ａ〕であったのに対し、フ
ッ素を導入した図６（ｂ）の場合には、ベース−エミッ
タ間電圧ＶBE＝０．８６０８〔Ｖ〕の時、コレクタ電流
ＩC ＝７．９９８×１０-4〔Ａ〕、ベース電流ＩB ＝
４．１２７×１０-6〔Ａ〕であった。即ち、コレクタ電
流ＩC が約８００μＡ流れた時、フッ素を導入しなかっ
た場合のベース電流ＩB は約３．７７μＡであったが、
フッ素を導入するとベース電流ＩBは約４．１３μＡと
なり、約０．３５μＡ増加した。
しなかった図６（ａ）とフッ素を導入した図６（ｂ）と
では、コレクタ電流ＩC は殆ど変わらないものの、ベー
ス電流ＩB は、フッ素の導入により若干上昇する。例え
ば、フッ素を導入しなかった図６（ａ）の場合、ベース
−エミッタ間電圧ＶBE＝０．８６１３〔Ｖ〕の時、コレ
クタ電流ＩC ＝７．９９５×１０-4〔Ａ〕、ベース電流
ＩB ＝３．７７３×１０-6〔Ａ〕であったのに対し、フ
ッ素を導入した図６（ｂ）の場合には、ベース−エミッ
タ間電圧ＶBE＝０．８６０８〔Ｖ〕の時、コレクタ電流
ＩC ＝７．９９８×１０-4〔Ａ〕、ベース電流ＩB ＝
４．１２７×１０-6〔Ａ〕であった。即ち、コレクタ電
流ＩC が約８００μＡ流れた時、フッ素を導入しなかっ
た場合のベース電流ＩB は約３．７７μＡであったが、
フッ素を導入するとベース電流ＩBは約４．１３μＡと
なり、約０．３５μＡ増加した。
【００４０】従って、一定のコレクタ電流ＩC に対し、
フッ素の導入によりベース電流ＩBが増加し、この結
果、電流増幅率ｈFEが減少する。
フッ素の導入によりベース電流ＩBが増加し、この結
果、電流増幅率ｈFEが減少する。
【００４１】なお、以上に説明した第１の実施の形態で
は、図２（ａ）及び（ｂ）に示すように、ｎ型不純物１
０のイオン注入とフッ素１２のイオン注入を別の工程で
行っているが、これらを同時に行っても良い。また、イ
オン注入のイオン種として、例えば、ＰＦ3 、ＰＦ5 、
ＰＦ又はＰＦ2 のように、ｎ型不純物とフッ素の化合物
を用いると、それらを同時に且つ簡便に多結晶シリコン
膜９及び７に導入することができる。
は、図２（ａ）及び（ｂ）に示すように、ｎ型不純物１
０のイオン注入とフッ素１２のイオン注入を別の工程で
行っているが、これらを同時に行っても良い。また、イ
オン注入のイオン種として、例えば、ＰＦ3 、ＰＦ5 、
ＰＦ又はＰＦ2 のように、ｎ型不純物とフッ素の化合物
を用いると、それらを同時に且つ簡便に多結晶シリコン
膜９及び７に導入することができる。
【００４２】また、多結晶シリコン膜９をＣＶＤ法で形
成する際の反応ガス中にフッ素を混入させておいて、多
結晶シリコン膜９の成膜時に同時にフッ素を導入するよ
うにしても良い。
成する際の反応ガス中にフッ素を混入させておいて、多
結晶シリコン膜９の成膜時に同時にフッ素を導入するよ
うにしても良い。
【００４３】更に、上述の第１の実施の形態では、ベー
ス酸化膜５ａのエッチングマスクとして用いるために多
結晶シリコン膜７を形成し、この多結晶シリコン膜７と
多結晶シリコン膜９とでバイポーラトランジスタのエミ
ッタを構成しているが、フォトレジストマスクだけでベ
ース酸化膜５ａの孔開けを行えば、多結晶シリコン膜７
は用いなくても良い。また、エッチング時にフッ素含有
ガスをエッチャントガスとして用いることにより、上記
したポリシリコンへのフッ素の導入に加えて更にフッ素
を付加的に導入することができる。
ス酸化膜５ａのエッチングマスクとして用いるために多
結晶シリコン膜７を形成し、この多結晶シリコン膜７と
多結晶シリコン膜９とでバイポーラトランジスタのエミ
ッタを構成しているが、フォトレジストマスクだけでベ
ース酸化膜５ａの孔開けを行えば、多結晶シリコン膜７
は用いなくても良い。また、エッチング時にフッ素含有
ガスをエッチャントガスとして用いることにより、上記
したポリシリコンへのフッ素の導入に加えて更にフッ素
を付加的に導入することができる。
【００４４】また、ベース酸化膜５ａのエッチング時
に、フッ素含有ガスをエッチャントガスとして用いるこ
とにより、上述した多結晶シリコン膜７及び９へのフッ
素の導入に加えて、更にフッ素を付加的に導入すること
ができ、効果を高めることができる。
に、フッ素含有ガスをエッチャントガスとして用いるこ
とにより、上述した多結晶シリコン膜７及び９へのフッ
素の導入に加えて、更にフッ素を付加的に導入すること
ができ、効果を高めることができる。
【００４５】〔第２の実施の形態〕次に、図７を参照し
て、本発明の第２の実施の形態を説明する。この第２の
実施の形態において、上述した第１の実施の形態と対応
する部位には、上述した第１の実施の形態と同一の符号
を付す。
て、本発明の第２の実施の形態を説明する。この第２の
実施の形態において、上述した第１の実施の形態と対応
する部位には、上述した第１の実施の形態と同一の符号
を付す。
【００４６】図７（ａ）に示すように、この第２の実施
の形態では、上述した第１の実施の形態の図２（ａ）ま
での工程を行った後、即ち、多結晶シリコン膜９を形成
して、ｎ型不純物１０のイオン注入までを行った後、多
結晶シリコン膜９の上に、フッ素を含有した金属膜（合
金膜の場合も含む。）、例えば、フッ化タングステン
（ＷＦx ）膜３０を形成する。
の形態では、上述した第１の実施の形態の図２（ａ）ま
での工程を行った後、即ち、多結晶シリコン膜９を形成
して、ｎ型不純物１０のイオン注入までを行った後、多
結晶シリコン膜９の上に、フッ素を含有した金属膜（合
金膜の場合も含む。）、例えば、フッ化タングステン
（ＷＦx ）膜３０を形成する。
【００４７】次に、図７（ｂ）に示すように、熱処理を
行って、多結晶シリコン膜９及び７に注入したｎ型不純
物を活性化するとともに、図示の如く、多結晶シリコン
膜９からシリコン基板１内にｎ型不純物を拡散させ、シ
リコン基板１の表面領域に浅いｎ+ 層１１を形成する。
この時、フッ化タングステン膜３０から多結晶シリコン
膜９及び７中にフッ素が拡散し、そのフッ素が、更に、
多結晶シリコン膜９とシリコン基板１との界面にまで拡
散する。
行って、多結晶シリコン膜９及び７に注入したｎ型不純
物を活性化するとともに、図示の如く、多結晶シリコン
膜９からシリコン基板１内にｎ型不純物を拡散させ、シ
リコン基板１の表面領域に浅いｎ+ 層１１を形成する。
この時、フッ化タングステン膜３０から多結晶シリコン
膜９及び７中にフッ素が拡散し、そのフッ素が、更に、
多結晶シリコン膜９とシリコン基板１との界面にまで拡
散する。
【００４８】しかる後、フォトリソグラフィー及びエッ
チングにより、フッ化タングステン膜３０並びに多結晶
シリコン膜９及び７を、図示の如く、開孔８内の部分を
含む所定形状にパターニングする。
チングにより、フッ化タングステン膜３０並びに多結晶
シリコン膜９及び７を、図示の如く、開孔８内の部分を
含む所定形状にパターニングする。
【００４９】この第２の実施の形態では、多結晶シリコ
ン膜９及び７へのフッ素の導入を簡便に行うことができ
ると同時に、バイポーラトランジスタのエミッタを構成
する多結晶シリコン膜９が、例えば、タングステンによ
りシリサイド化されるので、エミッタの低抵抗化を達成
することができる。
ン膜９及び７へのフッ素の導入を簡便に行うことができ
ると同時に、バイポーラトランジスタのエミッタを構成
する多結晶シリコン膜９が、例えば、タングステンによ
りシリサイド化されるので、エミッタの低抵抗化を達成
することができる。
【００５０】以上に説明した本発明の第１及び第２の実
施の形態によれば、ポリシリコンエミッタ型ｎｐｎバイ
ポーラトランジスタの電流増幅率ｈFEが安定化すること
は勿論、製造工程におけるプロセスマージンが広くなる
ため、ポリシリコンエミッタの形成が容易となって、生
産性を向上させることが可能となる。
施の形態によれば、ポリシリコンエミッタ型ｎｐｎバイ
ポーラトランジスタの電流増幅率ｈFEが安定化すること
は勿論、製造工程におけるプロセスマージンが広くなる
ため、ポリシリコンエミッタの形成が容易となって、生
産性を向上させることが可能となる。
【００５１】例えば、従来は、自然酸化膜の生成を防
ぐために、例えば、３０分程度以下にする必要が有った
多結晶シリコン膜９を堆積する前のホールドタイムを延
長することができる。
ぐために、例えば、３０分程度以下にする必要が有った
多結晶シリコン膜９を堆積する前のホールドタイムを延
長することができる。
【００５２】従来は、やはり自然酸化膜の生成を防ぐ
ために、例えば、５００℃程度で炉にローディングし、
６３０℃程度で堆積していた多結晶シリコン膜９堆積時
のローディング温度を高温化（例えば、堆積温度と同等
まで）することが可能となる。
ために、例えば、５００℃程度で炉にローディングし、
６３０℃程度で堆積していた多結晶シリコン膜９堆積時
のローディング温度を高温化（例えば、堆積温度と同等
まで）することが可能となる。
【００５３】従来は、炉内の処理位置による電流増幅
率ｈFEのばらつきや前洗浄からのホールドタイムの制限
により決まっていた多結晶シリコン膜９堆積時のウェハ
の処理枚数を増やすことができる。
率ｈFEのばらつきや前洗浄からのホールドタイムの制限
により決まっていた多結晶シリコン膜９堆積時のウェハ
の処理枚数を増やすことができる。
【００５４】更に、本発明の知見によれば、多結晶シリ
コン膜９へのフッ素の導入量を領域毎に制御することに
より、同一チップ内に異なる電流増幅率ｈFEを持った複
数のポリシリコンエミッタ型ｎｐｎバイポーラトランジ
スタを作り分けることも可能である。
コン膜９へのフッ素の導入量を領域毎に制御することに
より、同一チップ内に異なる電流増幅率ｈFEを持った複
数のポリシリコンエミッタ型ｎｐｎバイポーラトランジ
スタを作り分けることも可能である。
【００５５】以上、ポリシリコンエミッタ構造のｎｐｎ
バイポーラトランジスタ及びその製造方法に本発明を適
用した実施の形態を説明したが、本発明は、これらの実
施の形態に限定されるものではない。
バイポーラトランジスタ及びその製造方法に本発明を適
用した実施の形態を説明したが、本発明は、これらの実
施の形態に限定されるものではない。
【００５６】例えば、本発明は、ＭＯＳトランジスタの
ソース／ドレイン拡散層に、多結晶シリコンのプラグや
引き出し電極等を接続形成する場合にも適用が可能であ
る。また、本発明は、不純物拡散層に多結晶シリコンを
接続形成する場合に限らず、多結晶シリコン又は金属等
からなる配線層に多結晶シリコン配線等を接続形成する
場合にも適用が可能である。これらの場合、いずれも、
本発明に従って接続部にフッ素を導入することにより、
接続界面に存在する可能性の有る自然酸化膜による接続
抵抗の増大を低減させることができる。また、自然酸化
膜の存在による接続抵抗のばらつきも低減させることが
できる。
ソース／ドレイン拡散層に、多結晶シリコンのプラグや
引き出し電極等を接続形成する場合にも適用が可能であ
る。また、本発明は、不純物拡散層に多結晶シリコンを
接続形成する場合に限らず、多結晶シリコン又は金属等
からなる配線層に多結晶シリコン配線等を接続形成する
場合にも適用が可能である。これらの場合、いずれも、
本発明に従って接続部にフッ素を導入することにより、
接続界面に存在する可能性の有る自然酸化膜による接続
抵抗の増大を低減させることができる。また、自然酸化
膜の存在による接続抵抗のばらつきも低減させることが
できる。
【００５７】
【発明の効果】本発明によれば、半導体層又は導電層に
接続形成する多結晶シリコン層にフッ素を導入すること
により、例えば、半導体層又は導電層と多結晶シリコン
層との間の界面に不可避的に形成された自然酸化膜が素
子特性に与える影響を低減させることができる。従っ
て、例えば、ポリシリコンエミッタ型バイポーラトラン
ジスタの電流増幅率ｈFE等の素子特性のばらつきを小さ
くすることができて、安定した性能の半導体装置を得る
ことができる。
接続形成する多結晶シリコン層にフッ素を導入すること
により、例えば、半導体層又は導電層と多結晶シリコン
層との間の界面に不可避的に形成された自然酸化膜が素
子特性に与える影響を低減させることができる。従っ
て、例えば、ポリシリコンエミッタ型バイポーラトラン
ジスタの電流増幅率ｈFE等の素子特性のばらつきを小さ
くすることができて、安定した性能の半導体装置を得る
ことができる。
【００５８】また、例えば、製造工程において、その自
然酸化膜の形成を防止するための厳密な条件管理が実質
的に必要無くなり、プロセスマージンが増大するので、
生産性を向上させることができ、ひいては、製造コスト
の低減を達成することができる。
然酸化膜の形成を防止するための厳密な条件管理が実質
的に必要無くなり、プロセスマージンが増大するので、
生産性を向上させることができ、ひいては、製造コスト
の低減を達成することができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図３】本発明の第１の実施の形態による半導体装置を
示す概略断面図である。
示す概略断面図である。
【図４】フッ素導入によるバイポーラトランジスタの電
流増幅率の変化を示すグラフである。
流増幅率の変化を示すグラフである。
【図５】バイポーラトランジスタのベース電流及びコレ
クタ電流の測定に使用した回路の概略図である。
クタ電流の測定に使用した回路の概略図である。
【図６】フッ素導入の有無によるバイポーラトランジス
タのベース電圧とベース電流及びコレクタ電流との関係
を示すグラフである。
タのベース電圧とベース電流及びコレクタ電流との関係
を示すグラフである。
【図７】本発明の第２の実施の形態による半導体装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図８】従来の半導体装置の製造方法を工程順に示す概
略断面図である。
略断面図である。
１…ｐ型シリコン半導体基板、２…ｎ+ 埋め込み層、３
…ｎウェル（コレクタ）、４…ｐ層（ベース）、５…シ
リコン酸化膜、５ａ…ベース酸化膜、６…ｎ+層（コレ
クタ）、７、９…多結晶シリコン膜（エミッタ）、１０
…ｎ型不純物、１１…ｎ+ 層（エミッタ）、１２…フッ
素、１３…ベース電極、１４…エミッタ電極、１５…コ
レクタ電極、１６…ｐ+ 層、３０…フッ化タングステン
膜、１００…自然酸化膜
…ｎウェル（コレクタ）、４…ｐ層（ベース）、５…シ
リコン酸化膜、５ａ…ベース酸化膜、６…ｎ+層（コレ
クタ）、７、９…多結晶シリコン膜（エミッタ）、１０
…ｎ型不純物、１１…ｎ+ 層（エミッタ）、１２…フッ
素、１３…ベース電極、１４…エミッタ電極、１５…コ
レクタ電極、１６…ｐ+ 層、３０…フッ化タングステン
膜、１００…自然酸化膜
Claims (24)
- 【請求項１】 半導体層又は導電層の上に絶縁層を形成
する工程と、 前記絶縁層の上に第１の多結晶シリコン層を形成する工
程と、 前記第１の多結晶シリコン層及び前記絶縁層の所定位置
に前記半導体層又は導電層に達する開孔を形成する工程
と、 前記開孔の内部及び前記第１の多結晶シリコン層上に第
２の多結晶シリコン層を形成する工程と、 前記第１及び／又は第２の多結晶シリコン層に第１の不
純物を導入する工程と、 前記第１及び／又は第２の多結晶シリコン層にフッ素を
導入する工程と、 熱処理を施し、前記第１の不純物及び前記フッ素を前記
第１及び第２の多結晶シリコン層に拡散せしめる工程
と、 前記第１及び第２の多結晶シリコン層を、前記開孔の領
域を含む所定パターンに加工する工程と、を有する半導
体装置の製造方法。 - 【請求項２】 前記半導体層が、半導体基板の表面領域
に形成された不純物拡散層である、請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記導電層が、配線層である、請求項１
に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の不純物として、リン又はヒ素
を用いる、請求項１〜３のいずれか１項に記載の半導体
装置の製造方法。 - 【請求項５】 前記フッ素をイオン注入法により前記第
１及び／又は第２の多結晶シリコン層に導入する、請求
項１〜４のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項６】 前記フッ素を、１×１０15〜１×１０16
／ｃｍ2 のドーズ量で前記第１及び／又は第２の多結晶
シリコン層にイオン注入する、請求項５に記載の半導体
装置の製造方法。 - 【請求項７】 前記第１の不純物と前記フッ素を同時に
前記第１及び／又は第２の多結晶シリコン層にイオン注
入する、請求項５又は６に記載の半導体装置の製造方
法。 - 【請求項８】 イオン注入のイオン種として、前記第１
の不純物と前記フッ素の化合物を用いる、請求項７に記
載の半導体装置の製造方法。 - 【請求項９】 前記第１及び／又は第２の多結晶シリコ
ン層に前記第１の不純物を導入した後、前記第１及び／
又は第２の多結晶シリコン層に前記フッ素を導入すると
ともに、熱処理を施し、前記第１の不純物及び前記フッ
素を前記第１及び第２の多結晶シリコン層に拡散せしめ
る、請求項１〜４に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１及び／又は第２の多結晶シリ
コン層に前記第１の不純物を導入した後、前記第２の多
結晶シリコン層上に、フッ素を含有した金属層を形成
し、この金属層から前記第１及び第２の多結晶シリコン
層内にフッ素を拡散させる、請求項９に記載の半導体装
置の製造方法。 - 【請求項１１】 前記フッ素を含有した金属層として、
フッ化タングステンを用いる、請求項１０に記載の半導
体装置の製造方法。 - 【請求項１２】 半導体層又は導電層の上に絶縁層を形
成する工程と、 前記絶縁層の所定位置に、前記半導体層又は導電層に達
する開孔を形成する工程と、 前記開孔の内部及び前記絶縁層上に多結晶シリコン層を
形成する工程と、 前記多結晶シリコン層に第１の不純物を導入する工程
と、 前記多結晶シリコン層にフッ素を導入する工程と、 前記第１の不純物及び前記フッ素が導入された前記多結
晶シリコン層を熱処理する工程と、 前記多結晶シリコン層を、前記開孔の領域を含む所定パ
ターンに加工する工程と、を有する半導体装置の製造方
法。 - 【請求項１３】 前記半導体層が、半導体基板の表面領
域に形成された不純物拡散層である、請求項１２に記載
の半導体装置の製造方法。 - 【請求項１４】 前記導電層が、配線層である、請求項
１２に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１の不純物として、リン又はヒ
素を用いる、請求項１２〜１４のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項１６】 前記フッ素をイオン注入法により前記
多結晶シリコン層に導入する、請求項１２〜１５のいず
れか１項に記載の半導体装置の製造方法。 - 【請求項１７】 前記フッ素を、１×１０15〜１×１０
16／ｃｍ2 のドーズ量で前記多結晶シリコン層にイオン
注入する、請求項１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記第１の不純物と前記フッ素を同時
に前記多結晶シリコン層にイオン注入する、請求項１６
又は１７に記載の半導体装置の製造方法。 - 【請求項１９】 イオン注入のイオン種として、前記第
１の不純物と前記フッ素の化合物を用いる、請求項１８
に記載の半導体装置の製造方法。 - 【請求項２０】 前記多結晶シリコン層に前記第１の不
純物を導入した後、前記多結晶シリコン層の上に、フッ
素を含有した金属層を形成し、この金属層から前記多結
晶シリコン層内にフッ素を拡散させる、請求項１２〜１
５に記載の半導体装置の製造方法。 - 【請求項２１】 前記フッ素を含有した金属層として、
フッ化タングステンを用いる、請求項２０に記載の半導
体装置の製造方法。 - 【請求項２２】 半導体基板と、 前記半導体基板の表面領域に形成された不純物拡散層
と、 前記不純物拡散層に接続し、且つ、フッ素を１×１０19
〜１×１０21／ｃｍ3の濃度で含有した多結晶シリコン
層と、を備えた半導体装置。 - 【請求項２３】 前記不純物拡散層及び前記多結晶シリ
コン層が、リン又はヒ素を含有している、請求項２２に
記載の半導体装置。 - 【請求項２４】 前記不純物拡散層及び前記多結晶シリ
コン層が、ｎｐｎバイポーラトランジスタのエミッタ領
域を構成している、請求項２３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21003197A JPH1140572A (ja) | 1997-07-18 | 1997-07-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21003197A JPH1140572A (ja) | 1997-07-18 | 1997-07-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140572A true JPH1140572A (ja) | 1999-02-12 |
Family
ID=16582673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21003197A Pending JPH1140572A (ja) | 1997-07-18 | 1997-07-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140572A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| US9343554B2 (en) | 2013-02-28 | 2016-05-17 | Asahi Kasei Microdevices Corporation | Semiconductor device and manufacturing method of the same |
| US11862900B2 (en) | 2021-10-01 | 2024-01-02 | Teledyne Defense Electronics, Llc | Low partial discharge high voltage connector and methods |
-
1997
- 1997-07-18 JP JP21003197A patent/JPH1140572A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| US7615805B2 (en) | 2001-12-28 | 2009-11-10 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| US9343554B2 (en) | 2013-02-28 | 2016-05-17 | Asahi Kasei Microdevices Corporation | Semiconductor device and manufacturing method of the same |
| US11862900B2 (en) | 2021-10-01 | 2024-01-02 | Teledyne Defense Electronics, Llc | Low partial discharge high voltage connector and methods |
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