CN1459861A - 金属氧化物半导体晶体管及其制造方法 - Google Patents

金属氧化物半导体晶体管及其制造方法 Download PDF

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Abstract

本发明公开了一种互补式金属氧化物半导体晶体管及其制造方法。本发明提供制造具有增强式性能互补式金属氧化物半导体晶体管的方法，由于短通道特性和操作功率可通过p型金属氧化物半导体区域的双重穿透停止层而受控制，及n型金属氧化物半导体的操作功率也可通过第一轻度掺杂漏极区域和第二轻度掺杂漏极区域所组成的双重轻度掺杂漏极区域的掺杂物浓度而受控制。

Description

金属氧化物半导体晶体管及其制造方法
技术领域
本发明涉及半导体存储器及其制造方法；尤其涉及互补式金属氧化物半导体(CMOS)晶体管及其制造方法。
背景技术
互补式金属氧化物半导体(CMOS)晶体管包括nMOS晶体管和pMOS晶体管。若CMOS晶体管用于建构0.18微米及以下的存储器的周边电路，该CMOS晶体管包括具有栅极长度比最小线宽大的0.25微米及更大的nMOS及pMOS晶体管。上述的CMOS晶体管通过同时地形成表面通道nMOS晶体管的轻度掺杂漏极(LDD)，及埋入通道pMOS晶体管的冲击(punch)停止层建构而成。LDD区域和穿透停止层通过如磷的n型掺杂物的离子注入，在nMOS晶体管的形成区域和pMOS晶体管形成区域上形成，而无需掩模。
图1A至1B为显示制造CMOS晶体管的传统工艺的剖面图。
参照图1A，在形成用于隔离半导体衬底11中的各个器件的器件隔离层后，n型阱13形成于半导体衬底11中pMOS晶体管区域之上，接着n型场停止层14形成于n型阱13中。p型阱15形成于半导体衬底11中nMOS区域之上，且p型场停止层16形成于p型阱15上。
在形成p型场停止层16后，栅极氧化层17和栅极电极18形成于提供pMOS晶体管和nMOS晶体管的半导体衬底11上的选定区域上。最后，通过使用覆盖式离子注入法注入磷离子，且沉积氮化物层19于整个结构上，而形成n型穿透停止层20于pMOS晶体管上，以及形成n型LDD掺杂层21于nMOS晶体管上。
参照图1B，在氧化物层(未示出)沉积于整个结构上后，接触至栅极电极18横向侧的间隔壁22，通过回蚀工艺而形成。此时，氮化物层19和栅极氧化物层17同时以回蚀工艺应用至半导体衬底11的顶部表面而处理。附图标记17A和19A，分别为保留氮化物层和保留栅极氧化物层。
再者，p型源极/漏极区域23通过离子注入p型杂质于pMOS晶体管区域内形成，且n型源极/漏极区域24通过离子注入n型杂质于nMOS晶体管区域内形成。
在图1A和1B中，当n型LDD掺杂层21形成于nMOS晶体管区域上时，n型穿透停止层20同时形成于pMOS晶体管区域上。
然而，在上述的制造CMOS晶体管的传统方法中，因nMOS晶体管的LDD区域与pMOS晶体管的穿透停止层的形成条件相同，故无法获得pMOS晶体管和nMOS晶体管的最佳特性。结果，nMOS晶体管和pMOS晶体管的特性中的一个会劣化。
此外，上述传统方法，无法控制由各nMOS晶体管和pMOS晶体管所提供的短通道效应，因为在上述0.15微米的存储器件中外围电路的栅极长度低于0.25微米。
例如，当n型杂质通过离子注入从而同时形成LDD区域和穿透停止层时，pMOS晶体管的短通道效应，依照用于离子注入的n型杂质的数量而被限制，然而，nMOS晶体管的短通道特性被降低。同时，当n型杂质以最小限度的增加数量做离子注入，以增加nMOS晶体管的驱动电流时，阈值电压VT动态地增加，且驱动电流降低。因此，减少MOS晶体管的栅极长度为CMOS晶体管制造工艺设置了一项限制。
为克服上述的问题，另一项传统CMOS晶体管的制造方法由TakashiHori等提出，“具有倾斜注入冲击贯穿停止层(TIPS)的0.1微米CMOS技术”，IEDM，1994(后文中称作Takashi)。Takashi教导制造具约0.1微米栅极长度的CMOS晶体管的方法。Takashi的方法独立地施行离子注入以形成表面通道nMOS晶体管的冲击停止结构和使用不同掩模的埋入通道pMOS晶体管。
图2为解释Takashi的CMOS晶体管形成工艺的CMOS晶体管剖面图。
参照图2，栅极氧化物层25和栅极电极26，形成于半导体衬底24上，且间隔壁27形成于栅极电极26的两个横向侧。LDD区域28形成于nMOS晶体管区域中栅极电极26的两侧边缘。n+源极/漏极区域通过接触LDD区域28而形成，且p型穿透停止层30通过施行硼(B)的倾斜离子注入于LDD区域28的底部形成。在pMOS晶体管区域中，形成p+源极/漏极区域31，且n型穿透停止层32通过倾斜离子注入磷(P)于p+源极/漏极区域31的一侧上而形成。
Atsuki Hori等提出制造CMOS晶体管的另一项方法，其为“通过5keV离子注入和快速热回火制造的具有极浅源极/漏极结的0.05微米CMOS”IEDM，1994(后文中称作Atsuki)。Atsuki的方法教导制造nMOS晶体管和pMOS晶体管，通过使用自对准袋式注入(SPI)和源极/漏极延伸(SDE)而具有0.5纳米(nm)的栅极。
图3为解释Atsuki的形成工艺的CMOS晶体管剖面图。
参照图3，栅极氧化物层34与栅极电极35形成于半导体衬底33之上。同时，间隔壁36形成于栅极电极35的两横向侧。n+型源极/漏极延伸区域37A形成在nMOS晶体管的栅极电极35的两边缘。n+型源极/漏极区域38A，通过接触源极/漏极延伸区域37A而形成。p型自对准袋式注入层通过倾斜注入硼(B)在n+源极/漏极延伸区域37A下形成。n型自对准袋式注入层39B和P+源极/漏极延伸区域37B，形成于pMOS晶体管中栅极电极35的两侧边缘。p+型源极/漏极区域38B通过接触p+源极/漏极延伸区域37B和n型自对准袋式层39B而形成。
如上所述，Atsuki及Takasi提供了最佳化nMOS晶体管及pMOS晶体管的特性的方法。然而，该等方法对每一nMOS晶体管区域及pMOS晶体管区域使用不同掩模。还要执行如LDD掺杂工艺及源极/漏极延伸区域工艺的额外工艺。结果，制造工艺的复杂度增加，且制造费用同时增加。因此，上述的方法于制造半导体存储器是不适合的。
特别地，对于Atuski法，砷(As)用于形成nMOS晶体管的源极/漏极延伸区域。结果，当nMOS晶体管用于外围电路中时，会引起针对热载体的问题，而需要如外部电压的较高驱动电压。
因此，需要简单且低成本的制造CMOS晶体管的方法，以实现0.15微米的半导体器件，其中该方法可维持nMOS晶体管及pMOS晶体管的最佳特性并防止热载子的问题。
发明内容
因此，本发明的目的旨在提供，简单且低成本的制造CMOS晶体管的方法，以抑制短通道效应和热载子效应。
依照本发明的一项观点，提供一种半导体器件，包括：栅极电极和栅极氧化层，于半导体衬底上；间隔壁，形成于该层的侧面上；第一导电类型源极/漏极区域，形成于半导体衬底内的间隔壁的边缘；第二导电类型穿透停止层，形成于半导体衬底内的第一导电类型源极/漏极区域之间；第一导电类型源极/漏极延伸区域，占据自第一导电类型源极/漏极区域至栅极电极两侧的延伸区域；以及，第一导电类型轻度掺杂栅极(LDD)区域，紧邻源极/漏极区域且围绕源极/漏极延伸区域，其中第一导电类型LDD区域的结深度通过穿透停止层抑制。
依照本发明的另一项观点，其同时提供一种半导体器件，包括：具有nMOS区域和pMOS区域的半导体衬底；栅极电极与栅极氧化层，形成在各nMOS区域和pMOS区域之上；间隔壁，接触至该层的侧面；p型源极/漏极区域，通过排列在间隔壁的边缘，形成于pMOS区域内；n型源极/漏极区域，通过排列在间隔壁的边缘，形成于nMOS区域内；第一穿透停止层，通过重迭p型源极/漏极区域的底部而形成；第二穿透停止层，通过接触p型源极/漏极区域的一侧及间隔壁的底部上而形成；第三穿透停止层，通过接触n型源极/漏极区域的一侧而形成；源极/漏极延伸区域，通过接触n型源极/漏极区域的一侧及间隔壁的底部上而形成；以及，轻度掺杂漏极(LDD)区域，围绕源极/漏极延伸区域。
依照本发明的又一项观点，其同时提供一种制造CMOS晶体管的方法，包括：a)形成n型阱区域，于半导体衬底内；b)形成第一n型穿透停止层，于n型阱内；c)形成p型阱区域，于n型阱区域内；d)同时形成第一n型LDD区域，于p型阱区域内，以及第二n型穿透停止层，于n型阱区域内，通过离子注入杂质至栅极电极当作掩模；e)形成n型源极/漏极延伸区域，比第一LDD区域群中的一第一LDD区域具有高浓度杂质；f)形成第二n型LDD区域，围绕n型源极/漏极延伸区域；g)形成间隔壁，于栅极电极的一侧；h)形成p型源极/漏极区域，接触第一穿透停止层和第二穿透停止层；以及，i)形成n型源极/漏极区域，接触源极/漏极延伸区域及第一和第二LDD区域。
附图说明
本发明如上和其它目的以及特点，将会由下列优选实施例的描述连同相关附图而趋于明显，其中：
图1A至1B为显示制造CMOS晶体管的传统工艺的剖面图；
图2为解释Takashi的CMOS晶体管形成工艺的CMOS晶体管剖面图；
图3为解释Atsuki的CMOS晶体管形成工艺剖面图；
图4为依照本发明优选实施例的CMOS晶体管的剖面图；
图5A至5F为解释依照本发明优选实施例的制造CMOS晶体管方法的CMOS晶体管剖面图；以及
图6A至6G为显示依照本发明另一个优选实施例的制造CMOS晶体管方法的剖面图。
具体实施方式
图4为依照本发明优选实施例的CMOS晶体管的剖面图。
参照图4，一栅极氧化物层52A形成于半导体衬底41的nMOS区域和pMOS区域上，且一栅极图案通过依序堆叠一多硅晶层53、一金属层54和一硬掩模层55而形成于栅极氧化物层52A上。一横向氧化物56形成于多硅晶层53的横向侧，及一氮化物间隔壁57A形成于栅极图案的周围，且接触至栅极氧化物层52A。一氧化物间隔壁64形成于氮化物间隔壁57A的两侧。在pMOS区域中的p+源极/漏极区域65及在nMOS区域中的n+源极/漏极区域66，通过对准氧化物间隔壁64的边缘而形成。第一n型穿透停止层46，通过彼此堆叠形成于p+源极/漏极区域65的底部之下，及第二n型穿透停止层58形成于p+源极/漏极区域65的一侧上。一p型穿透停止层61形成于n+源极/漏极区域66的一侧上。
一n+源极/漏极延伸区域62，通过接触n+源极/漏极区域66的一侧并延伸至栅极图案的一侧而形成。一第二LDD区域63围绕n+源极/漏极延伸区域62。
如图4所示，第二LDD区域63通过多次掺杂相同杂质而具有多层结构。n+源极/漏极延伸区域62和第二LDD区域63为电导体的等同杂质掺杂层，且具有不同的扩散速率。第二LDD区域63延伸得比n+源极/漏极延伸区域62快。n+源极/漏极延伸区域62为砷(As)掺杂层，且第二LDD区域63为磷(P)掺杂层。第二LDD区域63的杂质浓度比n+源极/漏极区域66和n+源极/漏极延伸区域62的杂质浓度相对低。
图5A至5F为解释依本发明优选实施例的制造CMOS晶体管方法的CMOS晶体管剖面图。
如图5A所示，一器件隔离层43形成于半导体衬底41上。硅局部氧化技术(LOCOS)或浅沟槽隔离技术(STI)被使用，以形成器件隔离层43。
在形成器件隔离层43后，第一掩模43形成。第一掩模43通过涂布光敏薄膜于衬底41上并经过曝光和显影工艺图案化光敏薄膜，而开放pMOS区域。在形成第一掩模43后，n型阱44和n型p通道堆砌(file)停止层45，通过离子注入磷(P)离子于pMOS区域上而依序形成。磷为n型杂质。
再者，第一n型穿透停止层46通过离子注入如砷(As)或锑(Sb)等重离子种类的n型杂质，而形成于pMOS区域的通道形成区域的底部。在形成第一n型穿透停止层46后，p型p通道离子注入层47通过离子注入p型杂质形成于导体衬底41之下，以控制pMOS晶体管的阈值电压。
n型阱44的离子注入深度为最深，n型p通道堆砌停止层45、第一n型穿透停止层46及p型p通道离子注入层47的注入深度依序逐渐变浅。
如图5B所示，在移除第一掩模43后，第二掩模48通过涂布光敏薄膜于pMOS区域以外的衬底41上并经过曝光和显影工艺图案化光敏薄膜，而开放nMOS区域。
再者，p型杂质通过使用第二掩模层48，注入离子至开放的nMOS区域以依序形成p型阱49和p型n通道场停止层50。在形成p型n通道场停止层50后，p型n通道离子注入层51通过注入离子p型杂质形成于导体衬底41表面附近，以控制nMOS晶体管的阈值电压。p型阱49的离子注入深度为最深，p型n通道场停止层50及p型n通道离子注入层51的注入深度依序变浅。
如图5C所示，在移除第二掩模48后，栅极氧化物层52形成于半导体衬底41上。上述栅极氧化物层52、多晶硅层53、金属层54和硬掩模55硅依序堆叠。
再者，硬掩模55、金属层54和多晶硅层53通过同时使用栅极掩模(未示出)而图案化，或在硬掩模55首先图案化后，金属层54和多晶硅层53同时形成。
金属层54和多晶硅层53的栅极电极，可以是多单一多晶硅层，然而多晶硅层和金属层的堆叠层是为了高速操作和电极的电阻率。扩散阻挡层、钨的堆叠层如WN/W及(TiN/W)和硅化钨，用来作为金属层54。
再者，施行栅极再氧化工艺，以通过用于栅极图案的蚀刻工艺修复栅极氧化物层52的损伤。在栅极再氧化工艺后，因多晶硅层53的横向侧被氧化，氧化物(后文中称横向氧化物)形成于多晶硅层53的两横向例。
栅极再氧化工艺修复在蚀刻栅极图案时的微小沟痕和栅极氧化物层52的损失，并氧化栅极氧化物层52表面上保留的蚀刻残余。同时，在栅极图案边缘的栅极氧化物层52的厚度被增加，以增加可靠度。
在栅极再氧化工艺后，氮化物层57沉积于整个表面上。氮化物层57和横向氧化物56构成偏移(offset)间隔壁。
再者，第二n型穿透停止层58形成于pMOS区域上，且第一LDD区域59同时通过离子注入n型杂质(P)形成于氮化物层57的整个表面，而无需掩模处理。
如图5D所示，第三掩模60的形成是，通过涂布光敏薄膜于磷离子已注入于其上的上述结构整个表面上并经过曝光和显影工艺图案化光敏薄膜。第三掩模60开放nMOS区域且关闭pMOS区域。在形成第三掩模60后，nMOS晶体管的p型穿透停止层61的形成是通过以倾斜角度注入p型杂质于经由第三掩模60所露出的nMOS区域上。p型穿透停止层61位于第一LDD区域的下方。
参照图5E，n+型源极/漏极延伸区域62，通过不移除第三掩模60，而离子注入高浓度的砷(As)而形成。第二LDD区域63通过离子注入磷(P)而形成。
第二LDD区域63的深度与第一LDD区域59相同或比其浅，且比n+型源极/漏极延伸区域62深。第一和第二LDD区域的杂质浓度很低。
由于第一LDD区域59和第二LDD区域63相同，第一LDD区域59的解释在此省略，而第二LDD区域63的解释如下。
最后，第二LDD区域63具有包围n+型源极/漏极延伸区域62的构型。
此时，磷的离子注入，以具有90°或在两方向或多重注入方向以0°至15°的较低的倾斜角度。通过合并上述两项方法而离子注入磷亦为可能。
参照图5F，在移除第三掩模60后，氧化物层沉积于整个表面上。氧化物间隔壁64通过蚀刻表面而形成于整个表面上。此时，氮化物层和栅极氧化层同时蚀刻，且保留以作为氮化物层间隔壁57A和栅极氧化层52A。
再者，源极/栅极区域通过使用另一掩模于各晶体管区域上形成。例如，p+源极/漏极区域65通过离子注入高浓度p型杂质而形成，且n+源极/漏极区域66通过离子注入高浓度n型杂质而形成。
图6A至6G为解释依照本发明另一优选实施例的制造CMOS晶体管方法的CMOS晶体管剖面图。图6A至6G图亦显示，若DRAM和CMOS晶体管形成于外围电路II上，nMOS晶体管形成于单胞区域I上。
此后，在单胞区域I中的pMOS晶体管的区域为单胞区域。在外围电路II中的pMOS晶体管的区域为pMOS区域，及在外围电路II中的nMOS晶体管的区域为nMOS区域。
参照图6A，单胞区域I和外围电路单元II在单胞区域I和外围电路单元II已定义的半导体衬底71上隔离。器件隔离层72形成以隔离各单元器件。LOCOS法和STI法可被用于形成器件隔离层72。
再者，光敏薄膜涂布在半导体衬底71上，且通过曝光和显影工艺图案化，以形成露出外围电路单元II中pMOS区域的第一掩模73。在第一掩模73形成后，n型阱74和n型p通道场停止层75通过离子注入n型杂质磷(P)而形成。
重离子类型的n型杂质，如砷(As)和锑(Sb)，离子注入至pMOS区域，以形成第一n型穿透停止层76。在形成第一n型穿透停止层76后，p型p通道离子注入层77通过离子注入p型杂质形成于半导体衬底71表面之下，以控制pMOS晶体管的阈值电压。
n型阱74的离子注入深度为最深，离子注入深度依n型p通道场停止层75、第一n型穿透停止层76和p型p通道离子注入层77的顺序而变浅。
参照图6B，在移除第一掩模层73后，第二掩模层78形成于除了pMOS区域外的半导体衬底71上，其通过涂布光敏薄膜并经过曝光和显影工艺图案化光敏薄膜而形成。即，第二掩模层78露出单胞区域I和外围电路单元II的nMOS区域，
再者，一p型阱79和p型n通道场停止层80，通过离子注入p型杂质于第二掩模层78所露出的单胞区域I和nMOS区域而形成。p型n通道离子注入层81通过离子注入p型杂质而形成，以控制nMOS晶体管的阈值电压。p型阱的离子注入深度为最深，且离子注入深度依p型n通道场停止层80、p型n通道离子注入层81的顺序而变浅。
参照图6C所示，在移除第二掩模层78后，第三掩模层82的形成是通过涂布光敏薄膜并经过曝光和显影工艺图案化光敏薄膜。第三掩模层82露出单胞区域I。在形成第三掩模层82后，阈值电压控制层83通过离子注入p型杂质于露出的单胞区域I而形成，以控制单胞晶体管的阈值电压。
参照图6D，在移除第三掩模层82后，栅极氧化物层84形成于半导体的衬底71上。多晶硅层85、金属层86和硬掩模87堆叠于栅极氧化物层84之上。
栅极图案通过依序堆叠多晶硅层85、金属层86和硬掩模87而形成。多晶硅层85、金属层86和硬掩模87通过使用栅极掩模(未示出)而同时图案化，或硬掩模87首先图案化，而多晶硅层85和金属层86同时图案化。
包括多晶硅层85和金属层86的栅极电极，可以是多单层的多晶硅层，然而，多晶硅层和金属层的堆叠层是为了高速操作和电极的电阻率。扩散阻挡层和钨的堆叠层如WN/W及TiN/W和硅化钨，用来作为金属层。
再者，施行栅极再氧化工艺，通过用于栅极图案的蚀刻工艺以修复栅极氧化物层84的损伤。在栅极再氧化工艺后，因多晶硅层85的横向侧被氧化，而氧化物(后文中称横向氧化物)形成于多晶硅层85的两横向侧。
栅极再氧化工艺修复在蚀刻栅极图案时的微小沟痕和栅极氧化物层84的损失，并氧化栅极氧化物层84上保留的蚀刻残余。同时，在栅极图案边缘的栅极氧化物层84的厚度被增加，以增加可靠度。
在栅极再氧化工艺后，氮化物层89形成于整个表面上。氮化物层89和横向氧化物88，建构成第一偏移间隔壁。
再者，第二n型穿透停止层90形成于外围电路单元II的pMOS区域上，且在外围电路单元II中nMOS区域上的第一LDD区域92和单胞晶体管的LDD区域91同时通过离子注入如磷的n型杂质形成于氮化物层89的整个表面，而无需掩模处理。
如图6E所示，第四掩模93的形成是，通过涂布光敏薄膜于磷离子已注入于其上的上述结构整个表面上，并经过曝光和显影工艺图案化光敏薄膜。第四掩模开放外围电路单元II的nMOS区域且关闭pMOS区域和单胞晶体管区域。在形成第四掩模93后，nMOS晶体管的p型穿透停止层94通过倾斜角度注入p型杂质。p型穿透停止层94位于第一LDD区域92下方。
参照图6F，n+型源极/漏极延伸区域95，通过不移除第四掩模93时离子注入高浓度的砷(As)而形成。第二LDD区域96通过离子注入磷(P)而形成。
第二LDD区域96的深度与第一LDD区域92相同或比其浅，且比n+型源极/漏极延伸区域95深。第一和第二LDD区域92和96的杂质浓度很低。
由于第一LDD区域92和第二LDD区域96相同，第一LDD区域92的解释在此省略，而第一LDD区域96的解释如下。
最后，第二LDD区域96具有包围n+型源极/漏极延伸区域95的构形。
此时，磷的离子注入，以具有90°或在两方向或多重注入方向以0°至15°的较低的倾斜角度，以形成第二LDD区域96。
参照图6G，在移除第四掩模93后，氧化物层沉积于上述结构的整个表面上。氧化物层97通过施行回蚀工艺至整个表面，或施行回蚀工艺并使用掩模覆盖单胞区域而形成。此时，氮化物层和栅极氧化层同时蚀刻，且被保留以作为氮化物层间隔壁89A和栅极氧化层84A。
再者，源极/栅极区域通过使用另一掩模于各晶体管区域上而形成。例如，p+源极/漏极区域98通过离子注入高浓度p型杂质而形成，且n+源极/漏极区域99通过离子注入高浓度n型杂质而形成。
此时，因单胞晶体管的n+源极/漏极区域100，在大量离子注入时，会有新问题，采用自动沉积法用于形成n+源极/漏极区域100。自动沉积法使用来自已掺杂多晶硅栓柱或已掺杂epi硅栓柱的热扩散。
如上所述的方法，可制造包括以重离子注入形成的第一穿透停止层46和76以及用以离子注入磷的第二穿透停止层58和90的双重穿透停止层结构的埋入通道pMOS晶体管。此双重穿透停止层结构可防止pMOS晶体管的短通道效应，且使生产具100纳米(nm)的栅极长度的pMOS晶体管为可能。
因此，本发明可生产低成本的短通道CMOS晶体管。
同时，外围电路单元II的nMOS晶体管具有独立LDD结构，因第二LDD区域分离地形成于通过注入磷离子形成的第一LDD区域后。因此，nMOS晶体管可被独立控制。
更进一步，nMOS晶体管的热载子问题被限制，因周边电路单元的nMOS晶体管具有包围掺杂砷的n+源极/漏极区域的掺杂磷的第二LDD区域
此时，具有双重LDD区域和源极/漏极延伸区域的nMOS晶体管的短通道特性，与具有源极/漏极延伸区域的nMOS晶体管相比，通过磷的侧面延伸而降低，然而，侧面延伸并非严重问题，因双重LDD层的掺杂浓度较低，且因p型穿透停止层位于双重LDD层之下，可被充分的限制的是双重LDD层的结变深。因此，由磷的侧面延伸所导致的劣化，在本发明中并不会发生。
其次，若使用薄氧化层和氮化物层的筛层的低能量离子注入，双重LDD层的结深度可被实现为20纳米(nm)。结果，因双重LDD层的结深度满足70纳米nMOS和70纳米单胞晶体管的需求，70纳米nMOS和70纳米单胞晶体管可被实现。
本发明可用于制造具三阱结构的CMOS器件，具有一埋入掺杂层以防止闩锁的半导体衬底的CMOS器件，一用于具有埋入掺杂层以防止闩锁(1atch-up)的半导体结构的CMOS器件，一实现在外延生长的晶片上具有埋入掺杂层以防止闩锁的CMOS器件和用于SOI电路板的CMOS器件。
本发明可制造具低成本和简单工艺的CMOS晶体管。因施行双重穿透停止层，其亦可独立控制nMOS和CMOS的特性。
同时，通过本发明，可实现具有70纳米栅极的表面通道nMOS和具有0.1微米栅极的埋入通道pMOS的CMOS晶体管，且具有较少制作工艺。
其次，本发明提供产生LDD区域的方法，因低浓度掺杂LDD区域包围高浓度源极/漏极延伸区域，其可限制由nMOS的热载子效应导致的劣化。
其次，本发明提供生产具增强性能CMOS晶体管的方法，由于短通道特性和操作功率可通过pMOS区域的双重穿透停止层而受控制，及nMOS区域的操作功率亦可通过结合第一LDD区域和第二LDD区域的双重LDD区域的杂质浓度而受控制。
虽然本发明依照特定的优选实施例而叙述，本领域技术人员可以在不偏离本发明权利要求的范畴内，作各种的变化和修正是极为明显的。

Claims (21)

1.一种半导体，包括：
一栅极电极和一栅极氧化层，位于一半导体衬底上；
间隔壁，形成于该层的侧面；
一第一导电类型源极/漏极区域，形成于该半导体衬底内该间隔壁的边缘；
一第二导电类型穿透停止层，形成于该半导体衬底中的该第一导电类型源极/漏极区域之间的区域中；
一第一导电类型源极/漏极延伸区域，占据自该第一导电类型源极/漏极区域至该栅极电极两边的延伸区域；以及
一第一导电类型轻度掺杂漏极区域，毗邻该源极/漏极区域且围绕该源极/漏极延伸区域，其中，该第一导电类型轻度掺杂漏极区域的结深度由该穿透停止层限制。
2.如权利要求1所述的半导体，其中，该第一导电类型轻度掺杂漏极区域与该第一导电类型源极/漏极区域及该第一导电类型源极/漏极延伸区域相比，具有较低杂质浓度。
3.如权利要求1所述的半导体，其中，该第一导电类型源极/漏极延伸区域的厚度比该第一导电类型源极/漏极区域薄，且该第一导电类型轻度掺杂漏极区域的深度比该第一导电类型源极/漏极延伸区域深、并比该源极/漏极区域浅。
4.如权利要求1所述的半导体，其中，该第一导电类型轻度掺杂漏极区域至少具有围绕该第一导电类型源极/漏极延伸区域的双重结构。
5.如权利要求1所述的半导体，还包括：
一第二导电类型场停止层，其比该第二导电类型穿透停止层深；以及
一第二导电类型阱区域，其比该第一导电类型场停止层深。
6.如权利要求1所述的半导体，其中，该第一导电类型源极/漏极延伸区域和该第一导电类型轻度掺杂漏极区域为具有不同扩散速率的导电类型杂质掺杂层，且该第一导电类型轻度掺杂漏极区域中杂质的扩散速率较快。
7.如权利要求6所述的半导体，其中，砷被注入该第一导电类型源极/漏极延伸区域，且磷被注入该第一导电类型轻度掺杂漏极区域。
8.一种半导体器件，包括：
一具有n型金属氧化物半导体区域和p型金属氧化物半导体区域的半导体衬底；
一栅极电极及一栅极氧化层，形成在每一个该n型金属氧化物半导体区域和p型金属氧化物半导体区域上；
间隔壁接触至该层的侧面；
一p型源极/漏极区域，通过排列在该间隔壁的边缘，形成于该p型金属氧化物半导体区域内；
一n型源极/漏极区域，通过排列在该间隔壁的边缘，形成于该n型金属氧化物半导体区域内；
一第一穿透停止层，通过重叠在该p型源极/漏极区域的底部上而形成；
一第二穿透停止层，通过接触该p型源极/漏极区域的一侧且而形成在该间隔壁的底部上；
一第三穿透停止层，通过接触该n型源极/漏极区域的一侧而形成；
一源极/漏极延伸区域，通过接触该n型源极/漏极区域的一侧且而形成在该间隔壁的底部上；以及
一轻度掺杂漏极区域，围绕该源极/漏极延伸区域。
9.如权利要求8所述的半导体器件，其中，该轻度掺杂漏极区域通过多次掺杂相同杂质而具有多层结构。
10.如权利要求8所述的半导体器件，其中，该源极/漏极延伸区域和该轻度掺杂漏极区域为具有不同扩散速率的导电类型杂质掺杂层，且该第一导电类型轻度掺杂漏极区域中杂质的扩散速率较快。
11.如权利要求10所述的半导体器件，其中，该源极/漏极延伸区域为砷掺杂层，该轻度掺杂漏极区域为磷掺杂层。
12.如权利要求8所述的半导体器件，其中，该轻度掺杂漏极区域的杂质浓度比该n型源极/漏极区域及该源极/漏极延伸区域低。
13.如权利要求8所述的半导体器件，其中该第一穿透停止层为砷掺杂层，且该第二穿透停止层为磷掺杂层。
14.一种制造互补式金属氧化物半导体晶体管的方法，包括：
(a)形成一n型阱区域于一半导体衬底内；
(b)形成一第一n型穿透停止层于该n型阱内；
(c)形成一p型阱区域于该n型阱区域内；
(d)通过离子注入杂质至栅极电极，同时形成第一n型轻度掺杂漏极区域于该p型阱区域内，及第二n型穿透停止层于该n型阱区域内，当作掩模；
(e)形成一具有比该多个第一轻度掺杂漏极区域中的第一轻度掺杂漏极区域高的杂质浓度的n型源极/漏极延伸区域；
(f)形成一围绕该n型源极/漏极延伸区域的第二n型轻度掺杂漏极区域；
(g)形成一间隔壁于该栅极电极的一侧；
(h)形成接触该第一穿透停止层和该第二穿透停止层的p型源极/漏极区域；以及
(i)形成接触该源极/漏极延伸区域及该第一和第二轻度掺杂漏极区域的n型源极/漏极区域。
15.如权利要求14所述的方法，其中，该第二轻度掺杂漏极区域的深度与该第一轻度掺杂漏极区域相同或比其深。
16.如权利要求14所述的方法，更包括(j)于该第一轻度掺杂漏极区域形成后，在该第一轻度掺杂漏极区域底部形成第一p型穿透停止层。
17.如权利要求14所述的方法，其中，该第一和第二轻度掺杂漏极区域的杂质浓度比该源极/漏极延伸区域低。
18.如权利要求14所述的方法，其中，该第一和第二轻度掺杂漏极区域通过离子注入第一n型杂质而形成，且该源极/漏极延伸区域通过离子注入第二n型杂质而形成，其中该第一n型杂质比该第二n型杂质散播得更快。
19.如权利要求14所述的方法，其中，该第一n型杂质为磷，且该第二n型杂质为砷。
20.如权利要求14所述的方法，其中，该第一穿透停止层通过离子注入砷或锑而形成。
21.如权利要求14所述的方法，其中，步骤(e)离子注入磷至整个表面。
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