CN101452886B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件，包括：位于半导体衬底中的隔离结构，位于有源区中的沟道导电类型为n型的MOS晶体管区域的深n型掺杂阱；形成于半导体衬底上的n型的MOS晶体管。所述深n型掺杂阱位于该区域的p型掺杂阱之下、与其两侧n型掺杂阱相电连接、且其离子掺杂浓度峰值与等深度下的n型掺杂阱的掺杂离子浓度等范围。本发明还提供了一种上述半导体器件的形成方法。本发明通过在半导体衬底中的n型MOS晶体管所在区域形成深n型掺杂阱，实现对n型MOS晶体管与半导体衬底进行纵向隔离和两侧的半导体器件进行横向隔离，减小了混合集成电路中的噪声耦合问题。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体器件及其形成方法。
背景技术
现代CMOS技术的发展，可以把高速数字电路和高性能模拟电路集成在一起形成混合信号集成电路，即单芯片系统(SoC)。但是在混合电路中，由于数字状态的开关瞬态电流较大，形成扰动电荷，这些扰动电荷能通过半导体衬底耦合进敏感的模拟电路中，形成基底噪声，造成干扰。
对于更高集成度的新型SoC的设计者而言，半导体几何尺寸的不断缩小已使基底噪声耦合成为很大问题。目前一般通过“三阱”工艺，即在半导体衬底中增加深n型掺杂阱来降低干扰。
图1为现有技术的减少衬底噪声耦合的器件结构示意图。包括位于半导体衬底10中的隔离结构11，把半导体衬底10分为第一有源区20、第二有源区30及第三有源区40；位于第一有源区20和第三有源区40的n型掺杂阱12；位于第二有源区30的p型掺杂阱13；还包括位于半导体衬底10中的深n型掺杂阱14；以及位于半导体衬底10上的n型的MOS晶体管15和p型MOS晶体管16。所述深n型掺杂阱14位于n型掺杂阱12和p型掺杂阱13之下。采用这种“三阱”结构可以防止有源区晶体管产生的扰动电荷穿入半导体衬底10中，造成衬底噪声，但是这些扰动电荷依然会通过深n型掺杂阱14对相邻半导体器件造成干扰(如图中箭头方向所示)，尤其是随着半导体器件尺寸的越来越小，其对扰动电荷引起的电压变化越来越敏感。
现有技术还公开了一种采用网格状的深n型掺杂阱，所述深n型掺杂阱与n型掺杂阱下表面相接触，从而可以整体控制存在于一种导电类型的区域中的晶体管和存在于相反导电类型的区域中的晶体管的栅电极的阈值电压，同时抑制噪声传播。
在申请号为200510113754的中国专利申请中还可以发现更多与上述技术方案相关的信息。但是上述技术方案的深n型掺杂阱把n型掺杂阱和p型掺杂阱相连，虽然使半导体衬底与半导体器件之间的纵向隔离，但是对横向的相邻半导体器件之间的隔离效果不大，且随着半导体器件尺寸的缩小，相邻半导体器件之间的电压扰动及体内缺陷所产生的可动电荷与衬底漏电流一同形成相互信号干扰，或者通过深n型掺杂阱影响周围的半导体器件的电位，从而影响整个电路的性能，半导体器件对这些干扰信号越来越敏感。
发明内容
本发明解决的问题是提供一种半导体器件，通过仅在n型MOS晶体管所在区域注入n型离子形成深n型掺杂阱，减少混合电路中半导体衬底的噪声耦合问题。
为解决上述问题，本发明一种半导体器件的形成方法，包括如下步骤：在半导体衬底中形成隔离结构，把半导体衬底分为不同有源区；在有源区的沟道为第一导电类型的MOS晶体管区域形成第二导电类型的掺杂阱；在有源区的沟道为第二导电类型的MOS晶体管区域形成第一导电类型的掺杂阱，所述第一、第二导电类型相反，分别为为n型或者p型；在有源区的沟道导电类型为n型的MOS晶体管区域内进行深离子注入形成深n型掺杂阱，所述深n型掺杂阱位于该区域的p型掺杂阱之下、与其两侧沟道导电类型为p型的MOS晶体管区域的掺杂阱相电连接、且其离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度等范围；对第一、第二导电类型掺杂阱及深n型掺杂阱进行退火；在半导体衬底上形成沟道分别为第一导电类型和第二导电类型的MOS晶体管。
可选地，所述深n型掺杂阱的离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度范围为1.0E17cm-3至1.0E18cm-3。
可选地，形成所述深n阱与沟道导电类型为n型的MOS晶体管区域的掺杂阱采用相同的掩模版。
可选地，形成所述深n型掺杂阱的离子注入能量范围为650至2000KeV范围，剂量范围为5.0E12至6.0E13cm-2范围。
可选地，形成所述深n型掺杂阱的离子注入角度为0至7°。
可选地，沟道导电类型为n型的MOS晶体管区域的掺杂阱为通过注入硼离子形成，注入能量范围为100至300KeV，剂量范围为5.0E12cm-2至6.0E13cm-2。
可选地，沟道导电类型为p型的MOS晶体管区域的掺杂阱为通过注入磷离子形成，注入能量范围为300至500KeV，剂量范围为5.0E12至6.0E13cm-2。
可选地，所述退火温度范围为1000至1070℃，时间为10秒至60秒。
相应地，本发明还提供一种半导体器件，包括：位于半导体衬底中的隔离结构，把半导体衬底分为不同有源区；位于有源区的沟道为第一导电类型的MOS晶体管区域的第二导电类型的掺杂阱；位于有源区的沟道为第二导电类型的MOS晶体管区域的第一导电类型的掺杂阱，所述第一、第二导电类型相反，分别为n型或者p型；位于半导体衬底上的沟道分别为第一导电类型和第二导电类型的MOS晶体管；还包括位于有源区中的沟道导电类型为n型的MOS晶体管区域的深n型掺杂阱，所述深n型掺杂阱位于该区域的p型掺杂阱之下、与其两侧沟道导电类型为p型的MOS晶体管区域的掺杂阱相电连接、且其离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度等范围。
可选地，所述深n型掺杂阱的离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度范围为1.0E17cm-3至1.0E18cm-3。
可选地，形成所述深n型掺杂阱与沟道导电类型为n型的MOS晶体管区域的掺杂阱采用相同的掩模版。
可选地，形成所述深n型掺杂阱的离子注入能量范围为650至2000KeV范围，剂量范围为5.0E12至6.0E13cm-2范围。
可选地，形成所述深n型掺杂阱的离子注入角度为0至7°。
与现有技术相比，本技术方案具有以下优点：通过仅在半导体衬底中的n型MOS晶体管所在区域形成深n型掺杂阱，实现对n型MOS晶体管与半导体衬底进行纵向隔离和两侧的p型MOS晶体管进行横向隔离，从而减小了混合电路中半导体衬底中的噪声耦合问题。
附图说明
图1是现有技术的减少衬底噪声耦合的器件结构示意图；
图2是本发明的形成半导体器件流程示意图；
图3至图8是根据图2形成半导体器件的结构示意图；
图9是不同注入能量下形成的深n型掺杂阱与p型掺杂阱之间形成的PN结的击穿电压(VBD)以及电容(Cj0)的曲线。
具体实施方式
本发明提供一种半导体器件，通过仅在半导体衬底中的NMOS晶体管所在区域形成深n型掺杂阱，实现对NMOS晶体管与半导体衬底进行纵向隔离和两侧的PMOS晶体管进行横向隔离，减小了混合电路中半导体衬底中的噪声耦合问题。
参照图2，首先提供一种形成该半导体器件流程示意图，包括如下步骤：执行步骤S201，在半导体衬底中形成隔离结构，把半导体衬底分为不同有源区；执行步骤S202，在有源区的沟道为第一导电类型的MOS晶体管区域形成第二导电类型的掺杂阱；执行步骤S203，在有源区的沟道为第二导电类型的MOS晶体管区域形成第一导电类型的掺杂阱，所述第一、第二导电类型相反，分别为为n型或者p型；执行步骤S204，在有源区的沟道导电类型为n型的MOS晶体管区域内进行深离子注入形成深n型掺杂阱，所述深n型掺杂阱位于该区域的p型掺杂阱之下、与其两侧沟道导电类型为p型的MOS晶体管区域的掺杂阱相电连接、且其离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度等范围；执行步骤S205，对第一、第二导电类型掺杂阱及深n型掺杂阱进行退火；执行步骤S206，在半导体衬底上形成沟道分别为第一导电类型和第二导电类型的MOS晶体管。
以下通过依据附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚：
首先参照图3，为半导体衬底100，所述半导体衬底可以为第IV主族的硅或者锗，或者为III-V族化合物半导体。
参照图4，在半导体衬底100中形成隔离结构101，把半导体衬底分为不同有源区，如图3的第一有源区120、第二有源区130和第三有源区140。所述隔离结构101可以为浅沟槽隔离(STI)结构或者局部氧化隔离(LOCOS)结构。在65nm以下优选浅沟槽隔离(STI)结构。所述第一有源区120、第二有源区130和第三有源区140为沟道具有不同导电类型的MOS晶体管所在区域。
参照图5，为在第一有源区120和第三有源区140形成第一导电类型的掺杂阱的结构示意图。所述掺杂阱的导电类型与MOS晶体管的沟道导电类型相反，本实施例中，第一有源区120和第三有源区140为待形成沟道导电类型为p型的MOS晶体管区域，故形成n型掺杂阱104。具体步骤包括：在半导体衬底100上形成第一掩膜层102，保护住第二有源区130；进行第一离子注入103，形成n型掺杂阱104。所述第一离子注入103注入的离子为n型，可以为P离子或者As离子。作为本实施例的实施方式，第一离子注入103注入的离子为P离子，注入能量范围为300至500KeV，剂量范围为5E12至6E13cm-2。
参照图6，为在第二有源区130形成第二导电类型的掺杂阱107的结构示意图。所述第二导电类型与第一导电类型相反，为n型或者p型。本实施例中，第二有源区130为待形成沟道导电类型为n型的MOS晶体管区域，故形成p型掺杂阱107。具体步骤包括：在半导体衬底100上形成第二掩膜层105，保护住第一有源区120、第三有源区140；进行第二离子注入106，形成p型掺杂阱107。所述第二离子注入106注入的离子为p型，可以为B离子。作为本实施例的实施方式，第二离子注入106注入的离子为B离子，注入能量范围为100至300KeV，剂量范围为5.0E12至6.0E13cm-2。
参照图7，为在第二有源区130形成深n型掺杂阱110的结构示意图。所述深n型掺杂阱110位于该第二有源区130的p型掺杂阱107之下、与n型掺杂阱104相电连接、且其离子掺杂浓度峰值与等深度下的n型掺杂阱104的掺杂离子浓度等范围，该范围为1.0E17至1.0E18cm-3。具体步骤包括：在半导体衬底100上形成第三掩膜层108，保护住第一有源区120和第四有源区140；进行第三离子注入109，形成深n型掺杂阱110。所述第三离子注入109注入的离子为n型，可以为P元素或者As元素。形成所述深n型掺杂阱110的离子注入角度为0至7°。形成所述深n型掺杂阱110所采用的掩模版可以与形成p掺杂阱107采用相同的掩模版或者不同的掩模版。形成所述深n型掺杂阱110的离子注入能量范围为650至2000KeV范围，剂量范围为5.0E12至6.0E13cm-2范围，从而形成深n型掺杂阱110的掺杂离子浓度峰值处的值为1.0E17至1.0E18cm-3范围，且其离子掺杂浓度峰值与等深度下的n型掺杂阱104的掺杂离子浓度等范围。
作为本实施例的一个实施方式，在65nm工艺中，形成所述深n型掺杂阱110与形成p掺杂阱107采用相同的掩模版。第三离子注入109注入的离子为P离子，离子注入角度为3°，形成所述深n型掺杂阱110的离子注入能量为1100KeV，剂量为1.1E13cm-2，从而形成深n型掺杂阱110的掺杂离子浓度峰值处的值为3.0E17cm-3。
作为本实施例的另一个实施方式，在65nm工艺中，形成所述深n型掺杂阱110与形成p型掺杂阱107采用相同的掩模版。第三离子注入109注入的离子为P离子，离子注入角度为5°，形成所述深n型掺杂阱110的离子注入能量为1400KeV，剂量为9.8E12cm-2，从而形成深n型掺杂阱110的掺杂离子浓度峰值处的值为1.8E17cm-3。
本实施中，仅在n型MOS晶体管区域形成与两侧p型MOS晶体管的区域的n型掺杂阱104相电连接的深n型掺杂阱110，通过严格控制深n型掺杂阱110的注入能量和剂量，使其与两侧p型MOS晶体管的区域的n型掺杂阱104相电连接，对于在第二有源区130内产生的扰动的可动电子来说，n型掺杂阱104与p型掺杂阱107之间以及p型掺杂阱107与深n型掺杂阱110之间形成连续势垒会阻挡其通过半导体衬底移动，从而防止了向半导体衬底衬底100注入，形成噪声耦合。同时由于深n型掺杂阱110的注入能量比较大，注入的位置比较深，不会影响半导体衬底100表面的掺杂离子浓度，从而不会影响其上形成的半导体器件的性能。
本实施例中，形成深n型掺杂阱110与形成p型掺杂阱107采用相同的掩模版，在实际工艺中也可以采用不同的掩模板，比如深n型掺杂阱的图形比p型掺杂阱107的图形稍大一些，以便使其与两侧n型掺杂阱104相电连接。但是从成本角度考虑，不必单独采用一块掩模板。
然后，对n型掺杂阱104、p型掺杂阱107及深n型掺杂阱110进行退火，以使n型掺杂阱104、p型掺杂阱107及深n型掺杂阱110注入的离子扩散均匀。所述退火在快速退火炉中进行，温度范围为1000至1070℃，时间为10秒至60秒。
最后，参照图8，为在半导体衬底100上形成n型MOS晶体管113、p型MOS晶体管114的结构示意图。形成所述n型MOS晶体管113和p型MOS晶体管114为本领域技术人员公知技术，在此不做赘述。
基于上述工艺完成后，形成了本发明的半导体器件，包括：位于半导体衬底中的隔离结构，把半导体衬底分为不同有源区；位于有源区的沟道为第一导电类型的MOS晶体管区域的第二导电类型的掺杂阱；位于有源区的沟道为第二导电类型的MOS晶体管区域的第一导电类型的掺杂阱，所述第一、第二导电类型为n型或者p型；位于半导体衬底上的沟道分别为第一导电类型和第二导电类型的MOS晶体管；还包括位于有源区中的沟道导电类型为n型的MOS晶体管区域的深n型掺杂阱，所述深n型掺杂阱位于该区域的p型掺杂阱之下、与其两侧沟道导电类型为p型的MOS晶体管区域的掺杂阱相电连接、且其离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度等范围，该范围为1.0E17至1.0E18cm-3。
参照图8给出本实施例的半导体器件结构示意图，包括位于半导体衬底100中的隔离结构101，把半导体衬底100分为第一有源区120、第二有源区130及第三有源区140；位于第一有源区120和第三有源区140的n型掺杂阱104；位于第二有源区130的p型掺杂阱107；位于第二有源区130中的深n型掺杂阱110；以及位于半导体衬底100上的n型的MOS晶体管113和p型MOS晶体管114。所述深n型掺杂阱110位于该区域的p型掺杂阱107之下、与其两侧n型掺杂阱104相电连接、且其离子掺杂浓度峰值与等深度下的n型掺杂阱104的掺杂离子浓度等范围，该范围为1.0E17cm-3至1.0E18cm-3。
形成所述深n型掺杂阱110与形成p型掺杂阱107可以采用相同或者不同的掩模板。作为本实施方式采用相同的掩模版。形成所述深n型掺杂阱110的离子注入能量范围为650至2000KeV范围，剂量范围为5.0E12至6.0E13cm-2范围。形成所述深n型掺杂阱110的离子注入角度为0至7°。
图9为不同注入能量(E)下形成的深n型掺杂阱与p型掺杂阱之间形成的PN结的击穿电压(VBD)以及电容(Cj0)的曲线。图9中空心圆点曲线为击穿电压(VBD)，实心方点曲线为电容(Cj0)曲线。可以看出，深n型掺杂阱与p型掺杂阱之间的PN结的击穿电压VBD随着注入离子能量E的增大而增大，然后逐渐趋于饱和，而其电容Cj0随着注入能量E的增大而减小，然后趋于稳定。在实际使用中，Cj0越大，说明PN结存储电荷能力大，容易被击穿。如果注入能量E很大，形成的深n型掺杂阱容易与两侧的n型掺杂阱之间不能形成电连接，导致扰动的可动电荷通过衬底造成噪声耦合。如果形成深n型掺杂阱的注入能量E过低，会影响半导体衬底表面的掺杂离子浓度。所以本发明的深n型掺杂阱的最佳离子注入能量选择在1000至1200KeV之间比较合适。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件的形成方法，其特征在于，包括如下步骤：
在半导体衬底中形成隔离结构，把半导体衬底分为不同有源区；
在有源区的沟道为第一导电类型的MOS晶体管区域形成第二导电类型的掺杂阱；
在有源区的沟道为第二导电类型的MOS晶体管区域形成第一导电类型的掺杂阱，所述第一、第二导电类型相反，分别为n型或者p型；
在有源区的沟道导电类型为n型的MOS晶体管区域内进行深离子注入形成深n型掺杂阱，所述深n型掺杂阱位于该区域的p型掺杂阱之下、与其两侧沟道导电类型为p型的MOS晶体管区域的掺杂阱相电连接、且其离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度等范围；
对第一、第二导电类型掺杂阱及深n型掺杂阱进行退火；
在半导体衬底上形成沟道分别为第一导电类型和第二导电类型的MOS晶体管。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述深n型掺杂阱的浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度范围为1.0E17cm-3至1.0E18cm-3。 
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述深n阱与沟道导电类型为n型的MOS晶体管区域的掺杂阱采用相同的掩模版。 
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述深n型掺杂阱的离子注入能量范围为650至2000KeV范围，剂量范围为5.0E12至6.0E13cm-2范围。 
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述深 n型掺杂阱的离子注入角度为0至7°。 
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，沟道导电类型为n型的MOS晶体管区域的掺杂阱为通过注入硼离子形成，注入能量范围为100至300KeV，剂量范围为5.0E12cm-2至6.0E13cm-2。 
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，沟道导电类型为p型的MOS晶体管区域的掺杂阱为通过注入磷离子形成，注入能量范围为300至500KeV，剂量范围为5.0E12至6.0E13cm-2。 
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述退火温度范围为1000至1070℃，时间为10秒至60秒。 
9.一种半导体器件，包括： 
位于半导体衬底中的隔离结构，把半导体衬底分为不同有源区； 
位于有源区的沟道为第一导电类型的MOS晶体管区域的第二导电类型的掺杂阱； 
位于有源区的沟道为第二导电类型的MOS晶体管区域的第一导电类型的掺杂阱，所述第一、第二导电类型相反，分别为n型或者p型； 
位于半导体衬底上的沟道分别为第一导电类型和第二导电类型的MOS晶体管； 
其特征在于，还包括： 
位于有源区中的沟道导电类型为n型的MOS晶体管区域的深n型掺杂阱，所述深n型掺杂阱位于该区域的p型掺杂阱之下、与其两侧沟道导电类型为p型的MOS晶体管区域的掺杂阱相电连接、且其离子掺杂浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度等范围。 
10.根据权利要求9所述的半导体器件，其特征在于，所述深n型掺杂阱的浓度峰值与等深度下的p型的MOS晶体管区域的掺杂阱的掺杂离子浓度范围为1.0E17cm-3至1.0E18cm-3。 
11.根据权利要求9所述的半导体器件，其特征在于，形成所述深n型掺杂阱与沟道导电类型为n型的MOS晶体管区域的掺杂阱采用相同的掩模版。 
12.根据权利要求9所述的半导体器件，其特征在于，形成所述深n型掺杂阱的离子注入能量范围为650至2000KeV范围，剂量范围为5.0E12至6.0E13cm-2 范围。 
13.根据权利要求9所述的半导体器件，其特征在于，形成所述深n型掺杂阱的离子注入角度为0至7°。 
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