CN104616995B - 耗尽型mos管的制造方法及结构 - Google Patents
耗尽型mos管的制造方法及结构 Download PDFInfo
- Publication number
- CN104616995B CN104616995B CN201510025270.2A CN201510025270A CN104616995B CN 104616995 B CN104616995 B CN 104616995B CN 201510025270 A CN201510025270 A CN 201510025270A CN 104616995 B CN104616995 B CN 104616995B
- Authority
- CN
- China
- Prior art keywords
- raceway groove
- injection
- groove regulation
- mos tube
- depletion type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000002347 injection Methods 0.000 claims abstract description 126
- 239000007924 injection Substances 0.000 claims abstract description 126
- 230000033228 biological regulation Effects 0.000 claims abstract description 114
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 238000002513 implantation Methods 0.000 claims abstract description 28
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 230000007423 decrease Effects 0.000 claims abstract description 7
- 230000003247 decreasing effect Effects 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 238000000407 epitaxy Methods 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 101100407149 Arabidopsis thaliana PBL4 gene Proteins 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种耗尽型MOS管的制造方法，沟道调节注入区由一系列沟道调节注入并退火推进形成；一系列的沟道调节注入中的第一次沟道调节注入的注入能量最大、注入剂量最小，后续每一次沟道调节注入的注入能量递减、注入剂量递加，使每一次沟道调节注入的峰值位置浅于前一次沟道调节注入的峰值位置，最后一次沟道调节注入的峰值位于硅和屏蔽氧化层的界面处或位于屏蔽氧化层内部，使得沟道调节注入区表面浓度最高且浓度向硅体内方向递减，且使得截止状态时在整个沟道调节注入区耗尽前都不会在沟道调节注入区表面形成反型层。本发明还公开了一种耗尽型MOS管。本发明能实现截止状态下对沟道调节注入区完全耗尽，降低截止状态时漏电。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种耗尽型MOS管的制造方法；本发明还涉及一种耗尽型MOS管。
背景技术
如图1所示，是耗尽型MOS管的结构图；以耗尽型NMOS管为例，基本单元结构主要包括：P阱5，形成于P阱5表面的沟道调节注入区8，形成于沟道调节注入区8表面的栅氧化层9和多晶硅栅10，由N+区组成的源区11a和漏区11b。
其它结构为：硅衬底1，在硅衬底1表面形成有N型外延层2，N型埋层(NBL)3和P型埋层(PBL)4形成于N型外延层2和硅衬底1的界面。在N型外延层2的表面形成有场氧隔离结构7。PBL通过其顶部的P阱5和P+区12b引出并组成隔离环。形成有沟道调节注入区8的P阱5通过P+区12a引出。N型外延层2中形成有N阱6，N阱6表面形成有N+区11c。
其中沟道调节注入区8为N型掺杂用于连接源区11a和漏区11b。在多晶硅栅10加0V偏压即零偏时，源区11a和漏区11b连通，耗尽型NMOS管导通；在多晶硅栅10加负偏压时，沟道调节注入区8会被耗尽，从而使得源区11a和漏区11b断开，耗尽型NMOS管处于截止状态。
如图2A所示，是现有耗尽型MOS管的制造方法的沟道调节注入示意图；现有方法的沟道调节注入之后，沟道调节注入的峰值位置较深，这会使得栅氧化层即图2A中的SiO2层下面的杂质如磷浓度较淡。如图2B所示，是图2A注入后的沟道调节注入区所要求完全耗尽的耗尽层区域示意图；可知，理想状态下，耗尽型NMOS管在截止时要求将沟道调节注入的全部耗尽形成耗尽层，这样才能避免载流子残留使源漏导通。如图2C所示，是图2A注入后的沟道调节注入区实际耗尽的耗尽层区域示意图；可知，由于沟道调节注入区的浓度峰值位置较深，多晶硅栅10所加电压很容易将位于栅氧化层和硅界面处的沟道调节注入区耗尽，而沟道调节注入区的峰值区域不容易被耗尽，而当多晶硅栅10电压加到将沟道调节注入区的峰值区域耗尽时，栅氧化层和硅界面处的沟道调节注入区已经开始形成反型层，反型层的形成能屏蔽多晶硅栅10所加电压，也即当反型层形成后，再增加多晶硅栅10的电压也是不容易将沟道调节注入区底部还未被耗尽的区域耗尽，如图2C所示，沟道调节注入区底部还包括一个未被耗尽区域，未被耗尽区域会在源漏之间形成导电通道，使耗尽型MOS管具有较大的漏电，从而不能完全截止。如图3所示，是现有耗尽型MOS管的制造方法形成的耗尽型MOS管的ID-VG曲线；曲线101对应于漏极加5V即Vd＝5V时的情形，曲线102对应于漏极加0.1V即Vd＝0.1V时的情形，可以看出截止状态时漏电都大于1.0E-6安。
发明内容
本发明所要解决的技术问题是提供一种耗尽型MOS管的制造方法，能实现截止状态下对沟道调节注入区完全耗尽，降低截止状态时漏电，提高阈值电压。为此，本发明还提供一种耗尽型MOS管。
为解决上述技术问题，本发明提供的耗尽型MOS管的制造方法在硅衬底中形成第一导电类型阱区之后，进行一系列的第二导电类型的沟道调节注入并退火推进形成沟道调节注入区。
一系列的所述沟道调节注入中的第一次沟道调节注入的注入能量最大、注入剂量最小，后续每一次沟道调节注入的注入能量递减、注入剂量递加，使每一次沟道调节注入的峰值位置浅于前一次沟道调节注入的峰值位置，最后一次沟道调节注入的峰值位于硅和屏蔽氧化层的界面处或位于屏蔽氧化层内部，使得所述沟道调节注入区在硅和所述屏蔽氧化层的界面处的浓度最高且浓度向硅体内方向递减，且使得在耗尽型MOS管切换到截止状态时在整个所述沟道调节注入区耗尽前都不会在所述沟道调节注入区表面形成反型层。
进一步的改进是，形成所述沟道调节注入区之后，还包括步骤：
去除所述屏蔽氧化层并依次形成栅介质层和多晶硅栅，所述多晶硅栅覆盖在所述沟道调节注入区表面。
形成第二导电类型重掺杂的源区和漏区，所述沟道调节注入区连接所述源区和漏区。
进一步的改进是，一系列的所述沟道调节注入的能量范围为10kev～80kev，注入剂量范围为1e12cm-2～1e13cm-2。
进一步的改进是，耗尽型MOS管为耗尽型NMOS管，所述第一导电类型为P型，所述第二导电类型为N型；或者，耗尽型MOS管为耗尽型PMOS管，所述第一导电类型为N型，所述第二导电类型为P型。
为解决上述技术问题，本发明提供的耗尽型MOS管的沟道调节注入区形成于第一导电类型阱区表面且是由一系列的第二导电类型的沟道调节注入加退火推进形成。
一系列的所述沟道调节注入中的第一次沟道调节注入的注入能量最大、注入剂量最小，后续每一次沟道调节注入的注入能量递减、注入剂量递加，使每一次沟道调节注入的峰值位置浅于前一次沟道调节注入的峰值位置，最后一次沟道调节注入的峰值位于硅和屏蔽氧化层的界面处或位于屏蔽氧化层内部，使得所述沟道调节注入区在硅和所述屏蔽氧化层的界面处的浓度最高且浓度向硅体内方向递减，且使得在耗尽型MOS管切换到截止状态时在整个所述沟道调节注入区耗尽前都不会在所述沟道调节注入区表面形成反型层。
进一步的改进是，还包括：栅介质层和多晶硅栅，所述多晶硅栅覆盖在所述沟道调节注入区表面；形成第二导电类型重掺杂的源区和漏区，所述沟道调节注入区连接所述源区和漏区。
本发明通过对沟道调节注入进行设置，使得形成的沟道调节注入区在硅和屏蔽氧化层的界面处的浓度最高且浓度向硅体内方向递减，且使得在耗尽型MOS管切换到截止状态时在整个所述沟道调节注入区耗尽前都不会在沟道调节注入区表面形成反型层，由于在器件的多晶硅栅加反向偏压时沟道调节注入区的表面不会形成反型层，所以能实现截止状态下对沟道调节注入区完全耗尽，降低截止状态时漏电；同时由于耗尽区的增加说明所能承受的反向偏压也增加，也即实现关断的阈值电压也增加，所以本发明能得到具有高阈值电压的耗尽型MOS管。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是耗尽型MOS管的结构图；
图2A是现有耗尽型MOS管的制造方法的沟道调节注入示意图；
图2B是图2A注入后的沟道调节注入区所要求完全耗尽的耗尽层区域示意图；
图2C是图2A注入后的沟道调节注入区实际耗尽的耗尽层区域示意图；
图3是现有耗尽型MOS管的制造方法形成的耗尽型MOS管的ID-VG曲线；
图4A是本发明实施例耗尽型MOS管的制造方法的沟道调节注入示意图；
图4B是图4A的沟道调节注入退火推进后形成的沟道调节注入区示意图；
图4C是图4B的沟道调节注入区实际耗尽的耗尽层区域示意图；
图5A是本发明实施例耗尽型MOS管的制造方法形成的耗尽型MOS管的ID-VG曲线；
图5B是本发明实施例耗尽型MOS管的制造方法形成的耗尽型MOS管的跨导(GM)曲线。
具体实施方式
本发明实施例耗尽型MOS管的制造方法中以制造耗尽型NMOS管为例进行说明，本发明实施例制造的耗尽型MOS管的结构也请参考图1所示，首先在硅衬底1表面形成NBL3和PBL4，在形成N型外延层2，之后，P阱即P型阱区5和N阱6，以及形成场氧隔离结构7，场氧隔离结构7能为局部场氧(LOCOS)或浅沟槽场氧(STI)。
之后进行一系列的第二导电类型的沟道调节注入并退火推进形成沟道调节注入区8。
如图4A所示，是本发明实施例耗尽型MOS管的制造方法的沟道调节注入示意图；虚线框103中显示了各次注入的峰值位置分布，一系列的所述沟道调节注入中的第一次沟道调节注入的注入能量最大、注入剂量最小，后续每一次沟道调节注入的注入能量递减、注入剂量递加，使每一次沟道调节注入的峰值位置浅于前一次沟道调节注入的峰值位置，最后一次沟道调节注入的峰值位于硅和屏蔽氧化层的界面处或位于屏蔽氧化层内部。
如图4B所示，是图4A的沟道调节注入退火推进后形成的沟道调节注入区8示意图，退火推进后，所述沟道调节注入区8在硅和所述屏蔽氧化层的界面处的浓度最高且浓度向硅体内方向递减，且使得在耗尽型MOS管切换到截止状态时在整个所述沟道调节注入区8耗尽前都不会在所述沟道调节注入区8表面形成反型层。
形成所述沟道调节注入区8之后，还包括步骤：
去除所述屏蔽氧化层并依次形成栅介质层如栅氧化层9和多晶硅栅10，所述多晶硅栅9覆盖在所述沟道调节注入区8表面。
形成N型重掺杂即N+掺杂的源区11a和漏区11b，所述沟道调节注入区8连接所述源区11a和漏区11b。N+区11c也同时形成在N阱6的表面。
之后进行P+注入形成P+区12a和12b，P+区12a位于形成有沟道调节注入区8的P阱5表面。P+区12b位于周侧的P阱5表面，周侧的P阱5和底部的PBL4相连结构，P+区12b和其底部的P阱5表面和PBL4组成隔离环。
较佳为，一系列的所述沟道调节注入的能量范围为10kev～80kev，注入剂量范围为1e12cm-2～1e13cm-2，注入杂质为磷。
采用本发明实施例方法形成的耗尽型MOS管在多晶硅栅10加反相偏压时会对沟道调节注入区8进行耗尽，如图4C所示，是图4B的沟道调节注入区实际耗尽的耗尽层区域示意图；由于沟道调节注入区8在硅和屏蔽氧化层界面处的浓度最高且浓度向硅体内方向递减，且使得在耗尽型MOS管切换到截止状态时在整个所述沟道调节注入区8耗尽前都不会在沟道调节注入区8表面形成反型层，由于在器件的多晶硅栅10加反向偏压时沟道调节注入区8的表面不会形成反型层，所以能实现截止状态下对沟道调节注入区8完全耗尽，降低截止状态时漏电。如图5A所示，是本发明实施例耗尽型MOS管的制造方法形成的耗尽型MOS管的ID-VG曲线；曲线105对应Vd＝0.1V，曲线104的Vd大于0.1V，可知本发明实施例耗尽型MOS管在截止时的漏电能达到1E-11安以下，相对于图3所示的现有器件的1.0E-6安的漏电，本发明实施例的漏电大大降低。如图5B所示，是本发明实施例耗尽型MOS管的制造方法形成的耗尽型MOS管的跨导(GM)曲线。
本发明实施例中是以耗尽型NMOS管为例进行说明，将对应的掺杂区的掺杂类型进行PN互换即可得到耗尽型PMOS管，在此不再做详细描述。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (8)
1.一种耗尽型MOS管的制造方法，其特征在于，在硅衬底中形成第一导电类型阱区之后，在所述硅衬底表面形成屏蔽氧化层，之后进行一系列的第二导电类型的沟道调节注入并退火推进形成沟道调节注入区；
一系列的所述沟道调节注入中的第一次沟道调节注入的注入能量最大、注入剂量最小，后续每一次沟道调节注入的注入能量递减、注入剂量递加，使每一次沟道调节注入的峰值位置浅于前一次沟道调节注入的峰值位置，最后一次沟道调节注入的峰值位于硅和屏蔽氧化层的界面处或位于屏蔽氧化层内部，使得所述沟道调节注入区在硅和所述屏蔽氧化层的界面处的浓度最高且浓度向硅体内方向递减，且使得在耗尽型MOS管切换到截止状态时在整个所述沟道调节注入区耗尽前都不会在所述沟道调节注入区表面形成反型层。
2.如权利要求1所述的耗尽型MOS管的制造方法，其特征在于：形成所述沟道调节注入区之后，还包括步骤：
去除所述屏蔽氧化层并依次形成栅介质层和多晶硅栅，所述多晶硅栅通过所述栅介质层覆盖在所述沟道调节注入区表面；
形成第二导电类型重掺杂的源区和漏区，所述沟道调节注入区连接所述源区和漏区。
3.如权利要求1所述的耗尽型MOS管的制造方法，其特征在于：一系列的所述沟道调节注入的能量范围为10kev～80kev，注入剂量范围为1e12cm-2～1e13cm-2。
4.如权利要求1所述的耗尽型MOS管的制造方法，其特征在于：耗尽型MOS管为耗尽型NMOS管，所述第一导电类型为P型，所述第二导电类型为N型；或者，耗尽型MOS管为耗尽型PMOS管，所述第一导电类型为N型，所述第二导电类型为P型。
5.一种耗尽型MOS管，其特征在于：沟道调节注入区形成于第一导电类型阱区表面且是由一系列的第二导电类型的沟道调节注入加退火推进形成，所述第一导电类型阱区形成于硅衬底中；
一系列的所述沟道调节注入中的第一次沟道调节注入的注入能量最大、注入剂量最小，后续每一次沟道调节注入的注入能量递减、注入剂量递加，使每一次沟道调节注入的峰值位置浅于前一次沟道调节注入的峰值位置，最后一次沟道调节注入的峰值位于硅和屏蔽氧化层的界面处或位于屏蔽氧化层内部，所述屏蔽氧化层在所述沟道调节注入之前形成于所述硅衬底表面，使得所述沟道调节注入区在硅和所述屏蔽氧化层的界面处的浓度最高且浓度向硅体内方向递减，且使得在耗尽型MOS管切换到截止状态时在整个所述沟道调节注入区耗尽前都不会在所述沟道调节注入区表面形成反型层。
6.如权利要求5所述的耗尽型MOS管，其特征在于,还包括：
栅介质层和多晶硅栅，所述多晶硅栅通过所述栅介质层覆盖在所述沟道调节注入区表面；
形成第二导电类型重掺杂的源区和漏区，所述沟道调节注入区连接所述源区和漏区。
7.如权利要求5所述的耗尽型MOS管，其特征在于：一系列的所述沟道调节注入的能量范围为10kev～80kev，注入剂量范围为1e12cm-2～1e13cm-2。
8.如权利要求5所述的耗尽型MOS管，其特征在于：耗尽型MOS管为耗尽型NMOS管，所述第一导电类型为P型，所述第二导电类型为N型；或者，耗尽型MOS管为耗尽型PMOS管，所述第一导电类型为N型，所述第二导电类型为P型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510025270.2A CN104616995B (zh) | 2015-01-19 | 2015-01-19 | 耗尽型mos管的制造方法及结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510025270.2A CN104616995B (zh) | 2015-01-19 | 2015-01-19 | 耗尽型mos管的制造方法及结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104616995A CN104616995A (zh) | 2015-05-13 |
| CN104616995B true CN104616995B (zh) | 2017-06-06 |
Family
ID=53151389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510025270.2A Active CN104616995B (zh) | 2015-01-19 | 2015-01-19 | 耗尽型mos管的制造方法及结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104616995B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085822A (ja) * | 2003-09-04 | 2005-03-31 | Toshiba Corp | 半導体装置 |
| EP2174122A2 (en) * | 2007-06-08 | 2010-04-14 | Bharath R Takulapalli | Nano structured field effect sensor and methods of forming and using same |
| US8022474B2 (en) * | 2008-09-30 | 2011-09-20 | Infineon Technologies Austria Ag | Semiconductor device |
| CN102427067A (zh) * | 2011-09-27 | 2012-04-25 | 中国科学院上海微系统与信息技术研究所 | 一种无电容动态随机存储单元及其制作方法与存储方法 |
| CN102664153B (zh) * | 2012-05-08 | 2016-04-06 | 肖德元 | 一种超导场效应晶体管、其制作方法及应用方法 |
-
2015
- 2015-01-19 CN CN201510025270.2A patent/CN104616995B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104616995A (zh) | 2015-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102792444B (zh) | 半导体装置及半导体装置的制造方法 | |
| US7981783B2 (en) | Semiconductor device and method for fabricating the same | |
| US8158475B2 (en) | Gate electrodes of HVMOS devices having non-uniform doping concentrations | |
| US7928508B2 (en) | Disconnected DPW structures for improving on-state performance of MOS devices | |
| CN110998842A (zh) | 具有梯形jfet、底栅及镇流漂移的集成电路、ldmos和制造方法 | |
| CN102136493B (zh) | 高压隔离型ldnmos器件及其制造方法 | |
| CN103178087B (zh) | 超高压ldmos器件结构及制备方法 | |
| CN105448916A (zh) | 晶体管及其形成方法 | |
| CN102412162B (zh) | 提高nldmos击穿电压的方法 | |
| CN104659090B (zh) | Ldmos器件及制造方法 | |
| US8673712B2 (en) | Power transistor with high voltage counter implant | |
| CN103633089B (zh) | 多晶硅电阻及其制造方法 | |
| CN104599974B (zh) | 半导体结构及其形成方法 | |
| CN104658913A (zh) | Nldmos的制造方法 | |
| CN109216431B (zh) | 完全隔离型的横向扩散金属氧化物半导体结构及制造方法 | |
| CN102130163B (zh) | Esd高压dmos器件及其制造方法 | |
| CN109119458B (zh) | 隔离结构及工艺方法 | |
| CN104616995B (zh) | 耗尽型mos管的制造方法及结构 | |
| CN102694020B (zh) | 一种半导体装置 | |
| CN103107191B (zh) | 高压p型ldmos结构及其制造方法 | |
| CN112510080B (zh) | 一种抗单粒子高压mos场效应晶体管的辐射加固结构和制备方法 | |
| CN107785324A (zh) | 高压工艺集成电路方法 | |
| CN103050510A (zh) | Rfldmos工艺中的esd器件及其制造方法 | |
| CN103199110B (zh) | 一种nldmos器件及其制造方法 | |
| CN111834221A (zh) | Ldmos和其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |