CN102412162B - 提高nldmos击穿电压的方法 - Google Patents
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Abstract
本发明公开了一种提高NLDMOS击穿电压的方法，包括以下步骤：步骤一、制作深N阱DNW，在P型衬底P SUB上注入磷，然后再经过高温推进形成；步骤二、通过热生长形成场氧化层，制作P阱，注入杂质为硼，一次或多次注入；步骤三、制作PTOP，在阱注入完成之后及生长栅氧之前，通过注入形成，注入杂质为硼；步骤四、制作多晶硅栅极及多晶硅场板：在栅极氧化层生长完成后，淀积一层多晶硅，然后通过刻蚀定义出多晶硅栅极及场板的位置；步骤五、制作源漏，在多晶硅栅极形成之后，利用多晶硅栅和场氧化层作为硬质掩模，在器件区注入磷或者砷，单次或多次注入；注入硼形成P阱引出所需的P+，单次或多次注入。本发明可减小器件最薄弱的位置的碰撞电离，从而增加了器件的耐压。
Description
技术领域
本发明涉及一种半导体器件制作方法。
背景技术
现有的N沟道横向扩散金属氧化物半导体NLDMOS的结构通常如图1所示，这种结构通常会使电场集中在LOCOS靠近源端的鸟嘴处，因此优化NLDMOS的重点都在使用各种方法减小此处的电场强度。
如图所示，通常优化BV的方法是改变多晶硅在深N阱DNW上的长度LA、多晶硅在硅的选择氧化LOCOS上的长度PF和多晶硅离硅的选择氧化LOCOS边界的距离PA。但是只是调整这些尺寸，有时并不能是器件的OFF BV和ON BV同时达到目标值。
发明内容
本发明所要解决的技术问题是提供一种提高NLDMOS击穿电压的方法，它可以增加器件的耐压。
为了解决以上技术问题，本发明提供了一种提高NLDMOS击穿电压的方法，包括以下步骤：步骤一、制作深N阱DNW，在P型衬底P SUB上注入磷，然后再经过高温推进形成；步骤二、通过热生长形成场氧化层，制作P阱，注入杂质为硼，一次或多次注入；步骤三、制作PTOP，在阱注入完成之后及生长栅氧之前，通过注入形成，注入杂质为硼；步骤四、制作多晶硅栅极及多晶硅场板：在栅极氧化层生长完成后，淀积一层多晶硅，然后通过刻蚀定义出多晶硅栅极及场板的位置；步骤五、制作源漏，在多晶硅栅极形成之后，利用多晶硅栅和场氧化层作为硬质掩模，在器件区注入磷或者砷，单次或多次注入；注入硼形成P阱引出所需的P+，单次或多次注入。
本发明的有益效果在于：本发明可减小器件最薄弱的位置(鸟嘴处)的碰撞电离，从而增加了器件的耐压。
所述步骤一中，在P型衬底P SUB上注入磷，能量为100keV～300keV，剂量为1011～1014cm-2；然后再经过高温推进形成，温度为1000℃～1200℃，时间为100分钟～500分钟。
所述步骤二中，注入杂质为硼，能量为0keV～2000keV，剂量为1011～1015cm-2，一次或多次注入。
所述步骤五中，在器件区注入磷或者砷，能量为0keV～200keV，剂量为1013～1016cm-2，单次或多次注入。注入硼形成P阱引出所需的P+，能量为0keV～200keV，剂量为1013～1016cm-2。
所述步骤三中，注入杂质为硼，能量为100keV～2000keV，剂量为1011～1015cm-2。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是现有的NLDMOS结构示意图；
图2是本发明的NLDMOS结构示意图；
图3(a)是现有的NLDMOS结构在击穿时的碰撞电离示意图；
图3(b)是本发明的结构在击穿时的碰撞电离示意图；
图4(a)是现有NLDMOS的BVDS曲线示意图；
图4(b)是本发明的NLDMOS的BVDS曲线示意图；
图4(c)是目前NLDMOS的IDVD曲线示意图；
图4(d)是本发明的NLDMOS的IDVD曲线示意图；
图5(a)是本发明的工艺步骤1的示意图：
图5(b)是本发明的工艺步骤2的示意图：
图5(c)是本发明的工艺步骤3的示意图：
图5(d)是本发明的工艺步骤4的示意图。
图中附图标记说明：
1：PSUB
2：DNW
3：LOCOS
4：PWELL
5：PTOP
6：多晶硅栅
7：N+
8：P+
具体实施方式
本发明将PTOP放置于源端及栅氧下面，旨在减小鸟嘴处的电场强度，从而使器件的OFF BV和ON BV得到优化。
如图2所示，本发明在源端注入PTOP，一直延伸到深N阱DNW里的栅氧下面。通过优化PTOP在栅氧下面的长度，可以使器件的OFF BV和ON BV得到优化。
1.深N阱DNW的制作：在P型衬底P SUB上注入磷，能量为100keV～300keV，剂量为1011～1014cm-2。然后再经过高温推进形成。温度为1000℃～1200℃，时间为100分钟～500分钟。
2.多晶硅栅极及多晶硅场板的制作：在栅极氧化层生长完成后，淀积一层多晶硅。然后通过刻蚀定义出多晶硅栅极及场板的位置。
3.P阱的制作：注入杂质为硼，能量为0keV～2000keV，剂量为1011～1015cm-2，一次或多次注入。注入硼形成P阱引出所需的P+，能量为0keV～200keV，剂量为1013～1016cm-2，单次或多次注入。
4.源漏的制作：在多晶硅栅极形成之后，利用多晶硅栅和场氧化层作为硬质掩模，在器件区注入磷或者砷，能量为0keV～200keV，剂量为1013～1016cm-2，单次或多次注入。
5.PTOP的制作：在阱注入完成之后及生长栅氧之前，通过注入形成。注入杂质为硼，能量为100keV～2000keV，剂量为1011～1015cm-2。
使用TCAD软件对现有的及本发明的结构进行了仿真。图3分别示出了两种结构在击穿时的碰撞电离，四端条件为：VD sweep，VG＝VS＝VB＝0V。(a)为现有结构的NLDMOS在击穿时的碰撞电离，(b)为本发明的NLDMOS在击穿时的碰撞电离。
现有结构的NLDMOS，其碰撞电离最大点集中在鸟嘴的地方。本发明的NLDMOS，其碰撞电离最大点被稍微往LOCOS下面推了一些。这样就不会集中在鸟嘴的地方，从而增加了器件的耐压。
如图4所示，在保持其它尺寸不变的情况下，对比(a)和(b)可以看到，本发明的NLDMOS的BV要高30V。对比(c)和(d)可以看到，本发明的NLDMOS在VD＝60V时，IDVD曲线仍然是平的，说明其ON BV也得到了提高。
如图5所示，本发明的主要工艺步骤：
工艺步骤1：在P SUB上注入磷，能量为100keV～300keV，剂量为1011～1014cm-2。然后再经过高温推进形成DNW。温度为1000℃～1200℃，时间为100分钟～500分钟。
工艺步骤2：通过热生长形成场氧化层，厚度为
通过注入在源端形成P阱。注入条件如下：注入杂质为硼，能量为0keV～2000keV，剂量为1011～1015cm-2，一次或多次注入。
工艺步骤3：通过注入形成PTOP。注入条件如下：注入杂质为硼，能量为100keV～2000keV，剂量为1011～1015cm-2。
工艺步骤4：淀积多晶硅并刻蚀定义出多晶硅栅和场板，再淀积二氧化硅并刻蚀，形成有侧墙的多晶硅栅及场板。然后利用多晶硅栅和场氧化层作为硬质掩模，在器件区注入磷或者砷形成源漏的N+，能量为0keV～200keV，剂量为1013～1016cm-2，单次或多次注入。注入硼形成P阱引出所需的P+，能量为0keV～200keV，剂量为1013～1016cm-2，单次或多次注入。
本发明并不限于上文讨论的实施方式。以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围。以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。
Claims (4)
1.一种提高NLDMOS击穿电压的方法，其特征在于，包括以下步骤：
步骤一、制作深N阱DNW，在P型衬底P SUB上注入磷，能量为100keV～300keV，剂量为1011～1014cm-2；然后再经过高温推进形成，温度为1000℃～1200℃，时间为100分钟～500分钟；
步骤二、制作多晶硅栅极及多晶硅场板：在栅极氧化层生长完成后，淀积一层多晶硅，然后通过刻蚀定义出多晶硅栅极及场板的位置；
步骤三、制作P阱，注入杂质为硼，一次或多次注入，注入硼形成P阱引出所需的P+，单次或多次注入；
步骤四、制作源漏，在多晶硅栅极形成之后，利用多晶硅栅和场氧化层作为硬质掩模，在器件区注入磷或者砷形成源漏的N+，单次或多次注入；
步骤五、制作PTOP，在步骤三所述P阱注入完成之后及生长栅氧之前，通过注入形成，注入杂质为硼。
2.如权利要求1所述的提高NLDMOS击穿电压的方法，其特征在于，所述步骤三中，注入杂质为硼，能量为0keV～2000keV，剂量为1011～1015cm-2，一次或多次注入；注入硼形成P阱引出所需的P+，能量为0keV～200keV，剂量为1013～1016cm-2。
3.如权利要求1所述的提高NLDMOS击穿电压的方法，其特征在于，所述步骤四中，在器件区注入磷或者砷形成源漏的N+，能量为0keV～200keV，剂量为1013～1016cm-2，单次或多次注入。
4.如权利要求1所述的提高NLDMOS击穿电压的方法，其特征在于，所述步骤五中，PTOP注入区域位于器件源极一侧，其边界位于步骤三所述P阱与漂移区场氧化层之间，与漂移区场氧化层的最小间距为0，注入杂质为硼，能量为100keV～2000keV，剂量为1011～1015cm-2。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140116 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20140116 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |