CN112420804A - 一种具有p型双重补偿结构的高压resurf ldmos器件 - Google Patents
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- 230000009977 dual effect Effects 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002513 implantation Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 14
- 229910052796 boron Inorganic materials 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- -1 boron ions Chemical class 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 238000000034 method Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种具有P型双重补偿结构的高压RESURF LDMOS器件，包括P型半导体衬底，在P型半导体衬底上设置深N阱，在深N阱中设置深P阱，N阱，P型横向变掺杂顶层区和P型横向均匀掺杂埋层区，P型横向均匀掺杂埋层区的一端和深P阱相通，P型横向变掺杂顶层区设置在P型横向均匀掺杂埋层区之上，在P型横向变掺杂顶层区中，由靠近源端到靠近漏端，掺杂浓度逐渐减小。在本发明中，横向变掺杂技术的引入很好的优化了器件表面电场，P型双重补偿结构进一步优化器件内部电场，该结构使器件击穿电压达到605‑629V，导通电阻值为7.5‑7.9Ω·mm2，缓解了器件击穿电压与导通电阻的矛盾关系，极大的改良了器件的性能。
Description
技术领域
本发明属于功率半导体器件技术领域，更加具体地说，涉及一种具有P型双重补偿结构的高压RESURF LDMOS器件。
背景技术
LDMOS(Laterally Diffused Metal Oxide Semiconductor)是一种横向双扩散结构功率器件，其源、漏、栅极都在芯片表面，易于与其它电路相集成，且耐压可以做的较高，因而在高压功率集成电路中较为常用。高压LDMOS因兼容CMOS与BCD工艺，具有工作电压高、工艺相对简单等优点，使其在汽车电子，电源管理，工业控制，电机驱动，家用电器等高压电路中有广泛的应用。但是高压LDMOS的比导通电阻随着击穿电压的增加而以2.5次方的速度增加，导致其在超高压领域的应用受到极大的限制。目前对于高耐压功率LDMOS的优化目标有两个：提高击穿电压和降低导通电阻。
现有的LDMOS器件主要采用降低表面电场(RESURF)技术来缓解击穿电压与导通电阻的矛盾关系。RESURF技术可以有效提高漂移区掺杂浓度，均匀P型顶层区的引入有效降低栅电极附近的电场峰值，但同时也增加了器件漏端的电场峰值，P型顶层区参数的变化对击穿电压影响很大。器件在反向耐压时，RESURF LDMOS结构的表面电场分布不够均匀，中间电场低而两边出现电场峰值，器件容易在两端发生击穿影响器件整体击穿电压。具体分析P型顶层区对电场的影响如下，其浓度过低将无法削弱源端电场或者作用不明显，从而致使器件在源端过早击穿，而浓度过高会导致过大的漏端电场，从而致使器件在漏端过早击穿，P型顶层区的引入固然有一定的好处，可以降低源端附近电场峰值，却增大了漏端的电场峰值。因此，为了解决均匀掺杂P型顶层区掺杂浓度的矛盾，本发明课题组之前采用“场限位环”，“HVBN”结构和横向变掺杂技术进行改进，有效提升了整体器件的性能，详见中国发明专利“一种具有场限环结构的RESURF LDMOS器件”(申请号2019107301106、申请日2019年8月8日)，“一种具有HVBN结构的RESURF LDMOS器件”(申请号2019107300974、申请日2019年8月8日)，“一种具有P型横向变掺杂区的高压RESURF LDMOS器件”(申请号2019107608542、申请日2019年8月16日)和“一种具有N型与P型双重变掺杂顶层区的高压RESURF LDMOS器件”(申请号2019107608627、申请日2019年8月16日)。
发明内容
本发明的目的在于克服现有技术中存在的击穿电压与导通电阻难以平衡的问题，区别于本课题组在先申请的技术方案，提出一种具有P型双重补偿结构的高压RESURFLDMOS器件。通过双重杂质补偿的方法，该器件可以在维持器件导通电阻不变的情况下提高器件表面横向电场分布的均匀性，使之具有更高的横向击穿电压与更低的导通电阻。
本发明通过如下技术方案予以实现：
一种具有P型双重补偿结构的高压RESURF LDMOS器件，包括P型半导体衬底，在P型半导体衬底上设置深N阱，在深N阱中设置深P阱，N阱，P型横向变掺杂顶层区和P型横向均匀掺杂埋层区，P型横向均匀掺杂埋层区的一端和深P阱相通，P型横向变掺杂顶层区设置在P型横向均匀掺杂埋层区之上，在P型横向变掺杂顶层区中，由靠近源端到靠近漏端，掺杂浓度逐渐减小；在深P阱中设置P阱，源端N+区和源端P+区设置在P阱中且位于器件的表面；深N阱的上端面设置场氧化层，场氧化层的一端与漏端N+区相连，场氧化层的另一端设置栅氧化层和多晶硅栅；多晶硅栅设置在栅氧化层之上，两者共同延伸至器件表面的源端N+区；漏端N+区设置在N阱中且位于器件的表面。
在上述技术方案中，器件表面采用二氧化硅层隔离。
在上述技术方案中，深N阱注入磷离子，掺杂剂量为5×1012cm-2-7×1012cm-2，注入能量为70Kev-90Kev，退火时间为1000min-2400min。
在上述技术方案中，深P阱与P型横向均匀掺杂埋层区一同注入硼离子，掺杂剂量为8×1012cm-2-10×1012cm-2，注入能量为40Kev-60Kev。
在上述技术方案中，深N阱为漂移区，在P型横向均匀掺杂埋层区上方设置深N阱，采用一块光罩在P型横向均匀掺杂埋层区上方区域进行一次N型均匀掺杂，注入的剂量为3-5×1012cm-2，注入能量值为30-50Kev(以形成P型双重补偿结构)。
在上述技术方案中，P型横向变掺杂顶层区注入硼离子，掺杂浓度为3×1012cm-2-5×1012cm-2，注入能量为400Kev-600Kev。
在上述技术方案中，P型横向变掺杂顶层区和P型横向均匀掺杂埋层区的截面为长方形，从横截面上看，P型横向变掺杂顶层区的纵向深度为1-2μm，P型横向均匀掺杂埋层区的纵向深度为5-7μm，两者之间的竖直距离为3-5μm。
在上述技术方案中，采用光刻掩膜版控制杂质注入窗口的大小和密度，以实现P型横向变掺杂顶层区的设置。
在上述技术方案中，光刻掩膜版上设置矩阵形式排列的圆孔，数量为15个-25个，直径为1μm-7μm，进行使用时在靠近源端一侧设置大直径的圆孔，在靠近漏端一侧设置小直径的圆孔。
本发明的有益效果是：
本发明提供了一种具有P型双重补偿结构的高压RESURF LDMOS器件，如图1所示，本发明采用横向变掺杂技术，利用不同尺寸的掩模窗口实现P型横向变掺杂顶层区渐变掺杂分布，同时采用P型横向均匀掺杂埋层区置于深N阱中，解决了普通RESURF LDMOS器件结构的表面电场分布不均匀，中间电场低而两边电场峰值高的问题，很好的优化了器件的电场分布。两个P型区的引入与N型漂移区形成双重补偿的结构，进一步优化了器件性能。为使器件性能最优，掺杂剂量需要满足在对器件施加电压时，漂移区可以完全耗尽，通过这种杂质补偿的方法，可以增加漂移区中杂质浓度，不仅提高了器件的耐压能力，而且降低了器件的导通电阻。横向变掺杂技术的引入很好的优化了器件表面电场，P型双重补偿结构进一步优化器件内部电场，该结构使器件击穿电压达到605-629V，导通电阻值为7.5-7.9Ω·mm2，缓解了器件击穿电压与导通电阻的矛盾关系，极大的改良了器件的性能。
附图说明
图1是本文发明提供的具有P型双重补偿结构的高压RESURF LDMOS器件结构示意图。
图中：1是P型半导体衬底；2是深N阱(DNW)；3是深P阱(DPW)；4是N阱(NW)；5是P型横向变掺杂顶层区(P-TOP)；6是P型横向均匀掺杂埋层区(P-bury)；7是场氧化层；8是P阱(PW)；9是源端N+；10是源端P+；11是漏端N+；12是栅氧化层；13是多晶硅栅。
图2是P型横向变掺杂顶层区采用的掩膜版形状。
图3是本发明提供的具有P型双重补偿结构的高压RESURF LDMOS器件的制备步骤示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细说明。
实施例1
如图1所示，一种具有高击穿电压与低导通电阻的高压RESURF LDMOS器件，包括P型半导体衬底1，通过在单晶硅中注入杂质硼离子实现；在P型半导体衬底1上设置有深N阱2，也就是N型漂移区主体，采用离子注入技术注入磷离子实现；在深N阱2上设置有深P阱3、N阱4、P型横向变掺杂顶层区5、P型横向均匀掺杂埋层区6和场氧化层7，其中不同的阱均为采用离子注入技术，注入不同浓度和能量实现的；在深P阱3上设有P阱8，P阱8的注入是为了降低寄生电阻，从而降低导通电阻，P阱8又包含形成欧姆接触的源端N+9和源端P+10；N阱4包含漏端N+11；上述深N阱2的上端面由下至上分别为栅氧化层12、多晶硅栅13。
本发明具体工艺实现流程如下所述，如附图3所示：
(1)在单晶硅中注入硼离子，得到P型半导体衬底。
(2)接下来是深N阱的制备，通过离子注入的方式在轻掺杂的P型半导体衬底上注入磷，注入的剂量为6×1012cm-2，注入能量值为80Kev，退火时间为1200min。
(3)深P阱(DPW)与P型横向均匀掺杂埋层区(P-bury)是通过离子注入的方式在DNW上注入硼，然后经过后期长时间的高温推结后形成相连的DPW与P-bury(即DPW和P-bury为均匀掺杂)，注入的剂量为9×1012cm-2，注入能量值为50Kev。为了形成双重补偿的结构，在此之后，需再用一块光罩对P-bury上方的漂移区进行一次N型均匀掺杂，注入的剂量为3×1012cm-2，注入能量值为30Kev。
(4)有源区场氧的形成是通过淀积氮化硅，然后用掩膜版在器件的表面刻蚀出氮化硅的窗口，该窗口即为有源区，再生长厚的场氧化层来实现的。
(5)N阱与P阱的注入需要分别用三次离子注入技术来实现NW区与PW区。
(6)变掺杂分布的P型横向变掺杂顶层区(P-TOP)的形成是设置特定的掩膜版，图2所示为本发明P-TOP区采用的掩膜版形状，通过光刻的方式设置特定形状的光刻掩膜版来控制杂质注入窗口的密度(光刻掩膜版上设置矩阵形式排列的圆孔作为窗口，数量为15个，直径为1μm-7um，进行使用时在靠近源端一侧设置大直径的圆孔，在靠近漏端一侧设置小直径的圆孔)，然后通过这些窗口注入合适的P型杂质，尺寸不同的窗口使得注入的杂质剂量实现横向变化的分布趋势。再通过高温扩散工艺步骤，注入的杂质在高温的条件下逐渐会向两侧扩散，经过一定时间间隔后，杂质的扩散会将呈现稳定的状态，该工艺可消除由于杂质间隔注入而使之分布不连续的问题，使得杂质的分布实现横向渐变，进而实现横向变掺杂结构。P-TOP区是通过离子注入技术注入硼离子实现的，注入剂量为4×1012cm-2，注入能量值为500Kev；P型横向变掺杂顶层区和P型横向均匀掺杂埋层区的截面为长方形，从横截面上看，P型横向变掺杂顶层区的纵向深度为1μm，P型横向均匀掺杂埋层区的纵向深度为6μm，两者之间的竖直距离为4μm。
(7)下面是栅氧和多晶硅的形成，其中栅氧是结合干氧与湿氧两种工艺来形成的，保证了快速生长出高质量的栅氧，然后在器件表面淀积多晶硅，并刻蚀掉不需要的部分。
(8)接下来是源端N+与源端P+的注入来形成欧姆接触，要求源端N+与源端P+具有很重的掺杂浓度才能使其具有小的电阻。源端N+与源端P+的形成分别需要两次离子注入来实现，注入的能量和剂量都不同，目的是为了降低源/漏与阱之间的浓度梯度，减小漏电流的产生。
(9)最后是接触孔的制备，金属化以及钝化工艺的形成。
本实施例涉及一种具有P型双重补偿结构的高压RESURF LDMOS器件，P-TOP横向变掺杂技术的引入很好的优化了器件表面电场，P型双重补偿结构进一步优化器件内部电场，该结构使器件击穿电压值达到627V，导通电阻值为7.7Ω·mm2，缓解了器件击穿电压与导通电阻的矛盾关系，极大的改良了器件的性能。
实施例2
本实施例与实施例1的不同之处在于：步骤(3)中DPW与P-bury区中硼离子的注入的剂量改为8×1012cm-2，该条件得到栅极击穿电压值为629V，对应的导通电阻值为7.9Ω·mm2。
实施例3
本实施例与实施例1的不同之处在于：步骤(3)中DPW与P-bury区中硼离子的注入的剂量改为10×1012cm-2，该条件得到栅极击穿电压值为605V，对应的导通电阻值为7.5Ω·mm2。
以上对本发明做了示例性的描述，应该说明的是，在不脱离本发明的核心的情况下，任何简单的变形、修改或者其他本领域技术人员能够不花费创造性劳动的等同替换均落入本发明的保护范围。
Claims (9)
1.一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，包括P型半导体衬底，在P型半导体衬底上设置深N阱，在深N阱中设置深P阱，N阱，P型横向变掺杂顶层区和P型横向均匀掺杂埋层区，P型横向均匀掺杂埋层区的一端和深P阱相通，P型横向变掺杂顶层区设置在P型横向均匀掺杂埋层区之上，在P型横向变掺杂顶层区中，由靠近源端到靠近漏端，掺杂浓度逐渐减小；在深P阱中设置P阱，源端N+区和源端P+区设置在P阱中且位于器件的表面；深N阱的上端面设置场氧化层，场氧化层的一端与漏端N+区相连，场氧化层的另一端设置栅氧化层和多晶硅栅；多晶硅栅设置在栅氧化层之上，两者共同延伸至器件表面的源端N+区；漏端N+区设置在N阱中且位于器件的表面。
2.根据权利要求1所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，器件表面采用二氧化硅层隔离。
3.根据权利要求1所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，深N阱注入磷离子，掺杂剂量为5×1012cm-2-7×1012cm-2，注入能量为70Kev-90Kev，退火时间为1000min-2400min。
4.根据权利要求1所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，深P阱与P型横向均匀掺杂埋层区一同注入硼离子，掺杂剂量为8×1012cm-2-10×1012cm-2，注入能量为40Kev-60Kev。
5.根据权利要求1所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，在P型横向均匀掺杂埋层区上方设置深N阱，采用一块光罩在P型横向均匀掺杂埋层区上方区域进行一次N型均匀掺杂，注入的剂量为3-5×1012cm-2，注入能量值为30-50Kev，以形成P型双重补偿结构。
6.根据权利要求1所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，P型横向变掺杂顶层区注入硼离子，掺杂浓度为3×1012cm-2-5×1012cm-2，注入能量为400Kev-600Kev。
7.根据权利要求1所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，P型横向变掺杂顶层区和P型横向均匀掺杂埋层区的截面为长方形，从横截面上看，P型横向变掺杂顶层区的纵向深度为1-2μm，P型横向均匀掺杂埋层区的纵向深度为5-7μm，两者之间的竖直距离为3-5μm。
8.根据权利要求1所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，采用光刻掩膜版控制杂质注入窗口的大小和密度，以实现P型横向变掺杂顶层区的设置。
9.根据权利要求8所述的一种具有P型双重补偿结构的高压RESURF LDMOS器件，其特征在于，光刻掩膜版上设置矩阵形式排列的圆孔，数量为15个-25个，直径为1μm-7μm，进行使用时在靠近源端一侧设置大直径的圆孔，在靠近漏端一侧设置小直径的圆孔。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910775645.5A CN112420804A (zh) | 2019-08-21 | 2019-08-21 | 一种具有p型双重补偿结构的高压resurf ldmos器件 |
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|---|---|---|---|
| CN201910775645.5A CN112420804A (zh) | 2019-08-21 | 2019-08-21 | 一种具有p型双重补偿结构的高压resurf ldmos器件 |
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Country Status (1)
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|---|---|
| CN (1) | CN112420804A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113066857A (zh) * | 2021-03-24 | 2021-07-02 | 中国科学技术大学 | 高品质因数氧化镓晶体管及其制备方法 |
Citations (4)
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|---|---|---|---|---|
| US20020130361A1 (en) * | 2001-03-16 | 2002-09-19 | Semiconductor Components Industries, Llc | Semiconductor device with laterally varying p-top layers |
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| CN101546781A (zh) * | 2008-03-27 | 2009-09-30 | 三洋电机株式会社 | 半导体装置 |
| US20090294849A1 (en) * | 2008-05-30 | 2009-12-03 | Freescale Semiconductor, Inc. | Resurf semiconductor device charge balancing |
-
2019
- 2019-08-21 CN CN201910775645.5A patent/CN112420804A/zh active Pending
Patent Citations (4)
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