CN101916726A - 抑制浮体效应的soi mos器件结构的制作方法 - Google Patents

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Abstract

本发明公开了一种抑制SOI浮体效应的MOS结构的制作方法。本发明方法制作的SOI MOS结构，其有源区包括：体区、N型源区、N型漏区、重掺杂P型区；其N型源区由硅化物和与之相连的N型Si区两部分组成；所述重掺杂P型区位于硅化物与绝缘埋层之间，并分别与硅化物、体区、绝缘埋层及浅沟槽隔离结构相接触。制作时先通过离子注入的方法形成重掺杂P型区，再在源区的部分表面形成一层金属，通过热处理使金属与其下的Si材料反应生成硅化物。本发明通过硅化物与下方的重掺杂P区形成欧姆接触，释放SOI MOS器件在体区积累的空穴，从而抑制SOI MOS器件的浮体效应，并具有不增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。

Description

抑制浮体效应的SOI MOS器件结构的制作方法
技术领域
本发明涉及一种MOS(Metal Oxide Semiconductor)结构的制作方法，尤其是一种通过硅化物工艺有效抑制SOI浮体效应的MOS器件结构的制作方法，属于半导体制造技术领域。
背景技术
SOI(Silicon On Insulator)是指绝缘体上硅技术。在SOI技术中，器件仅制造于表层很薄的硅膜中，器件与衬底之间由一层隐埋氧化层隔开，正是这种结构使得SOI技术具有了体硅无法比拟的优点。寄生电容小，使得SOI器件拥有高速度和低功耗。SOI CMOS器件的全介质隔离彻底消除了体硅CMOS器件的寄生闩锁效应，SOI全介质隔离使得SOI技术集成密度高以及抗辐照特性好。SOI技术广泛应用于射频、高压、抗辐照等领域。随着器件尺寸的不断缩小，SOI技术极有可能替代体硅成为Si技术的首选。
SOI MOS根据有源体区是否耗尽分为部分耗尽SOI MOS(PDSOI)和全耗尽SOI MOS(FDSOI)。一般来说全耗尽SOI MOS顶层硅膜会比较薄，薄膜SOI硅片成本高，另一方面全耗尽SOI MOS阈值电压不易控制。因此目前普遍采用的还是部分耗尽SOI MOS。
部分耗尽SOI MOS的有源体区并未完全耗尽，使得体区处于悬空状态，碰撞电离产生的电荷无法迅速移走，这会导致SOI MOS特有的浮体效应。对于SOI NMOS沟道电子在漏端碰撞电离产生的电子-空穴对，空穴流向体区，SOI MOS浮体效应导致空穴在体区积累，从而抬高体区电势，使得SOI NMOS的阈值电压降低继而漏电流增加，导致器件的输出特性曲线IdVd有翘曲现象，这一现象称为Ki nk效应。Kink效应对器件和电路性能以及可靠性产生诸多不利的影响，在器件设计时应尽量抑制。对SOI PMOS，由于空穴的电离率比较低，碰撞电离产生的电子-空穴对远低于SOI NMOS，因此SOI PMOS中的Kink效应不明显。
为了解决部分耗尽SOI NMOS，通常采用体接触(body contact)的方法将“体”接固定电位(源端或地)，如图1a-1b所示，为传统T型栅结构体接触，在T型栅的一端形成的P+注入区与栅下面的P型体区相连，MOS器件工作时，体区积累的载流子通过P+通道泄放，达到降低体区电势的目的，负面作用是造成工艺流程复杂化，寄生效应增加，降低了部分电学性能并且增大了器件面积。
鉴于此，本发明为了抑制SOI MOS器件中的浮体效应，提出一种新型的MOS结构，该新型结构可以通过硅化物工艺得以实现，工艺简单易行。
发明内容
本发明要解决的技术问题在于提供一种抑制SOI浮体效应的MOS器件结构的制作方法，通过硅化物工艺有效SOI浮体效应。
为了解决上述技术问题，本发明采用如下技术方案：
一种抑制SOI浮体效应的MOS器件结构的制作方法，包括以下步骤：
步骤一、在具有绝缘埋层的Si材料上制作浅沟槽隔离结构，隔离出有源区，并在有源区上制作栅区；
步骤二、进行高剂量的源区轻掺杂和漏区轻掺杂，形成高浓度的轻掺杂N型源区和轻掺杂N型漏区，所述高剂量的源区轻掺杂和漏区轻掺杂注入剂量达到1e15/cm2的量级，所述高浓度的轻掺杂N型源区和轻掺杂N型漏区的浓度达到1e19/cm3的量级；
步骤三、在栅区周围制作侧墙隔离结构，所述侧墙隔离结构将轻掺杂N型源区和轻掺杂N型漏区的部分表面覆盖，然后通过离子注入的方法，从未被覆盖的轻掺杂N型源区和轻掺杂N型漏区表面向下注入离子，在轻掺杂N型源区下方形成重掺杂的P型区域；
步骤四、进行一次源区和漏区离子注入，形成N型Si材料源区和N型漏区，在所述N型Si材料源区和N型漏区之间形成体区，在N型Si材料源区和绝缘埋层之间保留部分重掺杂的P型区域成为重掺杂P型区；
步骤五、在N型Si材料源区的部分表面形成一层金属，然后通过热处理使该金属与其下的Si材料反应生成硅化物，并使该硅化物与所述重掺杂P型区接触，而剩余的未与该金属反应的Si材料成为N型Si区，生成的硅化物和N型Si区构成N型源区，最终完成MOS器件结构。
本发明公开的抑制SOI浮体效应的MOS结构的制作方法，其有益效果在于：所制作的结构在源区下方存在重掺杂的P型区，源区硅化物穿通源端N区与下方的重掺杂P区形成欧姆接触，释放SOI MOS器件在体区积累的空穴，从而抑制SOI MOS器件的浮体效应。本发明在有效抑制浮体效应的同时，还具有不会增加芯片面积，制造工艺简单与常规CMOS工艺相兼容等优点。
附图说明
图1a为背景技术中采用体接触方法抑制浮体效应的MOS结构俯视示意图；
图1b为背景技术中采用体接触方法抑制浮体效应的MOS结构剖面示意图；
图2a-2e为利用本发明方法制备MOS器件结构的工艺流程示意图。
具体实施方式
下面结合附图进一步说明本发明，为了示出的方便附图并未按照比例绘制。
如图2e所示，一种抑制SOI浮体效应的MOS器件结构，包括：衬底10、位于衬底10之上的绝缘埋层20、位于绝缘埋层20之上的有源区、位于所述有源区之上的栅区以及位于所述有源区周围的浅沟槽隔离(STI)结构30。
所述有源区包括：体区70、N型源区、N型漏区40、重掺杂P型区60；所述N型源区由硅化物51和与之相连的N型Si区52两部分组成；所述N型源区和N型漏区40分别位于体区70两端；重掺杂P型区60位于所述N型源区的硅化物51与绝缘埋层20之间，并分别与硅化物51、体区70、绝缘埋层20以及浅沟槽隔离结构30相接触；N型Si区52与体区70相接触。
其中，所述栅区包括栅介质层81和位于所述栅介质层81上的栅电极82。在所述栅区周围还设有绝缘侧墙隔离结构90。有源区主要采用Si材料。其中体区70可采用P型的Si材料。N型漏区40采用N型的Si材料。绝缘埋层20可采用二氧化硅或氮化硅材料，在本发明一具体例子中可采用二氧化硅，即为埋层氧化层(BOX)。硅化物51可以是任何导电的硅化物(例如硅化钴，硅化钛)，使其可以与下方的重掺杂P型区60形成欧姆接触，用于释放SOI MOS器件在体区积累的空穴，从而抑制SOI MOS器件的浮体效应。由于浮体效应导致的Kink效应在SOI PMOS中不明显，因此本发明的方案主要是针对SOI NMOS器件。
上述抑制SOI浮体效应的MOS器件结构的制作方法，如图2a-2e所示，包括以下步骤：
步骤一、如图2a，在具有绝缘埋层20的Si材料(SOI)上制作浅沟槽隔离结构30，隔离出有源区700，并在有源区700上制作栅区，即在有源区700上依次制作栅介质层81、栅电极82，其中栅电极82可采用多晶硅材料。在制作栅区之前可以先对有源区进行P离子注入用于调节阈值电压。
步骤二、如图2b，进行高剂量的源区轻掺杂(LDS)和漏区轻掺杂(LDD)，在这一步骤中，与传统的LDD/LDS不同之处在于：本发明实际的轻掺杂源漏N型注入剂量达到1e15/cm2的量级，所以可以称之为高掺杂源漏了，由此形成的轻掺杂N型源区500和轻掺杂N型漏区400具有较高的掺杂浓度，它们实际的浓度达到1e19/cm3。然而为了与源漏注入区别，这道工艺还是援引业界一直采用的名称LDD/LDS。
步骤三、采用氧化硅或氮化硅等材料在栅区周围制作侧墙隔离结构(Spacer)90，将轻掺杂N型源区500和轻掺杂N型漏区400的部分表面覆盖。通过离子注入的方法，从未被覆盖的轻掺杂N型源区和轻掺杂N型漏区表面向下注入离子，在轻掺杂N型源区500下方形成重掺杂的P型区域600。如图2c所示，在一具体实施例中，该步骤可以采用一道在轻掺杂N型源区500的位置设有开口的掩膜版，经由该掩膜版垂直地进行重掺杂P离子注入，控制P离子注入至轻掺杂N型源区500下方，从而形成重掺杂的P型区域600。
步骤四、如图2d，由于在步骤二中采用了高剂量的LDD/LDS工艺，保证了沟道电流依然从源端通过N型的LDS流出，另一方面保证低的源漏电阻，所以在这一步骤中仅需要进行一次源区和漏区离子注入，形成N型Si材料源区50和N型漏区40，而不需要二次侧墙工艺来进行二次源漏注入。这样在N型Si材料源区50和N型漏区40之间形成体区70，在N型Si材料源区50和绝缘埋层20之间保留部分重掺杂的P型区域600成为重掺杂P型区60。
步骤五、在N型Si材料源区50的部分表面形成一层金属，例如Co、Ti，然后通过热处理使该金属与其下的Si材料反应生成硅化物51并使该硅化物51与所述重掺杂P型区60接触，而剩余的未与该金属反应的Si材料成为N型Si区52。热处理可采用炉管退火工艺，温度为700-900℃，优选800℃，退火时间为50-70秒，优选1分钟。Co与Si反应生成的硅化物51为硅化钴，Ti与Si反应生成硅化钛。生成的硅化物51和N型Si区52构成N型源区，最终完成如图2e所示的MOS器件结构。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。

Claims (6)

1.一种抑制SOI浮体效应的MOS器件结构的制作方法，其特征在于，包括以下步骤：
步骤一、在具有绝缘埋层的Si材料上制作浅沟槽隔离结构，隔离出有源区，并在有源区上制作栅区；
步骤二、进行高剂量的源区轻掺杂和漏区轻掺杂，形成高浓度的轻掺杂N型源区和轻掺杂N型漏区，所述高剂量的源区轻掺杂和漏区轻掺杂的注入剂量达到1e15/cm2的量级，所述高浓度的轻掺杂N型源区和轻掺杂N型漏区的浓度达到1e19/cm3的量级；
步骤三、在栅区周围制作侧墙隔离结构，所述侧墙隔离结构将轻掺杂N型源区和轻掺杂N型漏区的部分表面覆盖，然后通过离子注入的方法，从未被覆盖的轻掺杂N型源区和轻掺杂N型漏区表面向下注入离子，在轻掺杂N型源区下方形成重掺杂的P型区域；
步骤四、进行一次源区和漏区离子注入，形成N型Si材料源区和N型漏区，在所述N型Si材料源区和N型漏区之间形成体区，在N型Si材料源区和绝缘埋层之间保留部分重掺杂的P型区域成为重掺杂P型区；
步骤五、在N型Si材料源区的部分表面形成一层金属，然后通过热处理使该金属与其下的Si材料反应生成硅化物，并使该硅化物与所述重掺杂P型区接触，而剩余的未与该金属反应的Si材料成为N型Si区，生成的硅化物和N型Si区构成N型源区，最终完成MOS器件结构。
2.根据权利要求1所述抑制SOI浮体效应的MOS器件结构的制作方法，其特征在于：步骤一中，在制作所述栅区之前可以先对有源区进行P离子注入。
3.根据权利要求1所述抑制SOI浮体效应的MOS器件结构的制作方法，其特征在于：步骤三采用一道在所述轻掺杂N型源区的位置设有开口，且该开口与侧墙隔离结构边缘对齐的掩膜版，经由该掩膜版垂直地进行重掺杂P离子注入，控制P离子注入至所述轻掺杂N型源区下方，从而形成所述重掺杂的P型区域。
4.根据权利要求1所述抑制SOI浮体效应的MOS器件结构的制作方法，其特征在于：步骤五，所述金属选自Co、Ti中的一种。
5.根据权利要求1所述抑制SOI浮体效应的MOS器件结构的制作方法，其特征在于：步骤五中，所述的热处理采用炉管退火工艺。
6.根据权利要求1或5所述抑制SOI浮体效应的MOS器件结构的制作方法，其特征在于：步骤五中，所述的热处理的温度为700-900℃，时间为50-70秒。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681343A (zh) * 2012-09-25 2014-03-26 中国科学院微电子研究所 一种半导体结构的制造方法
CN105977196A (zh) * 2016-06-03 2016-09-28 集美大学 一种抗单粒子瞬态加固soi器件及其制备方法
CN106952912A (zh) * 2016-01-07 2017-07-14 中国科学院上海微系统与信息技术研究所 一种soi八晶体管sram单元及其制作方法
CN108054120A (zh) * 2017-12-13 2018-05-18 上海华虹宏力半导体制造有限公司 改善soi器件浮体效应的工艺方法
CN109767985A (zh) * 2019-01-22 2019-05-17 上海华虹宏力半导体制造有限公司 一种绝缘体上硅射频开关器件及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094178A (zh) * 2013-01-16 2013-05-08 中国科学院上海微系统与信息技术研究所 提高部分耗尽型soi器件射频性能的制备方法
US9177968B1 (en) * 2014-09-19 2015-11-03 Silanna Semiconductor U.S.A., Inc. Schottky clamped radio frequency switch

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
JP2003303968A (ja) * 2002-04-08 2003-10-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006148064A (ja) * 2004-10-18 2006-06-08 Renesas Technology Corp 半導体装置及びその製造方法、並びにメモリ回路
US20080150026A1 (en) * 2006-12-26 2008-06-26 International Business Machines Corporation Metal-oxide-semiconductor field effect transistor with an asymmetric silicide
CN101231956A (zh) * 2007-01-24 2008-07-30 中国科学院微电子研究所 一种实现部分耗尽绝缘体上硅器件体接触的方法
US7410876B1 (en) * 2007-04-05 2008-08-12 Freescale Semiconductor, Inc. Methodology to reduce SOI floating-body effect
US20080308867A1 (en) * 2007-06-12 2008-12-18 International Business Machines Corporation Partially depleted soi field effect transistor having a metallized source side halo region

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100529455B1 (ko) * 2003-07-23 2005-11-17 동부아남반도체 주식회사 부분 공핍형 ｓｏｉ 모스 트랜지스터 및 그 제조 방법
CN100342549C (zh) * 2004-02-20 2007-10-10 中国科学院上海微系统与信息技术研究所 局部绝缘体上的硅制作功率器件的结构及实现方法
US7550381B2 (en) * 2005-07-18 2009-06-23 Applied Materials, Inc. Contact clean by remote plasma and repair of silicide surface
CN1779989A (zh) * 2005-09-23 2006-05-31 中国科学院上海微系统与信息技术研究所 抗辐射加固的特殊体接触绝缘体上硅场效应晶体管及制备方法
US20090250754A1 (en) * 2008-04-02 2009-10-08 United Microelectronics Corp. Partially depleted silicon-on-insulator metal oxide semiconductor device
US20100308405A1 (en) * 2009-06-08 2010-12-09 International Business Machines Corporation Mosfet on silicon-on-insulator with internal body contact

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
JP2003303968A (ja) * 2002-04-08 2003-10-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006148064A (ja) * 2004-10-18 2006-06-08 Renesas Technology Corp 半導体装置及びその製造方法、並びにメモリ回路
US20080150026A1 (en) * 2006-12-26 2008-06-26 International Business Machines Corporation Metal-oxide-semiconductor field effect transistor with an asymmetric silicide
CN101231956A (zh) * 2007-01-24 2008-07-30 中国科学院微电子研究所 一种实现部分耗尽绝缘体上硅器件体接触的方法
US7410876B1 (en) * 2007-04-05 2008-08-12 Freescale Semiconductor, Inc. Methodology to reduce SOI floating-body effect
US20080308867A1 (en) * 2007-06-12 2008-12-18 International Business Machines Corporation Partially depleted soi field effect transistor having a metallized source side halo region

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681343A (zh) * 2012-09-25 2014-03-26 中国科学院微电子研究所 一种半导体结构的制造方法
CN103681343B (zh) * 2012-09-25 2016-03-23 中国科学院微电子研究所 一种半导体结构的制造方法
CN106952912A (zh) * 2016-01-07 2017-07-14 中国科学院上海微系统与信息技术研究所 一种soi八晶体管sram单元及其制作方法
CN105977196A (zh) * 2016-06-03 2016-09-28 集美大学 一种抗单粒子瞬态加固soi器件及其制备方法
CN108054120A (zh) * 2017-12-13 2018-05-18 上海华虹宏力半导体制造有限公司 改善soi器件浮体效应的工艺方法
CN109767985A (zh) * 2019-01-22 2019-05-17 上海华虹宏力半导体制造有限公司 一种绝缘体上硅射频开关器件及其制造方法
CN109767985B (zh) * 2019-01-22 2022-02-15 上海华虹宏力半导体制造有限公司 一种绝缘体上硅射频开关器件及其制造方法

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