KR100843212B1 - 확산방지영역을 갖는 반도체 소자와 그의 제조 방법 - Google Patents

확산방지영역을 갖는 반도체 소자와 그의 제조 방법 Download PDF

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Abstract

n형 트랜지스터와 p형 트랜지스터에 각각 확산방지영역을 갖는 반도체 소자와 그의 제조 방법이 제공된다. n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판; n형 트랜지스터 영역에 형성된 제1 확산방지영역; 및 p형 트랜지스터 영역에 형성된 제2 확산방지영역을 포함하는 반도체 소자에 있어서, 제1 및 제2 확산방지영역은 불소(Fluorine) 또는 탄소(Carbon)로 이루어진다. 이를 통해 짧은 채널 효과(Short Channel Effect)를 효과적으로 완화할 수 있다.
탄소, 불소, 확산방지영역

Description

확산방지영역을 갖는 반도체 소자와 그의 제조 방법{Semiconductor device with diffusion barrier region and Method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명한 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 의한 n-FET와 p-FET의 채널길이에 따른 문턱전압을 나타낸 그래프들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 의한 n-FET와 p-FET의 온-전류(Ion)에 대한 오프-전류(Idoff)의 관계를 나타낸 그래프들이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 기판 155 : 제1 확산방지영역
185: 제2 확산방지영역 143, 173: 제 1 및 제2 LDD 영역
143, 175: 제1 및 제2 할로 영역
147, 177: 제1 및 제2 깊은 소스 영역 및 드레인 영역
255: 제3 확산방지영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 기판에 확산방지영역을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 집적회로의 전력 소비(Power consumption)가 줄면서, 동시에 속도(Speed) 향상이 요구됨에 따라, 반도체 집적회로의 크기(Size)가 급속하게 줄고 있다. 이에 따라. 트랜지스터(Transistor)의 채널 길이(Channel Length)도 급속히 줄고 있다. 이렇게 트랜지스터의 채널 길이가 축소되면, 바람직하지 않은 전기적 특성인 짧은 채널 효과(Short Channel Effect: SCE)가 발생한다.
이 짧은 채널 효과를 방지하려면, 트랜지스터 채널의 수평 방향의 축소와 함께 게이트 절연막 두께 또는 소스/드레인 접합(Junction) 길이의 축소 등과 같은 수직 방향의 축소도 함께 이루어져 한다. 즉, 얇은 접합(Shallow Junction)이 요구된다.
상기한 얇은 접합(Shallow Junction)에 대한 연구가 꾸준히 진행 중이며, 그 중 일부를 소개하면 드레인(Drain) 근처의 핫 캐리어(Hot Carrier)를 줄이기 위한 LDD(Lightly Doped Drain) 구조와 채널 영역의 도핑 농도는 영향을 주지 않으면서 소스/드레인의 공핍 영역(Depletion Region)이 수평 방향으로 서로 근접하는 것 을 억제하는 할로(Halo) 구조 등을 예로 들 수 있다. 하지만, 최근 들어 반도체 소자의 디자인 룰인 50nm 이하로, 예를 들면 32nm 등으로 진행됨에 따라 LDD 구조 또는 할로 구조로는 짧은 채널 효과를 효과적으로 방지 할 수 없다.
따라서, 본 발명이 속하는 기술 분야에서는 짧은 채널 효과(Short Channel Effect)가 완화된 얇은 접합(Shallow junction)을 갖는 반도체 소자와 그에 대한 제조 방법이 요구되고 있다.
본 발명의 목적은 본 발명이 속하는 기술 분야에서의 요구에 부응하여 확산방지영역을 갖는 반도체 소자 및 그의 제조방법을 제공하는 것이다.
본 발명의 목적은 여기에 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판; 상기 n형 트랜지스터 영역의 상기 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극에 정렬되어 상기 기판 내에 형성된 제1 소스 영역 및 드레인 영역; 상기 제1 소스 영역 및 드레인 영역 사이에 형성된 제1 채널 영역; 상기 제1 소스 영역 및 드레인 영역 또는 상기 제1 소스 영역 및 드레인 영역과 상기 제1 채널 영역에 형성된 제1 확산방지영역; 상기 p형 트랜지스터 영역의 상기 기판 상에 형성된 제2 게이트 전극; 상기 제2 게이트 전극에 정렬되어 상기 기판 내에 형성된 제2 소스 영역 및 드레인 영역; 상기 제2 소스 영역 및 드레인 영역 사이에 형성된 제2 채널 영역; 및 상기 제2 소스 영역 및 드레인 영역 또는 상기 제2 소스 영역과 드레인 영역과 상기 제2 채널 영역에 형성된 제2 확산방지영역을 포함한다.
여기서, 상기 제1 확산방지영역 및 상기 제2 확산방지영역은 불소(Fluorine) 또는 탄소(Carbon)로 이루어질 수 있다.
본 발명에 있어서, 상기 제1 소스 영역 및 드레인 영역은 상기 n형 트랜지스터 영역의 상기 기판의 표면으로부터 순차적으로 형성된 제1 LDD 영역과 제1 깊은 소스 영역 및 드레인 영역으로 이루어지고, 상기 제2 소스 영역 및 드레인 영역은 상기 p형 트랜지스터 영역의 상기 기판의 표면으로부터 순차적으로 형성된 제2 LDD 영역과 제2 깊은 소스 영역 및 드레인 영역으로 이루어진 여기서, 상기 제2 확산방지영역은 상기 제2 LDD 영역 또는 상기 제2 LDD 영역과 동일 깊이의 상기 제2 채널 영역에 형성될 수 잇다.
예를 들어, 상기 제1 확산방지영역은 상기 제1 할로 영역 또는 상기 제1 할로 영역과 동일 깊이의 상기 제1 채널 영역에 형성될 수 있다. 또한, 상기 제1 확산방지영역은 상기 제1 LDD 영역 또는 상기 제1 LDD 영역과 동일 깊이의 상기 제1 채널 영역에 형성될 수 있다.
본 발명의 바람직한 실시예에 있어서, 상기 제1 소스 영역 및 드레인 영역은 상기 제1 채널 영역 방향으로 상기 제1 깊은 소스 영역 및 드레인 영역에 접하여 제1 할로영역을 더 포함하고, 상기 제1 할로영역과 동일 깊이로 제3 확산방지영역이 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조방법은 n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판에 소자 분리막을 형성하여 액티브 영역을 정의하는 단계; 상기 액티브 영역에 불소(Fluorine) 또는 탄소(Carbon) 이온을 주입하여, 상기 n형트랜지스터 영역의 제1 확산방지영역과 상기 p형 트랜지스터 영역의 제2 확산방지영역을 형성하는 단계; 상기 액티브 영역 상에 상기 n형 트랜지스터 영역의 제1 게이트 전극과 상기 p형 트랜지스터 영역의 제2 게이트 전극을 형성하는 단계; 및 상기 제1 및 제2 게이트 전극에 정렬되어 상기 기판 내에 각각 형성된 제1 및 제2 소스 영역 및 드레인 영역을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 불소(Fluorine) 또는 탄소(Carbon) 이온의 농도는 5E14/cm2 내지 5E15/cm2 일 수 있다.
본 발명의 실시 예들에 따른 반도체 소자 및 그의 제조 방법이 적용되는 집적회로는 고집적회로 반도체 소자, 프로세서, MEM's(Micro Electro Mechanical) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자(display device) 등의 미세 전자 소자이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 기판(100)은 n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는다. 예를 들어, 상기 기판(100)은 p형 기판일 수 있다.
상기 기판(100) 내에 액티브 영역을 정의하기 위한 소자 분리막(105)이 형성되어 있다. 예를 들어, 상기 소자 분리막(105)은 STI(Shallow Trench Isolation) 등의 다양한 방법과 물질로 형성 될 수 있다. 또한, n형 트랜지스터 영역을 정의하기 위한 P-웰(P-well, 110)과 p형 트랜지스터 영역을 정의하기 위한 N-웰(N-Well, 115)이 기판(100) 내에 추가적으로 형성될 수 있다. 예를 들어, p형 기판을 사용할 경우, p형 트랜지스터 영역을 정의하기 위해 비소(Arsenic) 또는 인(Phosphorous) 등의 이온으로 N-웰(115)을 형성 할 수 있다.
상기 소자 분리막(105) 근처나 하부로 도전이 되는 것을 방지하기 위한 필드 이온주입영역(120, 125)이 형성 될 수 있다. 예를 들어, n형 트랜지스터 영역에 형성되는 제1 필드이온주입 영역(120)은 붕소(Boron) 등의 이온으로, p형 트랜지스터 영역에 형성되는 제2 필드이온주입 영역(125)는 인(Phosphorous)등의 이온을 주 입하여 형성 할 수 있다. 또한, 문턱전압(Threshold Voltage, Vth)을 조절하기 위한 채널 도핑 영역(123, 127)이 형성 될 수 있다. 제1 채널 도핑 영역(123)은 붕소(Boron) 등으로 형성하고, 제2 채널 도핑 영역(127)은 비소(Arsenic)나 인(Phosphorous)으로 형성 할 수 있다.
도 1을 다시 참조하면, n형 트랜지스터 영역이 기판(100) 상에 제1 게이트 구조물(130)이 형성된다. 상기 제1 게이트 구조물(130)은 게이트 절연막(133), 제1 게이트 전극(135), 제1 오프셋 스페이서(137) 그리고, 제1 게이트 스페이서(139)로 구성될 수 있다.
제1 게이트 전극(135)에 정렬되어 상기 기판(100)에 제1 소스 영역 및 드레인 영역(140)이 형성된다. 상기 제1 소스 영역 및 드레인 영역(140)은 상기 기판(100) 표면으로부터 차례로 형성된 제1 LDD 영역(143) 및 제1 깊은 소스 영역 및 드레인 영역(147)로 이루어질 수 있다. 제1 소스 영역 및 드레인 영역(140)은 제1 채널 영역(150) 방향으로 제1 깊은 소스 영역 및 드레인 영역(140)에 접하여 제1 할로영역(145)을 더 포함할 수 있다. 즉, 제1 할로영역(145)은, 상기 제1 채널 영역(150)에 인접하여 배치될 수 있다.
예를 들어, 상기 제1 LDD 영역(143)은 비소(Arsenic)나 인(Phosphorous)을 사용하여 약 5nm 이하의 깊이로 형성될 수 있고, 상기 제1 할로 영역(145)은 붕소(Boron)을 사용하여 이온주입깊이(Rp; Projection Range) 기준으로 기판 표면으로부터 약 5nm 내지 10nm 정도의 깊이에 형성될 수 있다. 또한, 제1 깊은 소스 영역 및 드레인 영역(147)은 인(Phosphorous)인 경우는 이온주입깊이(Rp; Projection Range) 기준으로 약 40nm정도 비소(Arsenic)의 경우는 약 25nm 정도의 깊이에 형성 될 수 있다. 하지만, 반도체 소자의 특성 등을 고려하여 제1 소스 영역 및 드레인 영역(140)의 형성 깊이와 농도 등은 조절이 가능함은 물론이다.
상기 제1 게이트 전극(135) 하부의 제1 소스 영역과 제1 드레인 영역(140) 사이의 상기 기판(100)에 제1 채널 영역(150)이 형성 되어 있다. 제 1 게이트 전극(135)을 중심으로 왼쪽에 형성된 것이 제1 소스 영역이 될 수 있고, 오른쪽에 형성된 것이 제1 드레인 영역이 될 수 있다. 물론, 소스 영역과 드레인 영역이 반대 방향이 될 수 있음은 당연하다.
제1 확산방지영역(155)이 상기 제1 채널 영역(150)에 형성되어 있다. 또한, 상기 제1 확산방지영역(155)은 상기 제1 LDD 영역(143)에 더 형성 될 수 있다. 예를 들어, 상기 제1 확산방지영역(155)은 상기 제1 LDD 영역(143)과 동일 깊이의 제1 채널 영역에 형성 될 수 있다. 상기 제1 확산방지영역(155)은 불소(Fluorine) 또는 탄소(Carbon)로 이루어 질 수 있다. 이때, 불소 또는 탄소의 이온주입 양(implant dose)은 예를 들어 약 5E14/cm2 내지 약 5E15/cm2 의 농도일 수 있다.
여기서, 제1 확산방지영역(155)은 제1 LDD 영역(143)의 물질이 인(Phosphorous) 이온일 경우, 인이 채널 수평 방향으로의 확산 또는 침투하는 것을 효과적으로 방지하거나 줄일 수 있게 한다. 이를 통해 짧은 채널 효과(Short Channel Effect)을 방지 또는 완화 할 수 있다.
도 1을 다시 참조하면, p형 트랜지스터 영역의 기판(100) 상에 제2 게이트 구조물(160)이 형성 된다. 상기 제2 게이트 구조물(160)은 게이트 절연막(133), 제2 게이트 전극(165), 제2 오프셋 스페이서(167) 그리고, 제2 게이트 스페이서(169)로 구성될 수 있다. 여기서, 상기 게이트 절연막(133)은 제1 게이트 구조물(130)의 게이트 절연막(133)과 동일 할 수도 있고, 다른 막일 수도 있다.
제2 게이트 전극(165)에 정렬되어 상기 기판(100)에 제2 소스 영역 및 드레인 영역(170)이 형성된다. 상기 제2 소스 영역 및 드레인 영역(170)은 상기 기판 표면으로부터 차례로 형성된 제2 LDD 영역(173) 및 제2 깊은 소스 영역 및 드레인 영역(177)으로 이루어질 수 있다. 제2 소스 영역 및 드레인 영역은 제2 채널 영역(180) 방향으로 제2 깊은 소스 영역 및 드레인 영역(177)에 접하여 제2 할로영역(175)을 형성할 수 있다.
예를 들어, 상기 제2 LDD 영역(173)은 붕소(Boron)나 이붕화불소(BF2)을 사용하여 이온주입깊이(Rp) 기준으로 약 5nm 이하의 깊이로 형성될 수 있고, 상기 제2 할로 영역(175)은 비소(Arsenic)나 인(Phosphorous)을 사용하여 이온주입깊이(Rp) 기준으로 약 5nm 내지 10nm 정도의 깊이에 형성될 수 있다. 또한, 제2 깊은 소스 영역 및 드레인 영역(177)은 붕소(Boron)을 사용하여 약 25nm 정도에 형성 될 수 있다. 하지만, 반도체 소자의 특성 등을 고려하여 제2 소스 영역 및 드레인 영역(170)의 형성 깊이와 농도 등은 조절이 가능함은 물론이다.
상기 제2 게이트 전극(165) 하부의 제2 소스 영역과 제2 드레인 영역(170) 사이의 상기 기판(100)에 제2 채널 영역(180)이 형성 되어 있다. 제2 게이트 전극(165)을 중심으로 왼쪽에 형성된 것이 제2 소스 영역이 될 수 있고, 오른쪽에 형성된 것이 제2 드레인 영역이 될 수 있다. 물론, 소스 영역과 드레인 영역이 반대 방향이 될 수 있음은 당연하다.
제2 확산방지영역(185)이 상기 제2 채널 영역(180)에 형성되어 있다. 또한, 상기 제2 확산방지영역(185)은 상기 제2 LDD 영역(173)에 더 형성 될 수 있다. 예를 들어, 상기 제2 확산방지영역(185)은 상기 제2 LDD 영역(173)과 동일 깊이의 제2 채널 영역(180)에 형성 될 수 있다. 상기 제2 확산방지영역(185)은 불소(Fluorine) 또는 탄소(Carbon)로 이루어 질 수 있다. 이때, 불소 또는 탄소의 이온주입 양은 예를 들어 약 5E14/cm2 내지 약 5E15/cm2 의 농도일 수 있다.
여기서, 제2 확산방지영역(185)은 제2 LDD 영역(143)의 물질, 즉 붕소(Boron)나 이붕화불소(BF2) 이온이 채널 수평 방향으로의 확산 또는 침투하는 것을 효과적으로 방지하거나 줄일 수 있게 한다. 이를 통해 짧은 채널 효과(Short Channel Effect)을 방지 또는 완화 할 수 있다.
본 발명의 일 실시예와 같이 n형 트랜지스터와 p형 트랜지스터의 채널에 각각 제1 또는 제2 확산방지영역(155, 185)를 위치시킴으로써 n형 트랜지스터와 p형 트랜지스터 모두 짧은 채널 효과(Short Channel Effect)을 방지 또는 완화 할 수 있는 장점이 있다.
도 2은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
본 발명의 다른 실시예는 일 실시예의 제1 확산방지영역의 위치를 제외 하고는 동일하다. 따라서, 동일한 부재에 대하여는 동일한 참조부호를 사용하고, 더 이상의 설명은 생략한다.
도 2를 참조하면, 제3 확산방지영역(255)은 제1 할로 영역(143)에 형성된다. 필요에 따라, 제3 확산방지영역(255)은 제1 할로 영역(145)과 동일 깊이의 제1 채널영역에 형성될 수 있다. 상기 제3 확산방지영역(255)은 불소(Fluorine) 또는 탄소(Carbon)로 이루어 질 수 있다. 이때, 불소 또는 탄소의 이온주입 양은 예를 들어 약 5E14/cm2 내지 약 5E15/cm2 의 농도일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자에 따르면, 제3 확산방지영역(255)은 제1 할로 영역(145)의 물질, 즉 붕소(Boron) 이온이 채널 수평 방향으로의 확산 또는 침투하는 것을 효과적으로 방지하거나 줄일 수 있게 한다. 이를 통해 짧은 채널 효과(Short Channel Effect)을 방지 또는 완화 할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명한 단면도들이다.
도 3a를 참조하면, 먼저 n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판(100)을 준비한다. 상기 기판(100)에 소자 분리막(105)을 형성하여 액티브 영역(305)을 정의한다. 상기 액티브 영역(305)는 트랜지스터 등이 형성되는 기판의 영역이다. 상기 소자 분리막(105)을 형성하는 단계는 STI (Shallow Trench)등 여러 가지 방법과 물질이 있으면, 본 발명을 실시 하는 데에는 모두 적용 가능함은 물론 이다.
다음에, n형 트랜지스터 영역을 정의하기 위한 P-웰(P-well, 110)을 형성한다. 예를 들어, 붕소(Boron) 등의 이온으로 약 180keV 내지 약 280keV의 에너지로 이온 주입(310)하여 형성 할 수 있다. p형 트랜지스터 영역을 정의하기 위한 N-웰(N-Well, 115)이 기판(100) 내에 형성한다 예를 들어, p형 트랜지스터 영역을 정의하기 위해 비소(Arsenic) 또는 인(Phosphorous) 등의 이온으로 약 300keV 내지 약 400keV의 에너지로 N-웰(115)을 형성 할 수 있다. 여기서, 상기 P-웰(110)과 N-웰(115)은 제품의 요구특성에 따라 둘 다 형성할 수도 있고, 하나만 형성 할 수도 있으며, 또는 둘 다 형성하지 않을 수 있을 수 있는 선택(Option) 공정이다.
도 3b를 참조하면, 상기 소자 분리막(105) 근처나 하부로 도전이 되는 것을 방지하기 위한 필드 영역(120, 125)과 문턱전압(Threshold Voltage, Vth)을 조절하기 위한 채널 도핑 영역(123, 127)을 형성한다. 여기서, n형 트랜지스터 영역에 형성되는 제1 필드 영역(120)과 제1 채널 도핑 영역(123)은 붕소(Boron) 또는 이붕화불소(BF2)를 이온주입(Implantation, 320)하여 형성한다. 예를 들어, p형 트랜지스터 영역을 마스크(미 도시)로 가리고, 이온의 농도와 에너지를 변경하여 상기 제1 필드 영역(120)과 제1 채널 도핑 영역(123)을 형성할 수 있다.
또한 여기서, p형 트랜지스터 영역에 형성되는 제2 필드 영역(125)과 제2 채널 도핑 영역(127)은 비소(Arsenic)나 인(Phosphorous)의 이온을 이온 주입(Implantation, 325)하여 형성한다. 예를 들어, n형 트랜지스터 영역을 마스 크(미 도시)로 가리고, 이온의 농도와 에너지를 변경하여 상기 제2 필드 영역(125)과 제2 채널 도핑 영역(127)을 형성할 수 있다.
도 3c를 참조하면, 상기 액티브 영역(305)에 불소(Fluorine) 또는 탄소(Carbon) 이온을 주입(330)하여, 상기 n형 트랜지스터 영역의 제1 확산방지영역(155)과 상기 p형 트랜지스터 영역의 제2 확산방지영역(185)을 채널 영역에 형성한다. 이때, 불소(Fluorine) 또는 탄소(Carbon)의 이온주입 농도는 약 5E14/cm2 내지 약5E15/cm2 일 수 있다. 또한, n형 및 p형 각각의 제1 및 제2 확산방지영역을 형성할 때에는 이온주입 에너지를 달리하여, 확산방지막의 깊이를 조절할 수 있다.
도 3d를 참조하면, 상기 기판(100) 상에 게이트 절연막(133), 제1 게이트 전극(135)와 제2 게이트 전극(165)를 형성한다. 상기 게이트 절연막은(133)은 제품 요구특성에 따라 얇은 절연막(Thin Oxide) 일 수도 있고 높은 유전상수를 가지는 고유전 절연막(High-K Oxide) 일 수 있다. 또한, 상기 게이트 절연막(133)은 n형 트랜지스터와 p형 트랜지스터의 특성에 맞게 따로 사용할 수 있음은 당연하다. 상기 제1 및 제2 게이트 전극(135, 165)은 폴리 실리콘 막, 금속막 또는 금속 질화막 일 수도 있다
다음으로, 제1 LDD 영역(143)과 제2 LDD 영역(173)을 각각의 제1 게이트 전극(135)과 제2 게이트 전극(165)에 정렬되어 형성한다. 여기서, 상기 제1 LDD 영역(143)은 비소(Arsenic)나 인(Phosphorous)을 사용하여 이온주입깊이(Rp) 기준으로 약 5nm 이하의 깊이로 형성할 수 있고, 상기 제2 LDD 영역(173)은 붕소(Boron) 나 이붕화불소(BF2)을 사용하여 이온주입깊이(Rp) 기준으로 약 5nm 이하의 깊이로 형성할 수 있다.
도 3e를 참조하면, 제1 오프셋 스페이서(137)과 제2 오프셋 스페이서(167)을 각각의 제1 및 제2 게이트 전극(135, 165) 측면에 형성한다. 상기 오프셋 스페이서들(137, 167)은 소스 및 드레인 형성 시, 상기 게이트 전극들과 물리적인 거리를 확보하기 위한 것으로 도 3d의 제1 및 제2 LDD 영역(143, 173) 전에 형성할 수 있다. 다음으로, 제1 할로 영역(145)를 붕소(Boron)을 이온주입(335)하여 이온주입깊이(Rp) 기준으로 약 5nm 내지 10nm 정도의 깊이에 형성한다. 또한, 제2 할로 영역(175)은 비소(Arsenic)을 이온주입(340)하여 약 5nm 내지 10nm 정도의 깊이에 형성한다.
도 3f를 참조하면, 제1 게이트 스페이서(139)와 제2 게이트 스페이서(169)를 상기 제1 및 제2 게이트 전극(135, 165) 또는 상기 제1 및 제2 오프셋 스페이스(137, 167) 측면에 형성한다. 다음으로 상기 제1 및 제2 게이트 구조물(130,160)을 마스크로 하여, 제1 및 제2 게이트 구조물(130,160) 또는 제1 게이트 전극 및 제2 게이트 전극(135, 165) 에 정렬된 제1 및 제2 깊은 소스 영역 및 드레인 영역(147, 177)을 형성한다. 여기서, 제1 깊은 소스 영역 및 드레인 영역(147)은 인(Phosphorous)인 경우는 이온주입깊이(Rp) 기준으로 약 40nm정도 비소(Arsenic)의 경우는 약 25nm 정도에 형성 할 수 있다. 또한, 제2 깊은 소스 영역 및 드레인 영역(177)은 붕소(Boron)을 사용하여 이온주입깊이(Rp) 기준으로 약 25nm 정도에 형성 할 수 있다. 하지만, 반도체 소자의 특성 등을 고려하여 제1 소스 영역 및 드레인 영역(140)의 형성 깊이 및 농도 등은 조절이 가능함은 물론이다.
그 다음으로, 상기 제1 및 제2 소스 영역 및 드레인 영역(140, 170)을 활성화 하기 위한 열처리(Heat Treatment)를 진행한다. 예를 들어, 섭씨 1000℃ 이상의 고온에서 급속하게 처리하는 스파이크 어닐 (Spike Annealing)일 수 있다.
도 4a 내지 도 4d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명한 단면도들이다. 본 발명의 다른 실시 예는 일 실시 예의 제1 확산방지영역의 형성 위치를 제외하고는 동일하다. 따라서, 동일한 부재에 대하여는 동일한 참조 부호를 사용하고, 더 이상의 설명은 생략한다.
도 4a를 참조하면, n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판(100)에 소자 분리막(105), P-웰(110), N-웰(115), 제1 및 제2 필드 영역(120,125)과 제1 및 제2 채널 도핑 영역(123,127)을 형성 한 후, n형 트랜지스터 영역에 제1 마스크(410)을 형성한 후, 상기 제1 마스크(410)을 이용하여, p형 트랜지스터 영역의 기판(100)에 불소(Fluorine) 또는 탄소(Carbon) 이온을 주입(420)하여 제2 확산방지영역(185)을 형성한다. 이때, 불소(Fluorine) 또는 탄소(Carbon)의 이온주입 농도는 약 5E14/cm2 내지 약5E15/cm2 일 수 있다.
도 4b를 참조하면, 상기 기판(100) 상에 게이트 절연막(133), 제1 게이트 전극(135)와 제2 게이트 전극(165)를 형성한다. 상기 게이트 절연막은(133)은 제품 요구특성에 따라 얇은 절연막(Thin Oxide) 일 수도 있고 높은 유전상수를 가지는 고유전 절연막(High-K Oxide) 일 수 있다. 또한, 상기 게이트 절연막(133)은 n형 트랜지스터와 p형 트랜지스터의 특성에 맞게 따로 사용할 수 있음은 당연하다. 상기 제1 및 제2 게이트 전극(135, 165)은 폴리 실리콘 막, 금속막 또는 금속 질화막 일 수도 있다
다음으로, 제1 LDD 영역(143)과 제2 LDD 영역(173)을 각각의 제1 게이트 전극과 제2 게이트 전극에 정렬되어 형성한다. 여기서, 상기 제1 LDD 영역(143)은 비소(Arsenic)나 인(Phosphorous)을 사용하여 이온주입깊이(Rp) 기준으로 약 5nm 이하의 깊이로 형성할 수 있고, 상기 제2 LDD 영역(173)은 붕소(Boron)나 이붕화불소(BF2)을 사용하여 이온주입깊이(Rp) 기준으로 약 5nm 이하의 깊이로 형성할 수 있다.
도 4c를 참조하면, p형 트랜지스터 영역에 제2 마스크(430)을 형성한 후, 상기 제2 마스크(430)을 이용하여, n형 트랜지스터 영역의 기판(100)에 불소(Fluorine) 또는 탄소(Carbon) 이온을 주입(435)하여 제3 확산방지영역(255)을 형성한다. 이때, 불소(Fluorine) 또는 탄소(Carbon)의 이온주입 농도는 5E14/cm2 내지 5E15/cm2 일 수 있다. 예를 들어, 제3 확산방지영역(255)은 제1 LDD 영역(143) 하부, 즉 제1 할로 영역(145)의 깊이로 형성 할 수 있다.
도 4d를 참조하면, 제1 오프셋 스페이서(137)과 제2 오프셋 스페이서(167)을 각각의 제1 및 제2 게이트 전극 측면에 형성한다. 다음에, 제1 및 제2 할로 영 역(145,175)을 형성한다. 여기서, 상기 할로 영역(145,175)은 제3 확산방지영역(255) 형성 한 후에 형성할 수도 있고, 그 전에 형성할 수도 있다. 그 다음으로, 제1 게이트 스페이서(139)와 제2 게이트 스페이서(169)를 상기 제1 및 제2 게이트 전극(135, 165) 또는 상기 제1 및 제2 오프셋 스페이스(137, 167) 측면에 형성한다. 다음으로 상기 제1 및 제2 게이트 구조물(130,160)을 마스크로 하여, 제1 및 제2 게이트 구조물(130,160) 또는 제1 게이트 전극 및 제2 게이트 전극(135, 165) 에 정렬된 제1 및 제2 깊은 소스 영역 및 드레인 영역(147, 177)을 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 따르면, 제1 확산방지영역(255)은 제1 할로 영역(145)의 물질, 즉 붕소(Boron) 이온이 채널 수평 방향으로의 확산 또는 침투하는 것을 효과적으로 방지하거나 줄일 수 있게 한다. 이를 통해 짧은 채널 효과(Short Channel Effect)을 방지 또는 완화 할 수 있다.
도 5a 및 도 5b는 각각 본 발명의 실시예에 의한 n-FET와 p-FET의 채널길이에 따른 문턱전압을 나타낸 그래프이다. 또한, 도 6a 및 도 6b는 온-전류(Ion)에 대한 오프-전류(Idoff)의 관계를 나타낸 그래프이다. 여기서, ●는 확산방지영역이 없는 상태, ○는 LDD에 확산방지영역(제1 및 제2 확산방지영역)이 형성된 상태 및 ▲는 할로영역에 확산방지영역(제3 확산방지영역)이 형성된 경우를 나타낸 것이다. 이때, 확산방지영역에는 불소(F)을 도핑하였다.
도 5a 및 도 5b를 참조하면, 확산방지영역이 형성된 경우(○, ▲)에 채널의 길이가 줄어 들면서도 확산방지영역이 없는(●) 반도체 소자 대비 짧은 채널 효 과(SCE)가 완화되고 있음을 확인할 수 있었다. 예를 들어, 채널길이가 80nm인 n형 트랜지스터(n-FET)의 경우(도 5a), LDD영역의 제1 확산방지영역(도 1의 155) 및 할로영역의 제3 확산방지영역(도 2의 255)이 형성되면 문턱전압이 0.3~0.35V를 나타내었다. 이에 반해, 본 발명의 제1 및 제3 확산방지영역이 없는 경우에는 문턱전압이 0.25~0.3V이었다.
본 발명의 확산방지영역이 형성되면, 확산방지영역이 없는 경우보다 채널길이에 감소에 따른 문턱전압의 강하가 적다는 것은 채널길이가 60nm인 경우에도 확인할 수 있었다. 확산방지영역과 문턱전압 사이의 관계는 제2 확산방지영역(185)가 형성된 p형 트랜지스터(p-FET)에서 확인할 수 있었다.
도 6a 및 도 6b를 참조하면, 확산방지영역이 형성된 경우(▲, ○)에 오프-전류(Idoff) 특성의 저하 없이 확산방지영역이 없는 경우(●)에 비해 3% 내지 5%의 온-전류(Ion) 증가하였다. 구체적으로 오프-전류가 102nA/㎛인 경우, 확산방지영역이 형성된 n-FET의 온-전류는 약 600~680 ㎂/㎛이었고, 확산방지영역이 없는 경우의 온-전류는 약 560 ㎂/㎛이었다. 오프-전류와 온-전류의 관계는 p-FET의 경우에도 동일하였다. 이에 따라, 제2 확산방지영역이 형성된 p형 트랜지스터의 경우에도 오프-전류의 특성의 저하 없이 짧은 채널 효과가 완화됨을 확인 할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이 해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시 예들에 따르면 n형 트랜지스터와 p형 트랜지스터에 각각 확산방지영역을 형성하여 짧은 채널 효과가 완화된 반도체 소자와 그의 제조방법을 제공할 수 있다.

Claims (26)

  1. n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판;
    상기 n형 트랜지스터 영역의 상기 기판 상에 형성된 제1 게이트 전극;
    상기 제1 게이트 전극에 정렬되어 상기 기판 내에 형성되며 제1 할로영역을 포함하는 제1 소스 영역 및 드레인 영역;
    상기 제1 소스 영역 및 드레인 영역 사이에 형성된 제1 채널 영역;
    상기 제1 소스 영역 및 드레인 영역 또는 상기 제1 소스 영역 및 드레인 영역과 상기 제1 채널 영역에 형성된 제1 확산방지영역;
    상기 제1 할로영역과 동일 깊이로 형성된 제3 확산방지영역;
    상기 p형 트랜지스터 영역의 상기 기판 상에 형성된 제2 게이트 전극;
    상기 제2 게이트 전극에 정렬되어 상기 기판 내에 형성된 제2 소스 영역 및 드레인 영역;
    상기 제2 소스 영역 및 드레인 영역 사이에 형성된 제2 채널 영역; 및
    상기 제2 소스 영역 및 드레인 영역 또는 상기 제2 소스 영역과 드레인 영역과 상기 제2 채널 영역에 형성된 제2 확산방지영역을 포함하되,
    상기 제1 할로영역은, 상기 제1 채널 영역에 인접하여 배치되는 확산방지영역을 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 확산방지영역 및 상기 제2 확산방지영역은 불소(Fluorine) 또는 탄소(Carbon)를 포함하여 이루어진 확산방지영역을 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 소스 영역 및 드레인 영역은 상기 n형 트랜지스터 영역의 상기 기판의 표면으로부터 순차적으로 형성된 제1 LDD 영역과 제1 깊은 소스 영역 및 드레인 영역으로 이루어지고, 상기 제2 소스 영역 및 드레인 영역은 상기 p형 트랜지스터 영역의 상기 기판의 표면으로부터 순차적으로 형성된 제2 LDD 영역과 제2 깊은 소스 영역 및 드레인 영역으로 이루어진 확산방지영역을 갖는 반도체 소자.
  4. 제3항에 있어서, 상기 제1 확산방지영역은 상기 제1 LDD 영역 또는 상기 제1 LDD 영역과 동일 깊이의 상기 제1 채널 영역에 형성된 확산방지영역을 갖는 반도체 소자.
  5. 제3항에 있어서, 상기 제2 확산방지영역은 상기 제2 LDD 영역 또는 상기 제2 LDD 영역과 동일 깊이의 상기 제2 채널 영역에 형성된 확산방지영역을 갖는 반도체 소자.
  6. 제3항에 있어서
    상기 제1 할로영역은 상기 제1 깊은 소스 영역 및 드레인 영역에 접하여 형성된 확산방지영역을 갖는 반도체 소자.
  7. 제1항에 있어서, 상기 제3 확산방지영역은 불소 또는 탄소를 포함하여 형성된 확산방지영역을 갖는 반도체 소자.
  8. 제2항 또는 제7항에 있어서, 상기 불소 또는 탄소의 농도는 5E14/cm2 내지 5E15/cm2 인 확산방지영역을 갖는 반도체 소자.
  9. 제6항에 있어서,
    상기 제1 LDD 영역과 상기 제1 깊은 소스 영역 및 드레인 영역은 비소(Arsenic) 또는 인(Phosphorous)로 이루어지고, 상기 제1 할로 영역은 붕소(Boron) 또는 이붕화불소(BF2)로 이루어지고, 상기 제2 LDD영역과 상기 제2 깊은 소소 및 드레인 영역은 붕소(Boron) 또는 이붕화불소(BF2)로 이루어진 확산방지영역을 갖는 반도체 소자.
  10. n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판;
    상기 n형 트랜지스터 영역에 형성되며, 상기 기판의 표면으로부터 순차적으로 형성된 제1 LDD 영역과 제1 깊은 소스 영역 및 드레인 영역으로 이루어진 제1 소스 영역 및 드레인 영역; 및
    상기 제1 LDD 영역에 형석되고 불소(Fluorine) 또는 탄소(Carbon)를 포함한 원소를 도핑하여 이루어진 제1 확산방지영역을 포함하는 확산방지영역을 갖는 반도체 소자.
  11. 제10항에 있어서, 상기 반도체소자는 p형 트랜지스터 영역에 형성된 제2 확산방지영역을 더 포함하고, 상기 제2 확산방지영역은 불소 또는 탄소를 포함하여 이루어진 확산방지영역을 갖는 반도체 소자.
  12. 제11항에 있어서,
    상기 p형 트랜지스터 영역은 제2 소스 영역 및 드레인 영역을 더 포함하고, 상기 제2 소스 영역 및 드레인 영역은 상기 기판 표면으로부터 순차적으로 형성된 제2 LDD 영역과 제2 깊은 소스 영역 및 드레인 영역으로 이루어진 확산방지영역을 갖는 반도체 소자.
  13. 제12항에 있어서, 상기 제2 확산방지영역은 상기 제2 LDD 영역에 형성된 확산방지영역을 갖는 반도체 소자.
  14. 제13항에 있어서, 상기 제1 소스 영역 및 드레인 영역 사이의 상기 기판에 제1 채널 영역을 더 포함하고, 상기 제2 소스 영역 및 드레인 영역 사이의 상기 기판에 제2 채널 영역을 더 포함하는 확산방지영역을 갖는 반도체 소자.
  15. 제14항에 있어서, 상기 제2 확산방지영역은 상기 제2 채널 영역에 더 형성된 확산방지영역을 갖는 반도체 소자.
  16. 제14항에 있어서, 상기 제1 소스 영역 및 드레인 영역은 상기 제1 채널 영역 방향으로 상기 제1 깊은 소스 영역 및 드레인 영역에 접하여 제1 할로영역을 더 포함하고, 상기 제1 할로영역과 동일 깊이로 제3 확산방지영역이 형성된 확산방지영역을 갖는 반도체 소자.
  17. 제16항에 있어서, 상기 제3 확산방지영역은 불소 또는 탄소를 포함하여 형성된 확산방지영역을 갖는 반도체 소자.
  18. 제10항, 제11항 또는 제17항의 어느 한 항에 있어서, 상기 불소 또는 탄소의 이온주입 농도는 5E14/cm2 내지 5E15/cm2 인 확산방지영역을 갖는 반도체 소자.
  19. n형 트랜지스터 영역과 p형 트랜지스터 영역을 갖는 기판에 소자 분리막을 형성하여 액티브 영역을 정의하는 단계;
    상기 액티브 영역에 불소(Fluorine) 또는 탄소(Carbon) 이온을 주입하여, 상기 n형트랜지스터 영역의 제1 확산방지영역과 상기 p형 트랜지스터 영역의 제2 확산방지영역을 형성하는 단계;
    상기 액티브 영역 상에 상기 n형 트랜지스터 영역의 제1 게이트 전극과 상기 p형 트랜지스터 영역의 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 및 제2 게이트 전극에 정렬되어 상기 기판 내에 각각 형성된 제1 및 제2 소스 영역 및 드레인 영역을 형성하는 단계를 포함하되,
    상기 제1 소스 영역 및 드레인 영역은 상기 기판 표면으로부터 순차적으로 형성된 제1 LDD 영역과 제1 깊은 소스 영역 및 드레인 영역을 포함하고,
    상기 제1 확산방지영역은 상기 제1 LDD 영역에 형성하는 확산방지영역을 갖는 반도체 소자의 제조방법.
  20. 제19항에 있어서, 상기 불소 또는 탄소 이온의 이온주입 농도는 5E14/cm2 내지 5E15/cm2 인 확산방지영역을 갖는 반도체 소자의 제조방법.
  21. 제19항에 있어서, 상기 제1 확산방지영역과 상기 제2 확산방지영역을 동시에 형성하는 확산방지영역을 갖는 반도체 소자의 제조방법.
  22. 제19항에 있어서,
    상기 제2 소스 영역 및 드레인 영역은 상기 기판 표면으로부터 순차적으로 형성된 제2 LDD 영역과 제2 깊은 소스 영역 및 드레인 영역을 포함하는 확산방지영역을 갖는 반도체 소자의 제조방법.
  23. 제22항에 있어서, 제2 확산방지영역은 상기 제2 LDD 영역에 형성하는 확산방지영역을 갖는 반도체 소자의 제조방법.
  24. 제19항에 있어서, 상기 제1 소스 영역 및 드레인 영역은 상기 제1 깊은 소스 영역 및 드레인 영역에 접하여 제1 할로영역을 더 포함하고, 상기 제1 할로영역과 동일 깊이로 제3 확산방지영역이 형성된 확산방지영역을 갖는 반도체 소자의 제조방법
  25. 제24항에 있어서, 상기 제3 확산방지영역은 불소 또는 탄소를 포함하여 형성된 확산방지영역을 갖는 반도체 소자의 제조방법.
  26. 제25항에 있어서,
    상기 불소(Fluorine) 또는 탄소(Carbon)의 이온주입 농도는 5E14/cm2 내지 5E15/cm2 인 확산방지영역을 갖는 반도체 소자의 제조방법.
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