JP2006013428A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 148
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 84
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims description 114
- 238000000034 method Methods 0.000 claims description 102
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 58
- 229910052710 silicon Inorganic materials 0.000 claims description 58
- 239000010703 silicon Substances 0.000 claims description 58
- 238000005530 etching Methods 0.000 claims description 38
- 238000004381 surface treatment Methods 0.000 claims description 20
- 230000001678 irradiating effect Effects 0.000 claims description 6
- 229910003811 SiGeC Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 37
- 238000010438 heat treatment Methods 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 7
- 230000000295 complement effect Effects 0.000 abstract description 6
- 239000007789 gas Substances 0.000 description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 39
- 229910052814 silicon oxide Inorganic materials 0.000 description 39
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 26
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- 238000001020 plasma etching Methods 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 239000010410 layer Substances 0.000 description 17
- 230000000052 comparative effect Effects 0.000 description 16
- 238000004380 ashing Methods 0.000 description 12
- 230000001965 increasing effect Effects 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 230000001133 acceleration Effects 0.000 description 10
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- 239000000460 chlorine Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 9
- 238000005259 measurement Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 7
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 6
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 6
- NPNPZTNLOVBDOC-UHFFFAOYSA-N 1,1-difluoroethane Chemical compound CC(F)F NPNPZTNLOVBDOC-UHFFFAOYSA-N 0.000 description 5
- 230000001939 inductive effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000007864 aqueous solution Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- VYIRVGYSUZPNLF-UHFFFAOYSA-N n-(tert-butylamino)silyl-2-methylpropan-2-amine Chemical compound CC(C)(C)N[SiH2]NC(C)(C)C VYIRVGYSUZPNLF-UHFFFAOYSA-N 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910005881 NiSi 2 Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- -1 Ta 2 O 3 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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Abstract
【解決手段】p−MOS領域30aのソース/ドレイン領域にSiGe膜からなる圧縮応力印加部20を形成し、その後にp−MOS領域30aおよびn−MOS領域30bに不純物注入を行い、浅い接合領域22a、22bおよび深い接合領域23a、23bを形成する。SiGe膜を形成する際の加熱により浅い接合領域22a、22bの不純物がゲート絶縁膜15の直下に拡散することを防止し、短チャネル効果を防止すると共に、p−MOSトランジスタ13aのチャネル領域の正孔移動度を高め、n−MOSトランジスタ13bの動作速度との均衡により、相補型の半導体装置10の総合的な動作速度を高める。
【選択図】図2
Description
本発明の第1の実施の形態に係る半導体装置の製造方法について、図2乃至図17を用いて説明する。図2は、本発明の第1の実施の形態に係る半導体装置の製造方法により形成される半導体装置の断面図である。図3乃至図17は、第1の実施の形態に係る半導体装置の製造工程を示す図である。
本発明の第2の実施の形態に係る半導体装置の製造方法について、図18乃至図22を用いて説明する。図18乃至図22は、第2の実施の形態に係る半導体装置の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本発明の第3の実施の形態に係る半導体装置の製造方法について、図23乃至図29を用いて説明する。図23乃至図29は、第3の実施の形態に係る半導体装置の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本発明の第1の実施の形態に係る半導体装置の製造方法によりp−MOSトランジスタ13aとn−MOSトランジスタ13bを有する半導体装置(以下「実施例」という)を製造した。
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
(付記1)
半導体基板の第1の領域に形成されたp型トランジスタと、該半導体基板の第2の領域に形成されたn型トランジスタからなる半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記第1の領域において、前記ゲート積層体の両側面に第1の側壁絶縁膜および第2の側壁絶縁膜を形成する工程と、
前記第2の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜をマスクとして、該第2の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜を除去すると共に、前記第2の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第1の領域および前記第2の領域に第1の接合領域を形成する工程と、
前記ゲート積層体の両側面に第3の側壁絶縁膜を形成し、前記ゲート積層体および第3の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に第2の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
(付記2)
前記第1の側壁絶縁膜および第2の側壁絶縁膜を形成する工程は、
前記半導体基板の表面およびゲート積層体を覆う第1の絶縁膜および第2の絶縁膜を順次形成する工程と、
前記第1の領域において第1の絶縁膜および第2の絶縁膜を異方性エッチングする工程からなり、
前記溝部を形成する工程は、前記第2の領域の耐エッチング膜が第2の絶縁膜であることを特徴とする付記1記載の半導体装置の製造方法。
(付記3)
前記溝部を形成する工程は、前記第2の領域を覆うレジスト膜であることを特徴とする付記1記載の半導体装置の製造方法。
(付記4)
半導体基板の第1の領域に形成されたp型トランジスタと、該半導体基板の第2の領域に形成されたn型トランジスタからなる半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記ゲート積層体の両側面に第1の側壁絶縁膜および第2の側壁絶縁膜を形成すると共に、該第2の側壁絶縁膜の外側の半導体基板表面を露出する工程と、
前記第2の領域を覆うレジスト膜を形成する工程と、
CF4ガスおよびO2ガスを電離すると共に照射して前記第1の領域の半導体基板表面を改質する第1の表面処理工程と、
O2ガスを電離すると共に照射して第2の領域においてレジスト膜を除去すると共に、第2の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第2の表面処理工程と、
前記第1の領域の半導体基板表面を露出する工程と、
前記第1の領域の第1の側壁絶縁膜、第2の側壁絶縁膜、および第2の領域の酸化膜をマスクとして、第2の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜を除去すると共に、前記第2の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第1の領域および前記第2の領域に第1の接合領域を形成する工程と、
前記ゲート積層体の両側面に第3の側壁絶縁膜を形成し、前記ゲート積層体および第3の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に第2の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
(付記5)
第1の領域および第2の領域に第1の接合領域を形成する工程の後、第2の接合領域を形成する工程する前に、
前記ゲート積層体の両側面に前記第3の側壁絶縁膜より薄い第4の側壁絶縁膜を形成し、前記ゲート積層体および第4の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に前記第1の接合領域より深く前記第2の接合領域より浅い第3の接合領域を形成する工程を更に有し、
第1の領域および第2の領域に第2の接合領域を形成する工程は、
前記ゲート積層体および前記第4の側壁絶縁膜の両側面に前記第3の側壁絶縁膜を形成し、前記ゲート積層体、前記第4の側壁絶縁膜および前記第3の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に前記第2の接合領域を形成する
を備えることを特徴とする半導体装置の製造方法。
(付記6)
前記溝部を形成する工程は、
第2の側壁絶縁膜の外側の半導体基板を異方性エッチングを行う処理と、
等方性エッチングを行う処理からなる
ことを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
(付記7)
前記等方性エッチングは、塩化水素ガスあるいは塩素ガスを用いたケミカルドライエッチングであることを特徴とする付記6記載の半導体装置の製造方法。
(付記8)
前記溝部は、その端部とゲート積層体の端部との距離を5nm〜80nmの範囲に設定することを特徴とする付記6記載の半導体装置の製造方法。
(付記9)
前記圧縮応力印加部を形成する工程は、前記溝部に半導体基板を構成する半導体の格子定数よりも大きな半導体材料をエピタキシャル成長させることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
(付記10)
前記ゲート積層体を形成する工程の後に、該ゲート積層体上にキャップ層を形成する工程をさらに備え、
前記溝部を形成する工程は、キャップ層をゲート積層体のマスクとすることを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
(付記11)
前記圧縮応力印加部を形成する工程は、前記キャップ層をゲート積層体のマスクとすることを特徴とする付記10記載の半導体装置の製造方法。
(付記12)
前記半導体基板がシリコン基板であり、前記圧縮応力印加部がSiGe膜あるいはSiGeC膜からなることを特徴とする付記1乃至11のいずれか1項に記載の半導体装置の製造方法。
11…シリコン基板
11−1、11−2…溝部
12…素子分離領域
13a…p−MOSトランジスタ
13b…n−MOSトランジスタ
15、15−1…ゲート絶縁膜
16…ゲート電極
16−1…ゲート電極膜
18…ゲート積層体
19…第3側壁絶縁膜
20…圧縮応力印加部
21…圧縮歪み誘起部
22a,22b…浅い接合領域
23a,23b…ポケット領域
24a,24b…深い接合領域
26…シリサイド膜
28a,28b…ソース/ドレイン領域
30a…p−MOS領域
30b…n−MOS領域
31−1…トレンチ
32a…n型ウェル領域
32b…p型ウェル領域
33…キャップ層
33−1,35−1…シリコン窒化膜
34…第1側壁絶縁膜
34−1…シリコン酸化膜
35…第2側壁絶縁膜
36,38,39,41,51,51−1…レジスト膜
52,52−1…アッシング改質膜
53…シリコン酸化膜
60…第4側壁絶縁膜
61、63、65、66…レジスト膜
62a、62b…少し深い浅い接合領域
64…第5側壁絶縁膜
66a、66b…深い接合領域
Claims (10)
- 半導体基板の第1の領域に形成されたp型トランジスタと、該半導体基板の第2の領域に形成されたn型トランジスタからなる半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記第1の領域において、前記ゲート積層体の両側面に第1の側壁絶縁膜および第2の側壁絶縁膜を形成する工程と、
前記第2の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜をマスクとして、該第2の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜を除去すると共に、前記第2の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第1の領域および前記第2の領域に第1の接合領域を形成する工程と、
前記ゲート積層体の両側面に第3の側壁絶縁膜を形成し、前記ゲート積層体および第3の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に第2の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第1の側壁絶縁膜および第2の側壁絶縁膜を形成する工程は、
前記半導体基板の表面およびゲート積層体を覆う第1の絶縁膜および第2の絶縁膜を順次形成する工程と、
前記第1の領域において第1の絶縁膜および第2の絶縁膜を異方性エッチングする工程からなり、
前記溝部を形成する工程は、前記第2の領域の耐エッチング膜が第2の絶縁膜であることを特徴とする請求項1記載の半導体装置の製造方法。 - 半導体基板の第1の領域に形成されたp型トランジスタと、該半導体基板の第2の領域に形成されたn型トランジスタからなる半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記ゲート積層体の両側面に第1の側壁絶縁膜および第2の側壁絶縁膜を形成すると共に、該第2の側壁絶縁膜の外側の半導体基板表面を露出する工程と、
前記第2の領域を覆うレジスト膜を形成する工程と、
CF4ガスおよびO2ガスを電離すると共に照射して前記第1の領域の半導体基板表面を改質する第1の表面処理工程と、
O2ガスを電離すると共に照射して第2の領域においてレジスト膜を除去すると共に、第2の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第2の表面処理工程と、
前記第1の領域の半導体基板表面を露出する工程と、
前記第1の領域の第1の側壁絶縁膜、第2の側壁絶縁膜、および第2の領域の酸化膜をマスクとして、第2の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜を除去すると共に、前記第2の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第1の領域および前記第2の領域に第1の接合領域を形成する工程と、
前記ゲート積層体の両側面に第3の側壁絶縁膜を形成し、前記ゲート積層体および第3の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に第2の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 第1の領域および第2の領域に第1の接合領域を形成する工程の後、第2の接合領域を形成する工程する前に、
前記ゲート積層体の両側面に前記第3の側壁絶縁膜より薄い第4の側壁絶縁膜を形成し、前記ゲート積層体および第4の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に前記第1の接合領域より深く前記第2の接合領域より浅い第3の接合領域を形成する工程を更に有し、
第1の領域および第2の領域に第2の接合領域を形成する工程は、
前記ゲート積層体および前記第4の側壁絶縁膜の両側面に前記第3の側壁絶縁膜を形成し、前記ゲート積層体、前記第4の側壁絶縁膜および前記第3の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に前記第2の接合領域を形成する
を備えることを特徴とする半導体装置の製造方法。 - 前記溝部を形成する工程は、
第2の側壁絶縁膜の外側の半導体基板を異方性エッチングを行う処理と、
等方性エッチングを行う処理からなる
ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。 - 前記溝部は、その端部とゲート積層体の端部との距離を5nm〜80nmの範囲に設定することを特徴とする請求項4記載の半導体装置の製造方法。
- 前記圧縮応力印加部を形成する工程は、前記溝部に半導体基板を構成する半導体の格子定数よりも大きな半導体材料をエピタキシャル成長させることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記ゲート積層体を形成する工程の後に、該ゲート積層体上にキャップ層を形成する工程をさらに備え、
前記溝部を形成する工程は、キャップ層をゲート積層体のマスクとすることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。 - 前記圧縮応力印加部を形成する工程は、前記キャップ層をゲート積層体のマスクとすることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記半導体基板がシリコン基板であり、前記圧縮応力印加部がSiGe膜あるいはSiGeC膜からなることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005046573A JP4375619B2 (ja) | 2004-05-26 | 2005-02-23 | 半導体装置の製造方法 |
US11/098,567 US7407860B2 (en) | 2004-05-26 | 2005-04-05 | Method of fabricating a complementary semiconductor device having a strained channel p-transistor |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004156569 | 2004-05-26 | ||
JP2005046573A JP4375619B2 (ja) | 2004-05-26 | 2005-02-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006013428A true JP2006013428A (ja) | 2006-01-12 |
JP4375619B2 JP4375619B2 (ja) | 2009-12-02 |
Family
ID=35425893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005046573A Expired - Fee Related JP4375619B2 (ja) | 2004-05-26 | 2005-02-23 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7407860B2 (ja) |
JP (1) | JP4375619B2 (ja) |
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US20050266631A1 (en) | 2005-12-01 |
JP4375619B2 (ja) | 2009-12-02 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4375619 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
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R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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S531 | Written request for registration of change of domicile |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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