JP2006013428A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2006013428A
JP2006013428A JP2005046573A JP2005046573A JP2006013428A JP 2006013428 A JP2006013428 A JP 2006013428A JP 2005046573 A JP2005046573 A JP 2005046573A JP 2005046573 A JP2005046573 A JP 2005046573A JP 2006013428 A JP2006013428 A JP 2006013428A
Authority
JP
Japan
Prior art keywords
region
insulating film
sidewall insulating
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005046573A
Other languages
English (en)
Other versions
JP4375619B2 (ja
Inventor
Young Suk Kim
永▲ソク▼ 金
Toshifumi Mori
年史 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2005046573A priority Critical patent/JP4375619B2/ja
Priority to US11/098,567 priority patent/US7407860B2/en
Publication of JP2006013428A publication Critical patent/JP2006013428A/ja
Application granted granted Critical
Publication of JP4375619B2 publication Critical patent/JP4375619B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。
【解決手段】ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。ＳｉＧｅ膜を形成する際の加熱により浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止し、短チャネル効果を防止すると共に、ｐ−ＭＯＳトランジスタ１３ａのチャネル領域の正孔移動度を高め、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高める。
【選択図】図２

Description

本発明は、ｐ型トランジスタのチャネルに圧縮歪みを誘起した相補型のＭＩＳ（Metal Insulator Semiconductor）型の半導体装置の製造方法に関する。
半導体装置は、高速動作、低消費電力化、高集積化等の高性能化のため、最小加工寸法の微細化が図られてきた。最小加工寸法が６５ｎｍ以下の世代では、微細化の技術的困難性が極めて高くなり、また、微細化のみによる高性能化に限界が見え始めている。
そこで、微細化によらない高性能トランジスタとして、ＭＩＳ型あるいはＭＯＳ型トランジスタのチャネル領域のシリコン単結晶に歪みを誘起させた、いわゆる歪みシリコントランジスタが注目されている。歪みシリコントランジスタは、Ｓｉ単結晶よりも格子定数の大きいＳｉＧｅ膜上にＳｉ単結晶膜を形成し、ＳｉＧｅ膜の格子定数を引き継いだＳｉ単結晶膜に引っ張り歪みを誘起させることにより、Ｓｉ単結晶膜の電子移動度を向上することができる。このような歪みＳｉ単結晶膜をチャネルとして使用し、動作速度を向上したｎ型トランジスタが提案されている。
一方、通常のＳｉ単結晶中の正孔移動度（１９００ｃｍ2／（Ｖ・ｓ））は電子移動度（３９００ｃｍ2／（Ｖ・ｓ））よりも小さいので、ｐ型トランジスタとｎ型トランジスタを備えた相補型の半導体装置では、ｐ型トランジスタの動作速度が遅いため、半導体装置の全体の動作速度が遅くなる。ましてや、歪みシリコン基板を使用してｎ型トランジスタの高速動作化を図っても、半導体装置全体の動作速度の向上が図れず、歪みシリコン基板の高コスト等の問題が生ずる。
そこで、ｐ型トランジスタの動作速度を高めるために、図１に示すように、ｐ型トランジスタのソース／ドレイン領域にＳｉＧｅ膜１０１，１０２を形成し、ＳｉＧｅ膜１０１，１０２によりゲート酸化膜１０３の下側のチャネル部（Ｓｉ単結晶）１０４に圧縮応力を印加して正孔移動度を向上させる半導体装置が提案されている（特許文献１参照）。
米国特許第６６２１１３１号明細書
特許文献１では、ｐ型トランジスタの浅い接合領域１０５と深い接合領域１０６からなる不純物拡散領域を形成した後に、ソース／ドレイン領域に溝１０１ａ，１０２ａを形成し、溝１０１ａ、１０２ａの表面に熱ＣＶＤ法によりＳｉＧｅ膜１０１，１０２を形成する。
しかしながら、不純物拡散領域を形成した後に、ＳｉＧｅ膜１０１，１０２を形成する際に７４０℃程度に加熱されることによって不純物が拡散し短チャネル効果が生じ、特にゲート長が１００ｎｍ以下のトランジスタでは閾値電圧のロールオフ特性が悪化するという問題がある。
また、上記特許文献１では、ｐ型トランジスタとｎ型トランジスタからなる相補型の半導体装置の具体的な製造方法については開示されていない。
本発明の目的は、ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた新規な半導体装置の製造方法を提供することである。
本発明の一観点によれば、半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、前記第１の領域において、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、前記第２の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜をマスクとして、該第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、前記溝部に圧縮応力印加部を形成する工程と、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、前記ゲート積層体をマスクとして、第１の領域および第２の領域に第１の接合領域を形成する工程と、前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、第１の領域および第２の領域に第２の接合領域を形成する工程と、を備える半導体装置の製造方法が提供される。
本発明の他の観点によれば、圧縮応力印加部を形成した後で第１の接合領域および第２の接合領域を形成するための不純物注入を行っているので、圧縮応力印加部を形成する際の加熱により不純物、特に第１の接合領域の不純物がゲート絶縁膜の直下に拡散することを防止できる。したがって、短チャネル効果を防止する共に、ｐ型トランジスタのチャネル領域の正孔移動度を高め、ｐ型トランジスタの動作速度を高めることにより、ｎ型トランジスタの動作速度との均衡により、相補型の半導体装置の総合的な動作速度を高めることができる。また、ｐ型トランジスタのドレイン電流を増加することができ、ドレイン電流の点でもｎ型トランジスタと特性を揃えることができる。
本発明の他の観点によれば、半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成すると共に、該第２の側壁絶縁膜の外側の半導体基板表面を露出する工程と、前記第２の領域を覆うレジスト膜を形成する工程と、ＣＦ4ガスおよびＯ2ガスを電離すると共に照射して前記第１の領域の半導体基板表面を改質する第１の表面処理工程と、Ｏ2ガスを電離すると共に照射して第２の領域においてレジスト膜を除去すると共に、第２の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第２の表面処理工程と、前記第１の領域の半導体基板表面を露出する工程と、前記第１の領域の第１の側壁絶縁膜、第２の側壁絶縁膜、および第２の領域の酸化膜をマスクとして、第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、前記溝部に圧縮応力印加部を形成する工程と、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、前記ゲート積層体をマスクとして、第１の領域および第２の領域に第１の接合領域を形成する工程と、前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、第１の領域および第２の領域に第２の接合領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
本発明の他の観点によれば、上述した発明と同様の効果を奏すると共に、第１の表面処理および第２の表面処理により第２の領域の半導体基板の表面に酸化膜を形成すると共に、第１の領域の表面に、酸化膜よりも耐フッ酸性の劣るアッシング改質膜を形成する。すなわち、フッ酸水溶液に対するエッチング選択性を有する異なる膜を第１の領域と第２の領域の半導体基板の表面に形成する。したがって、第２の領域の半導体基板表面を酸化膜によりマスクした状態で、フッ酸処理により第１の領域だけを半導体基板表面を露出でき、圧縮応力印加部が形成される溝部を容易に形成できる。
本発明によれば、ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置が実現できる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の製造方法について、図２乃至図１７を用いて説明する。図２は、本発明の第１の実施の形態に係る半導体装置の製造方法により形成される半導体装置の断面図である。図３乃至図１７は、第１の実施の形態に係る半導体装置の製造工程を示す図である。
図２を参照するに、半導体装置１０は、シリコン基板１１に形成された素子分離領域１２により離隔されたｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂから構成されている。ｐ−ＭＯＳトランジスタ１３ａは、ゲート絶縁膜１５とゲート電極１６からなるゲート積層体１８の両側面に設けられた第３側壁絶縁膜１９が接するシリコン基板１１の表面から外側に、例えばＳｉＧｅからなる圧縮応力印加部２０が形成され、圧縮応力印加部２０は、ゲート積層体１８および第３側壁絶縁膜１９の下側のＳｉからなる圧縮歪み誘起部２１を、その両側から挟むように形成されている。圧縮応力印加部２０のＳｉＧｅ膜は、Ｓｉよりも格子定数が大きいことから、圧縮応力印加部２０がチャネル領域を挟む方向に応力を印加し、チャネル領域に圧縮歪みが誘起される。その結果、チャネル領域の正孔移動度が向上し、ｐ−ＭＯＳトランジスタ１３ａの高速動作が可能となる。
なお、実施の形態では、ｐ−ＭＯＳトランジスタ１３ａが形成される領域をｐ−ＭＯＳ領域３０ａ、ｎ−ＭＯＳトランジスタ１３ｂが形成される領域をｎ−ＭＯＳ領域３０ｂと呼ぶ。以下、半導体装置１０の製造方法を詳細に説明する。
図３〜図１７は、第１の実施の形態に係る半導体装置の製造工程を示す図である。
最初に、図３の工程では、シリコン基板１１にＳＴＩ（Shallow Trench Isolation）法により素子分離領域１２を形成する。具体的には、シリコン基板１１のトレンチエッチングによりトレンチ３１−１を形成し、トレンチ３１−１の内壁の熱酸化、ＣＶＤ法によるシリコン酸化膜の充填を行い、次いでＣＭＰ法による平坦化を行い、素子分離領域１２を形成する。
なお、シリコン基板１１は、バルク基板でもＳＯＩ（Silicon On Insulator）基板でもよい。ＳＯＩ基板を用いることにより、後の工程で形成されるソース／ドレイン領域と基板との間に生じる空乏層による寄生容量を低減して、トランジスタの動作速度を向上することができる。また、ＳＴＩ法は公知の方法を用いる。
図３の工程では、さらに、イオン注入法によりシリコン基板１１のｐ−ＭＯＳ領域３０ａにＡｓ＋、Ｐ＋などのｎ型不純物イオンを打込み、ｎ−ＭＯＳ領域３０ｂにＢ＋、ＢＦ2 ＋などのｐ型不純物イオンを打込み、それぞれｎ型ウェル領域３２ａ、ｐ型ウェル領域３２ｂを形成する。
次いで、図４の工程では、シリコン基板１１の表面のシリコン自然酸化膜（図示せず）をＨＦ（ふっ酸）処理により除去し、ＣＶＤ法、スパッタ法、あるいは熱酸化処理により、例えば厚さが１．２ｎｍのシリコン酸化膜１５−１（後にゲート絶縁膜となる）を形成する。具体的には、熱酸化処理は、例えば酸素雰囲気中で６００℃〜１１００℃の温度で１分間〜２０分間行い、０．５ｎｍ〜３ｎｍの厚さのシリコン酸化膜１５−１を形成する。
なお、シリコン酸化膜１５−１の代わりに、シリコン酸窒化膜やシリコン窒化膜でもよく、さらにこれらの膜とシリコン酸化膜との積層体でもよく、公知の絶縁膜を用いることができる。
図４の工程では、さらに、シリコン酸化膜１５−１上に、ＣＶＤ法により、厚さ１００ｎｍのノンドープのポリシリコン膜１６−１（後にゲート電極となる）を形成する。具体的には、例えば減圧ＣＶＤ法により、チャンバー内圧力を１０Ｐａ〜５０Ｐａ、基板温度を６００℃〜６５０℃の範囲で加熱して、モノシランガスを流量５０ｓｃｃｍ〜３００ｓｃｃｍ、５分間〜６０分間流して、厚さ２０ｎｍ〜２００ｎｍのポリシリコン膜１６−１を形成する。ＰＨ3ガス等を混合して、Ｐ＋やＢ＋をドープしたドープトポリシリコン膜を形成してもよい。
図４の工程では、さらに、ポリシリコン膜１６−１上に、ＣＶＤ法により、厚さ１０ｎｍ〜５０ｎｍのシリコン窒化膜３３−１（後にキャップ層となる）を形成する。具体的には、例えば基板温度を６５０℃、圧力２０Ｐａに設定して、ジクロロシランガス（流量６６０ｓｃｃｍ）およびアンモニアガス（流量８７０ｓｃｃｍ）を用いて形成する。
次いで、図５の工程では、シリコン窒化膜３３−１上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によりゲート積層体となる領域のレジスト膜を残すパターニングを行う。次いでＲＩＥ（Reactive Ion Etching）法により、パターニングされたレジスト膜をマスクとしてシリコン窒化膜３３−１、ポリシリコン膜１６−１およびシリコン酸化膜１５−１をエッチングして、各々、キャップ層３３、ゲート電極１６、ゲート絶縁膜１５を形成する。ゲート長は、例えば１０ｎｍ〜９０ｎｍの範囲に設定する。
次いで、図６の工程では、図５の構造体を覆うように、ＣＶＤ法により厚さ１０ｎｍのシリコン酸化膜３４−１を形成する。具体的には、熱ＣＶＤ法によりＴＥＯＳ（tetraethoxy silane）を用いて基板温度を５５０℃〜７００℃の範囲に設定して、厚さ５ｎｍ〜３０ｎｍのシリコン酸化膜３４−１を形成する。
図６の工程ではさらに、シリコン酸化膜３４−１を覆うように、ＣＶＤ法により厚さ４０ｎｍのシリコン窒化膜３５−１を形成する。具体的には、減圧ＣＶＤ法によりジクロロシランガス（流量６６０ｓｃｃｍ）およびアンモニアガス（流量８７０ｓｃｃｍ）を用いて、圧力２０Ｐａ、基板温度を６００℃〜８００℃に設定して、厚さ１０ｎｍ〜１００ｎｍのシリコン窒化膜３５−１を形成する。
次いで、図７の工程では、図６の構造体を覆うようにレジスト膜３６を形成し、フォトリソグラフィ法によりレジスト膜３６のｐ−ＭＯＳ領域３０ａに開口部３６−１を形成する。
図７の工程ではさらに、ＲＩＥ法によりシリコン窒化膜３５−１およびシリコン酸化膜３４−１をシリコン基板１１の表面が露出するまで異方性エッチングを行い、ゲート積層体の両側面を覆うシリコン酸化膜からなる第１側壁絶縁膜３４と、その外側にシリコン窒化膜からなる第２側壁絶縁膜３５が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用い、第１側壁絶縁膜３４の厚さを５ｎｍ〜３０ｎｍ、第２側壁絶縁膜３５の厚さを１０ｎｍ〜６０ｎｍに範囲に設定する。
次いで、図８の工程では、図７の構造体の表面を、ｎ−ＭＯＳ領域３０ｂを覆うレジスト膜３６と、ｐ−ＭＯＳ領域３０ａのキャップ層３３、第１側壁絶縁膜３４、および第２側壁絶縁膜３５をマスクとして、露出するシリコン基板１１の表面（第２側壁絶縁膜３５と素子分離領域１２との間の領域）をＲＩＥ法により異方性エッチングを行い、例えば５０ｎｍの深さの溝部１１−１を形成する。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、臭化水素（ＨＢｒ）等を用い、溝部１１−１の深さを１０ｎｍ〜１５０ｎｍに設定する。
なお、図８の工程では、ｎ−ＭＯＳ領域３０ｂは、異方性エッチングを行う前にレジスト膜を除去し、シリコン窒化膜３５−１をマスクとしてもよい。この場合は、シリコン窒化膜３５−１の厚さは１０ｎｍ〜１００ｎｍの範囲に設定することが好ましい。
次いで、図９の工程では、ｎ−ＭＯＳ領域３０ｂのレジスト膜を除去し、次いで、溝部１１−１の表面の自然酸化膜をフッ酸水溶液で除去後、ｎ−ＭＯＳ領域３０ｂのシリコン窒化膜３５−１およびシリコン酸化膜３４−１と、ｐ−ＭＯＳ領域３０ａのキャップ層３３、第１側壁絶縁膜３４、および第２側壁絶縁膜３５をマスクとして、図８の構造体の溝部１１−１をケミカルドライエッチング法により研削する。
ケミカルドライエッチング法を用いることにより、等方的に溝部１１−１をエッチングして、第２側壁絶縁膜３５の両端よりも内側に入り込んだシリコン基板１１まで研削される。具体的には、ケミカルドライエッチング法は、塩化水素（ＨＣｌ）ガスあるいは塩素（Ｃｌ2）ガスを用いて、圧力を０．１Ｐａ〜１００００Ｐａ、基板温度を６００℃〜９００℃の範囲に設定する。エッチング量は、ゲート絶縁膜の端部から溝部の端部との距離Ｘが５ｎｍ〜８０ｎｍの範囲になるように設定する。
また、ケミカルドライエッチング法は、塩化水素ガス等がＳｉと化学反応を起こして溝部表面が研削されるので、ＲＩＥ法等のプラズマを用いる場合よりも溝部表面に与える衝撃を抑制することができ、また、研削の等方性に優れている。
なお、ケミカルドライエッチング法の替わりにウエットエッチングを用いてもよい。次の工程における圧縮応力印加部２０の形成はチャンバー内で行われるので、ハンドリングの点でケミカルドライエッチング法の方が好ましい。
次いで、図１０の工程では、図９の構造体の溝部１１−２の表面にＣＶＤ法により圧縮応力印加部２０となるＳｉＧｅ膜を結晶成長させる。ＳｉＧｅ膜は、例えばＳｉの（００１）面上に（００１）面を高さ方向としてエピタキシャル成長させる。
ＳｉＧｅ膜はＳｉよりも格子定数が大きいので、ＳｉＧｅ膜がＳｉからなる圧縮歪み誘起部２１（チャネルが形成される。）に対して両側から挟むように圧縮応力を印加し、圧縮歪み誘起部２１に圧縮歪みを形成する。
ＳｉＧｅ膜は、具体的には、減圧熱ＣＶＤ法により、原料ガスとして、ＳｉＨ2Ｃｌ2（流量：５０〜３００ｓｃｃｍ）、ＧｅＨ4（流量：５０〜３００ｓｃｃｍ）、ＳｉＣＨ6（流量：２〜５０ｓｃｃｍ）、ＨＣｌ（流量：３０〜３００ｓｃｃｍ）、およびＨ2（流量：１００ｓｃｃｍ〜１００ｓｌｍ）の各ガスを用いて、圧力１００〜５０００Ｐａ、基板温度を５００℃〜８００℃に設定し、シリコン基板１１の表面と一致する高さまでＳｉＧｅ膜を成長させる。このような工程により、Ｓｉが露出した溝部表面にのみＳｉＧｅ膜を選択的に成長させることができる。
なお、ゲート電極の表面はキャップ層３３に覆われているので、ゲート電極表面のＳｉＧｅ膜の形成を防止できる。
ＳｉＧｅ膜の組成は、溝部表面のＳｉとのエピタキシャル成長の点で、Ｇｅ濃度が１原子％〜４０原子％の範囲に設定されることが好ましく、５原子％〜４０原子％に設定されることがさらに好ましい。
なお、Ｓｉソースガスとして、ＳｉＨ2Ｃｌ2ガスの替わりにＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ3Ｈ8、またはＳｉ3Ｃｌ6ガスを用いてもよく、これらのガスを２種以上用いてもよい。Ｇｅソースガスとして、ＧｅＨ4ガスの替わりにＧｅＨ2Ｃｌ2ガスを用いてもよく、これらのガスを混合して用いてもよい。ＨＣｌガスの替わりにＣｌ2ガスを用いてもよく、混合して用いてもよい。また、ＨＣｌガスおよびＣｌ2ガスを用いなくともよい。ＨＣｌガスあるいはＣｌ2ガスを添加することで、溝部１１−２以外の表面に付着したＳｉＧｅ粒子を除去することができる。
また、圧縮応力印加部２０の高さをシリコン基板１１の表面よりも高く成長させた、いわゆるせり上げた構造（Elevated S/D）としてもよい。さらに、圧縮応力印加部２０はＳｉＧｅＣ膜から構成されてもよく、Ｃ（炭素）濃度が０原子％よりも大きく、かつ２原子％以下に設定することが好ましい。ＳｉＧｅＣ膜を用いることによりＳｉＧｅ膜よりも熱安定性を高めることができる。Ｃ濃度が２原子％を超えるとＳｉＧｅＣ膜の結晶性が低下する。
次いで、図１１の工程では、図１０の構造体を覆うように、レジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂに開口部を形成し、ＲＩＥ法により、シリコン窒化膜３５−１およびシリコン酸化膜３４−１をシリコン基板１１の表面が露出するまで異方性エッチングを行い、ゲート積層体１８の両側面を覆うシリコン酸化膜からなる第１側壁絶縁膜３４と、その外側にシリコン窒化膜からなる第２側壁絶縁膜３５が形成される。ＲＩＥ法は、具体的には、図７の工程と同様に行う。次いで、レジスト膜を除去する。
次いで、図１２の工程では、ウエットエッチング法により、図１１の構造体のキャップ層３３、第２側壁絶縁膜３５、および第１側壁絶縁膜３４を除去し、シリコン基板１１の表面にゲート積層体を残す。具体的には、シリコン窒化膜からなるキャップ層３３および第２側壁絶縁膜３５は例えばリン酸水溶液、シリコン酸化膜からなる第１側壁絶縁膜３４は、例えばフッ酸水溶液を用いて除去する。
次いで、図１３の工程では、図１２の構造体を覆うように、レジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂを開口する。次いで、イオン注入法により、ｎ−ＭＯＳ領域３０ｂにゲート積層体をマスクとして、ゲート積層体１８の両側のシリコン基板１１に、シリコン基板１１に対して斜めにｐ型不純物を注入してポケット領域２３ｂを形成する。具体的には、ｐ型不純物としては、例えばＩｎを用い、加速エネルギーを５０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とする。
図１３の工程ではさらに、イオン注入法により、ｎ−ＭＯＳ領域３０ｂにゲート積層体をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｎ型不純物を注入して浅い接合領域２２ｂを形成する。具体的には、ｎ型不純物としては、例えばＡｓ＋を用い、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とする。なお、ポケット領域２３ｂは形成してもよく、形成しなくてもよい。
次いで、図１４の工程では、図１３の構造体のレジスト膜３８を除去し、図１３の工程と同様にしてｐ−ＭＯＳ領域３０ａが開口するレジスト膜３９を形成する。次いで、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８をマスクとして、ゲート積層体１８の両側のシリコン基板１１に斜めにｎ型不純物を注入してポケット領域２３ａを形成する。具体的には、ｎ型不純物としては、例えばＳｂ+を用い、加速エネルギーを６０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とする。
図１４の工程ではさらに、イオン注入法によりｐ−ＭＯＳ領域３０ａにゲート積層体１８をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｐ型不純物を注入して浅い接合領域２２ａを形成する。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とする。
次いで、図１５の工程では、図１４のレジスト膜３９を除去し、構造体の表面にＣＶＤ法により厚さ８０ｎｍのシリコン酸化膜（図示せず）を形成する。具体的には、例えば熱ＣＶＤ法により、原料ガスとして、ＢＴＢＡＳ（Bis(Tertiary-butylamino)Silane、Ｃ8Ｈ22Ｎ2Ｓｉ）ガスとＯ2ガスを用いて、圧力０．１Ｐａ〜１０００Ｐａ、基板温度を５００℃〜５８０℃に設定し、シリコン酸化膜を形成する。
図１５の工程では、さらに、ＲＩＥ法によりシリコン酸化膜をシリコン基板１１の表面が露出するまでエッチング（エッチバック）し、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのゲート積層体１８の両側面を覆う第３側壁絶縁膜１９が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
次いで、図１６の工程では、図１５の構造体を覆うように、レジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｐ−ＭＯＳ領域３０ａに開口部を形成し、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８および第３側壁絶縁膜１９をマスクとして、第３側壁絶縁膜１９の両側のシリコン基板１１にｐ型不純物を注入して、ＳｉＧｅ膜からなる圧縮応力印加部２０の底よりも深い位置まで深い接合領域２４ａを形成し、ソース／ドレイン領域２８ａとする。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを８ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とする。次いで、レジスト膜を除去する。
図１６の工程では、さらに、ｐ−ＭＯＳ領域３０ａと略同様にして、レジスト膜４１を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂを開口部４１−１を形成し、イオン注入法により、ゲート積層体１８および第３側壁絶縁膜をマスクとして、第３側壁絶縁膜１９の両側のシリコン基板１１にｎ型不純物を注入して深い接合領域２４ｂを形成し、ソース／ドレイン領域２８ｂとする。具体的には、ｎ型不純物としては例えばＡｓ+またはＰ+を用い、加速エネルギーを６ｋｅＶ、ドーズ量を１×１０16ｃｍ-2とする。
次いで、図１７の工程では、図１６の工程の構造体４１のレジスト膜を除去し、次いで、ＲＴＡ（Rapid Thermal Annealing）法により熱処理を行い、浅い接合領域２２ａ，２２ｂ、深い接合領域２４ａ，２４ｂ、およびポケット領域２３ａ，２３ｂの不純物を活性化する。
図１７の工程ではさらに、構造体の表面を覆うように、例えば厚さ５ｎｍのＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を形成し、加熱処理を行ってシリサイド化し、ソース／ドレイン領域２８ａ，２８ｂのシリコン基板１１の表面、およびゲート電極１６の表面にＮｉＳｉ2膜、ＴｉＳｉ2膜、ＣｏＳｉ2膜などのシリサイド膜２６を形成する。次いで、シリサイド化しなかったＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を除去する。この後の工程は図示および詳しい説明を省略するが、図１７の構造体を層間絶縁膜等により覆い、層間絶縁膜を貫通しソース／ドレイン領域２８ａ，２８ｂと接触するコンタクトを形成し、層間絶縁膜上に配線層を形成してコンタクトと電気的に接続し、さらに多層の層間絶縁膜や配線層、垂直配線等を形成し、半導体装置が完成する。
本実施の形態に係る製造方法では、ＳｉＧｅ膜からなる圧縮応力印加部２０を形成した後で浅い接合領域２２ａ，２２ｂおよび深い接合領域２３ａ，２３ｂを形成するための不純物注入を行っているので、ＳｉＧｅ膜を形成する際の加熱により不純物、特に浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止できる。したがって、短チャネル効果を防止する共に、ｐ−ＭＯＳトランジスタ１３ａの圧縮歪み誘起部２１（チャネル領域）の正孔移動度を高め、ｐ−ＭＯＳトランジスタ１３ａの動作速度を高めることにより、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高めることができる。また、ｐ−ＭＯＳトランジスタ１３ａのドレイン電流を増加することができ、ドレイン電流の点でもｎ−ＭＯＳトランジスタ１３ｂと特性を揃えることができる。
また、本実施の形態に係る製造方法では、ＳｉＧｅ膜からなる圧縮応力印加部２０は、ソース／ドレイン領域２８ａに形成し、ゲート積層体１８の端部から離隔されているので、ＳｉＧｅ膜を形成した後の熱処理によりゲート絶縁膜１５との界面にＧｅ原子が拡散することを抑制し、界面準位の増加による正孔移動度の低下を抑制できる。
また、本実施の形態に係る製造方法では、図７および図８の工程においてｐ−ＭＯＳ領域３０ａの溝部を形成する際にキャップ層３３によりゲート電極３３が保護されているので、ゲート電極３３の表面のエッチングを防止してゲート電極３３の厚さをｎ−ＭＯＳ領域３０ｂのゲート電極３３の厚さと揃えることができる。その結果、ｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂとで、第３側壁絶縁膜１９の幅方向の厚さをほぼ同一に形成でき、各々の領域の２つの深い接合領域２４ａ，２４ｂの距離を容易に揃えることができる。その結果、寄生容量の大きさを揃えることができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の製造方法について、図１８乃至図２２を用いて説明する。図１８乃至図２２は、第２の実施の形態に係る半導体装置の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本発明の第２の実施の形態は、圧縮応力印加部を形成する溝部をエッチングする際に、第１の実施の形態とは異なるマスクを用いる点に特徴がある。
最初に、図１８の工程では、第１の実施の形態の図３〜図６の工程と同様の工程を行い、シリコン基板１１の表面、ゲート積層体１８、およびキャップ層３３を覆うシリコン酸化膜３４−１およびシリコン窒化膜３５−１が堆積した構造体を形成する。
図１８の工程ではさらに、ｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂを同時に、ＲＩＥ法によりシリコン窒化膜３５−１およびシリコン酸化膜３４−１をシリコン基板１１の表面が露出するまで異方性エッチングを行い、ゲート積層体１８の両側面を覆うシリコン酸化膜からなる第１側壁絶縁膜３４と、その外側にシリコン窒化膜からなる第２側壁絶縁膜３５を形成する。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
次いで、図１９の工程では、図１８の構造体を覆うようにレジスト膜５１（例えば厚さ５００ｎｍ）を形成し、フォトリソグラフィ法によりレジスト膜５１のｐ−ＭＯＳ領域３０ａに開口部を形成する。
図１９の工程ではさらに、アッシング装置を用い、プロセスガスとしてＣＦ4ガスとＯ2ガスを使用してｐ−ＭＯＳ領域３０ａのシリコン基板１１の表面を表面処理する（以下、「第１表面処理」と呼ぶ）。第１表面処理はｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面が露出しない程度に行う。第１表面処理により、ｐ−ＭＯＳ領域３０ａのシリコン基板１１のソース／ドレイン領域となる表面が改質され、アッシング改質膜５２（Ｓｉのフッ化物膜が形成されていると推定される）が形成される。
第１表面処理は、具体的には、平行平板型プラズマアッシング装置を用いて、チャンバー内の圧力を１００Ｐａ〜１０００Ｐａ、ＣＦ4ガス流量を４ｓｃｃｍ〜５０ｓｃｃｍ、Ｏ2ガス流量を５００ｓｃｃｍ〜１０００ｓｃｃｍ、ＲＦ電力３００Ｗ〜３０００Ｗに設定し、２０秒程度行う。なお、ＣＦ4ガスの代わりに、ＣＨ2Ｆ2、Ｃ2Ｈ4Ｆ2等を用いてもよい。なお、レジスト膜５１は、表面処理により表面がエッチングされて厚さが減少してレジスト膜５１−１となる。
次いで、図２０の工程では、アッシング装置を用いて、プロセスガスとしてＯ2ガスを使用してレジスト膜１５−１を除去すると共に、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面を表面処理する（以下、「第２表面処理」と呼ぶ）。第２表面処理により、ｐ−ＭＯＳ領域３０ａのシリコン基板１１のソース／ドレイン領域となる表面がさらに改質されてアッシング改質膜５２−１が形成される。また、ｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面が酸化され、シリコン酸化膜５３が形成される。本願発明者の検討によれば、アッシング改質膜５２は、シリコン酸化膜５３よりも耐フッ酸性が劣り、フッ酸水溶液により比較的容易に除去できることが確認されている。
第２表面処理は、具体的には、図１９の工程と同様のアッシング装置を用いて、チャンバー内の圧力を１００Ｐａ〜１０００Ｐａ、Ｏ2ガス流量を５００ｓｃｃｍ〜１０００ｓｃｃｍ、ＲＦ電力３００Ｗ〜３０００Ｗに設定し、２０秒程度行う。
次いで、図２１の工程では、フッ酸水溶液を用いて、ｐ−ＭＯＳ領域３０ａのアッシング改質膜のみを除去し、ｐ−ＭＯＳ領域３０ａのシリコン基板１１の表面を露出させる。この際、ｎ−ＭＯＳ領域３０ｂのシリコン酸化膜は、アッシング改質膜よりも耐フッ酸性に優れるのでシリコン酸化膜は残留する。
図２１の工程ではさらに、ｎ−ＭＯＳ領域３０ｂおよびｐ−ＭＯＳ領域３０ａのキャップ層３３、第１側壁絶縁膜３４、および第２側壁絶縁膜３５、ｎ−ＭＯＳ領域３０ｂのシリコン酸化膜５３をマスクとして、第１の実施の形態の図８の工程と同様にして、ｐ−ＭＯＳ領域３０ａのシリコン基板１１の表面（第２側壁絶縁膜３５と素子分離領域１２との間の領域）をＲＩＥ法により異方性エッチングを行い、例えば５０ｎｍの深さの溝部１１−１を形成する。
図２１の工程ではさらに、第１の実施の形態の図９の工程と同様にして、溝部をケミカルドライエッチング法により等方的にエッチングを行う。溝部１１−２は第２側壁絶縁膜３５の両端よりも内側に入り込んだ領域まで研削される。
次いで、図２２の工程では、第１の実施の形態の図１０の工程と同様にして、図２１の構造体の溝部１１−２の表面にＣＶＤ法により圧縮応力印加部２０となるＳｉＧｅ膜を結晶成長させる。
図２２の工程ではさらに、構造体を覆うようにレジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂを開口し、ＲＩＥ法によりシリコン酸化膜５３をシリコン基板１１の表面が露出するまで異方性エッチングを行う。異方性エッチングは図７の工程と同様に行う。次いでレジスト膜を除去する。
以下の工程は、第１の実施の形態の図１２〜図１７と同様の工程を行い、図１に示す半導体装置が完成する。
本実施の形態に係る製造方法では、第１表面処理および第２表面処理によりｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面にシリコン酸化膜５３を形成すると共に、ｐ−ＭＯＳ領域３０ａの表面に、シリコン酸化膜５３よりも耐フッ酸性の劣るアッシング改質膜５２−１を形成する。すなわち、フッ酸水溶液に対するエッチング選択性を有する異なる膜をｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面に形成する。したがって、フッ酸処理によりｐ−ＭＯＳ領域３０ａだけをシリコン基板表面を露出でき、溝部１１−１、１１−２を容易に形成できる。
また、本実施の形態に係る製造方法では、シリコン酸化膜３４−１およびシリコン窒化膜３５−１の異方性エッチングをｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂを同時に行うので、それぞれ別に行う第１の実施の形態の製造方法よりも工程数を低減でき、また、ｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂの第１側壁絶縁膜３４と第２側壁絶縁膜３５をほぼ同じ寸法に形成できるので、第１側壁絶縁膜３４と第２側壁絶縁膜３５を除去する際の条件の設定が容易となり除去むらの発生を抑制できる。なお、本実施の形態に係る製造方法は、第１の実施の形態に係る製造方法の効果と同様の効果を奏することはいうまでもない。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置の製造方法について、図２３乃至図２９を用いて説明する。図２３乃至図２９は、第３の実施の形態に係る半導体装置の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本発明の第３の実施の形態は、浅い接合領域が２段である点が第１の実施の形態とは異なる。
第３の実施の形態に係る半導体装置の製造方法は、図２乃至図１４までは第１の実施の形態と同じである。すなわち、図１３の工程において、イオン注入法により、ｎ−ＭＯＳ領域３０ｂにゲート積層体をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｎ型不純物を注入して浅い接合領域２２ｂを形成し、図１４の工程において、イオン注入法によりｐ−ＭＯＳ領域３０ａにゲート積層体１８をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｐ型不純物を注入して浅い接合領域２２ａを形成する。なお、ポケット領域２３ｂは形成してもよく、形成しなくてもよい。
次いで、図２３の工程では、図１４のレジスト膜３９を除去し、構造体の表面にＣＶＤ法により厚さ５〜５０ｎｍのシリコン酸化膜（図示せず）を形成する。具体的には、例えば熱ＣＶＤ法により、原料ガスとして、ＢＴＢＡＳ（Bis(Tertiary-butylamino)Silane、Ｃ8Ｈ22Ｎ2Ｓｉ）ガスとＯ2ガスを用いて、圧力０．１Ｐａ〜１０００Ｐａ、基板温度を５００℃〜５８０℃に設定し、シリコン酸化膜を形成する。
図２３の工程では、さらに、ＲＩＥ法によりシリコン酸化膜をシリコン基板１１の表面が露出するまでエッチング（エッチバック）し、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのゲート積層体１８の両側面を覆う薄い第４側壁絶縁膜６０が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
次いで、図２４の工程では、図２３の構造体を覆うように、レジスト膜６１を形成し、フォトリソグラフィ法によりレジスト膜６１のｐ−ＭＯＳ領域３０ａに開口部を形成し、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８および第４側壁絶縁膜６０をマスクとして、第４側壁絶縁膜６０の両側のシリコン基板１１にｐ型不純物を注入して、ＳｉＧｅ膜からなる圧縮応力印加部２０の底の少し深い位置まで少し深い接合領域６２ａを形成する。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを６ｋｅＶ、ドーズ量を２×１０１５ｃｍ-2とする。次いで、レジスト膜６１を除去する。
次いで、図２５の工程では、ｐ−ＭＯＳ領域３０ａと略同様にして、レジスト膜６３を形成し、フォトリソグラフィ法によりレジスト膜６３のｎ−ＭＯＳ領域３０ｂを開口部４１−１を形成し、イオン注入法により、ゲート積層体１８および第４側壁絶縁膜６０をマスクとして、第４側壁絶縁膜６０の両側のシリコン基板１１にｎ型不純物を注入して少し深い接合領域２４ｂを形成する。具体的には、ｎ型不純物としては例えばＡｓ+またはＰ+を用い、加速エネルギーを７ｋｅＶ、ドーズ量を２×１０１５ｃｍ-2とする。次いで、レジスト膜６３を除去する。
次いで、図２６の工程では、構造体の表面にＣＶＤ法により厚さ３０〜１００ｎｍのシリコン酸化膜（図示せず）を形成する。具体的には、例えば熱ＣＶＤ法により、原料ガスとして、ＢＴＢＡＳ（Bis(Tertiary-butylamino)Silane、Ｃ8Ｈ22Ｎ2Ｓｉ）ガスとＯ2ガスを用いて、圧力０．１Ｐａ〜１０００Ｐａ、基板温度を５００℃〜５８０℃に設定し、シリコン酸化膜を形成する。
図２６の工程では、さらに、ＲＩＥ法によりシリコン酸化膜をシリコン基板１１の表面が露出するまでエッチング（エッチバック）し、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのゲート積層体１８の両側面を覆う薄い第４側壁絶縁膜６０の両側面を更に覆う第５側壁絶縁膜６４が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
次いで、図２７の工程では、図２６の構造体を覆うように、レジスト膜６５を形成し、フォトリソグラフィ法によりレジスト膜６５のｐ−ＭＯＳ領域３０ａに開口部を形成し、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８、第４側壁絶縁膜６０および第５側壁絶縁膜６４をマスクとして、第５側壁絶縁膜６４の両側のシリコン基板１１にｐ型不純物を注入して、ＳｉＧｅ膜からなる圧縮応力印加部２０の底より深い位置まで深い接合領域６６ａを形成し、ソース／ドレイン領域２８ａとする。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを８ｋｅＶ、ドーズ量を５×１０１５ｃｍ-2とする。次いで、レジスト膜６１を除去する。
次いで、図２８の工程では、ｐ−ＭＯＳ領域３０ａと略同様にして、レジスト膜６６を形成し、フォトリソグラフィ法によりレジスト膜６６のｎ−ＭＯＳ領域３０ｂを開口部４１−１を形成し、イオン注入法により、ゲート積層体１８、第４側壁絶縁膜６０および第５側壁絶縁膜６４をマスクとして、第５側壁絶縁膜６４の両側のシリコン基板１１にｎ型不純物を注入して深い接合領域６６ｂを形成し、ソース／ドレイン領域２８ｂとする。具体的には、ｎ型不純物としては例えばＡｓ+またはＰ+を用い、加速エネルギーを６ｋｅＶ、ドーズ量を１×１０１６ｃｍ-2とする。次いで、レジスト膜６６を除去する。
次いで、図２９の工程では、図２８の工程の構造体４１のレジスト膜６６を除去し、次いで、ＲＴＡ（Rapid Thermal Annealing）法により熱処理を行い、浅い接合領域２２ａ，２２ｂ、少し深い接合領域６２ａ、６２ｂ、深い接合領域６６ａ，６６ｂの不純物を活性化する。これにより、浅い接合領域２２ａ，２２ｂと、少し深い接合領域６２ａ、６２ｂにより、２段の浅い接合領域を有するｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂが形成される。
図２９の工程ではさらに、構造体の表面を覆うように、例えば厚さ５ｎｍのＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を形成し、加熱処理を行ってシリサイド化し、ソース／ドレイン領域２８ａ，２８ｂのシリコン基板１１の表面、およびゲート電極１６の表面にＮｉＳｉ2膜、ＴｉＳｉ2膜、ＣｏＳｉ2膜などのシリサイド膜２６を形成する。次いで、シリサイド化しなかったＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を除去する。
（実施例）
本発明の第１の実施の形態に係る半導体装置の製造方法によりｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂを有する半導体装置（以下「実施例」という）を製造した。
比較のために、ｐ−ＭＯＳトランジスタ１３ａにＳｉＧｅからなる圧縮応力印加部２０を形成しない点以外は、第１の実施の形態と同じ半導体装置の製造方法によりｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂを有する半導体装置（以下「比較例」という）を製造した。
これら実施例および比較例について様々な電気的特性を測定した。その測定結果を図３０乃至図３２に示す。図３０乃至図３２において、●は各実施例の測定点であり、○は各比較例の測定点である。
図３０は、各実施例および各比較例におけるｐ−ＭＯＳトランジスタのターンオン電流（Ｉon）とターンオフ電流（Ｉoff）の関係を示すグラフである。各実施例の測定点を●で示し、比較例の測定点を○で示す。
図３０において、ターンオフ電流（Ｉoff）が約７Ｅ−８［ｎＡ／μｍ］であるｐ−ＭＯＳトランジスタのターンオン電流を比較すると、比較例(○)は約０．３５［ｍＡ／μｍ］であるのに対し、実施例(●)は約０．４６［ｍＡ／μｍ］となり、本発明により約３１％改善されたことがわかった。
図３１は、各実施例および各比較例におけるｐ−ＭＯＳトランジスタのゲート長Ｌｇ（ＳＥＭ）［ｎｍ］と閾値Ｖｔｈ［Ｖ］の関係を示すグラフである。各実施例の測定点を●で示し、比較例の測定点を○で示す。
実施例(●)の場合には、圧縮応力印加部２０であるＳｉＧｅ膜を形成するために、減圧熱ＣＶＤ法により基板温度を５００℃〜８００℃とする高温処理（図１０の工程を参照）が必要である。これに対し、比較例(○)ではそのような高温処理を必要としない。
図３１からわかるように実施例と比較例とでは有意な相違がなく、ＳｉＧｅ膜を形成するための高温処理がｐ−ＭＯＳトランジスタの閾値特性を劣化させていないことがわかる。
図３２は、各実施例および各比較例におけるｐ−ＭＯＳトランジスタのゲート電圧Ｖｇ［Ｖ］と、Ｖｄｄが０．０２Ｖの際の相互コンダクタンスＧｍ［ｍＳ／ｍｍ］の関係を示すグラフである。各実施例の測定点を●で示し、比較例の測定点を○で示す。
図３２において、ゲート電圧が−１．０［Ｖ］であるｐ−ＭＯＳトランジスタの相互コンダクタンスを比較すると、比較例(○)は約５６０［ｍＳ／ｍｍ］であるのに対し、実施例(●)は約８００［ｍＳ／ｍｍ］となり、本発明により約４３％改善されたことがわかった。
（変形の実施の形態）
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
例えば、上記実施の形態においてはＭＯＳトランジスタを例に説明したが、ＭＩＳトランジスタにも本発明の製造方法を適用できることはいうまでもない。例えば、上述したように、ゲート絶縁膜のシリコン酸化膜の代わりに、シリコン酸窒化膜、シリコン窒化膜を用いてもよく、ｈｉｇｈ−ｋ材料、例えば、Ａｌ2Ｏ3、Ｔａ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ペロブスカイト結晶構造を有する金属酸化物、例えばＰｂＴｉＯ3、ＢａＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3等を用いてもよい。
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
（付記１）
半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記第１の領域において、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、
前記第２の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜をマスクとして、該第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記２）
前記第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程は、
前記半導体基板の表面およびゲート積層体を覆う第１の絶縁膜および第２の絶縁膜を順次形成する工程と、
前記第１の領域において第１の絶縁膜および第２の絶縁膜を異方性エッチングする工程からなり、
前記溝部を形成する工程は、前記第２の領域の耐エッチング膜が第２の絶縁膜であることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
前記溝部を形成する工程は、前記第２の領域を覆うレジスト膜であることを特徴とする付記１記載の半導体装置の製造方法。
（付記４）
半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成すると共に、該第２の側壁絶縁膜の外側の半導体基板表面を露出する工程と、
前記第２の領域を覆うレジスト膜を形成する工程と、
ＣＦ4ガスおよびＯ２ガスを電離すると共に照射して前記第１の領域の半導体基板表面を改質する第１の表面処理工程と、
Ｏ２ガスを電離すると共に照射して第２の領域においてレジスト膜を除去すると共に、第２の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第２の表面処理工程と、
前記第１の領域の半導体基板表面を露出する工程と、
前記第１の領域の第１の側壁絶縁膜、第２の側壁絶縁膜、および第２の領域の酸化膜をマスクとして、第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記５）
第１の領域および第２の領域に第１の接合領域を形成する工程の後、第２の接合領域を形成する工程する前に、
前記ゲート積層体の両側面に前記第３の側壁絶縁膜より薄い第４の側壁絶縁膜を形成し、前記ゲート積層体および第４の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第１の接合領域より深く前記第２の接合領域より浅い第３の接合領域を形成する工程を更に有し、
第１の領域および第２の領域に第２の接合領域を形成する工程は、
前記ゲート積層体および前記第４の側壁絶縁膜の両側面に前記第３の側壁絶縁膜を形成し、前記ゲート積層体、前記第４の側壁絶縁膜および前記第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第２の接合領域を形成する
を備えることを特徴とする半導体装置の製造方法。
（付記６）
前記溝部を形成する工程は、
第２の側壁絶縁膜の外側の半導体基板を異方性エッチングを行う処理と、
等方性エッチングを行う処理からなる
ことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
（付記７）
前記等方性エッチングは、塩化水素ガスあるいは塩素ガスを用いたケミカルドライエッチングであることを特徴とする付記６記載の半導体装置の製造方法。
（付記８）
前記溝部は、その端部とゲート積層体の端部との距離を５ｎｍ〜８０ｎｍの範囲に設定することを特徴とする付記６記載の半導体装置の製造方法。
（付記９）
前記圧縮応力印加部を形成する工程は、前記溝部に半導体基板を構成する半導体の格子定数よりも大きな半導体材料をエピタキシャル成長させることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
（付記１０）
前記ゲート積層体を形成する工程の後に、該ゲート積層体上にキャップ層を形成する工程をさらに備え、
前記溝部を形成する工程は、キャップ層をゲート積層体のマスクとすることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）
前記圧縮応力印加部を形成する工程は、前記キャップ層をゲート積層体のマスクとすることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記半導体基板がシリコン基板であり、前記圧縮応力印加部がＳｉＧｅ膜あるいはＳｉＧｅＣ膜からなることを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置の製造方法。
従来のｐ−ＭＯＳトランジスタの断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法により形成される半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その７）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その８）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その９）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その１０）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その１１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その１２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その１３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その１４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程図（その１５）である。 本発明の第２の実施の形態に係る半導体装置の製造工程図（その１）である。 本発明の第２の実施の形態に係る半導体装置の製造工程図（その２）である。 本発明の第２の実施の形態に係る半導体装置の製造工程図（その３）である。 本発明の第２の実施の形態に係る半導体装置の製造工程図（その４）である。 本発明の第２の実施の形態に係る半導体装置の製造工程図（その５）である。 本発明の第３の実施の形態に係る半導体装置の製造工程図（その１）である。 本発明の第３の実施の形態に係る半導体装置の製造工程図（その２）である。 本発明の第３の実施の形態に係る半導体装置の製造工程図（その３）である。 本発明の第３の実施の形態に係る半導体装置の製造工程図（その４）である。 本発明の第３の実施の形態に係る半導体装置の製造工程図（その５）である。 本発明の第３の実施の形態に係る半導体装置の製造工程図（その６）である。 本発明の第３の実施の形態に係る半導体装置の製造工程図（その７）である。 実施例および比較例におけるｐ−ＭＯＳトランジスタのターンオン電流とターンオフ電流の関係を示すグラフである。 実施例および比較例におけるｐ−ＭＯＳトランジスタのゲート長と閾値の関係を示すグラフである。 実施例および比較例におけるｐ−ＭＯＳトランジスタのゲート電圧と相互コンダクタンスの関係を示すグラフである。
符号の説明
１０…半導体装置
１１…シリコン基板
１１−１、１１−２…溝部
１２…素子分離領域
１３ａ…ｐ−ＭＯＳトランジスタ
１３ｂ…ｎ−ＭＯＳトランジスタ
１５、１５−１…ゲート絶縁膜
１６…ゲート電極
１６−１…ゲート電極膜
１８…ゲート積層体
１９…第３側壁絶縁膜
２０…圧縮応力印加部
２１…圧縮歪み誘起部
２２ａ，２２ｂ…浅い接合領域
２３ａ，２３ｂ…ポケット領域
２４ａ，２４ｂ…深い接合領域
２６…シリサイド膜
２８ａ，２８ｂ…ソース／ドレイン領域
３０ａ…ｐ−ＭＯＳ領域
３０ｂ…ｎ−ＭＯＳ領域
３１−１…トレンチ
３２ａ…ｎ型ウェル領域
３２ｂ…ｐ型ウェル領域
３３…キャップ層
３３−１，３５−１…シリコン窒化膜
３４…第１側壁絶縁膜
３４−１…シリコン酸化膜
３５…第２側壁絶縁膜
３６，３８，３９，４１，５１，５１−１…レジスト膜
５２，５２−１…アッシング改質膜
５３…シリコン酸化膜
６０…第４側壁絶縁膜
６１、６３、６５、６６…レジスト膜
６２ａ、６２ｂ…少し深い浅い接合領域
６４…第５側壁絶縁膜
６６ａ、６６ｂ…深い接合領域

Claims (10)

  1. 半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
    前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
    前記第１の領域において、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、
    前記第２の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜をマスクとして、該第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
    前記溝部に圧縮応力印加部を形成する工程と、
    前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
    前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
    前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程は、
    前記半導体基板の表面およびゲート積層体を覆う第１の絶縁膜および第２の絶縁膜を順次形成する工程と、
    前記第１の領域において第１の絶縁膜および第２の絶縁膜を異方性エッチングする工程からなり、
    前記溝部を形成する工程は、前記第２の領域の耐エッチング膜が第２の絶縁膜であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
    前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成すると共に、該第２の側壁絶縁膜の外側の半導体基板表面を露出する工程と、
    前記第２の領域を覆うレジスト膜を形成する工程と、
    ＣＦ4ガスおよびＯ２ガスを電離すると共に照射して前記第１の領域の半導体基板表面を改質する第１の表面処理工程と、
    Ｏ２ガスを電離すると共に照射して第２の領域においてレジスト膜を除去すると共に、第２の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第２の表面処理工程と、
    前記第１の領域の半導体基板表面を露出する工程と、
    前記第１の領域の第１の側壁絶縁膜、第２の側壁絶縁膜、および第２の領域の酸化膜をマスクとして、第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
    前記溝部に圧縮応力印加部を形成する工程と、
    前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
    前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
    前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  4. 第１の領域および第２の領域に第１の接合領域を形成する工程の後、第２の接合領域を形成する工程する前に、
    前記ゲート積層体の両側面に前記第３の側壁絶縁膜より薄い第４の側壁絶縁膜を形成し、前記ゲート積層体および第４の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第１の接合領域より深く前記第２の接合領域より浅い第３の接合領域を形成する工程を更に有し、
    第１の領域および第２の領域に第２の接合領域を形成する工程は、
    前記ゲート積層体および前記第４の側壁絶縁膜の両側面に前記第３の側壁絶縁膜を形成し、前記ゲート積層体、前記第４の側壁絶縁膜および前記第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第２の接合領域を形成する
    を備えることを特徴とする半導体装置の製造方法。
  5. 前記溝部を形成する工程は、
    第２の側壁絶縁膜の外側の半導体基板を異方性エッチングを行う処理と、
    等方性エッチングを行う処理からなる
    ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記溝部は、その端部とゲート積層体の端部との距離を５ｎｍ〜８０ｎｍの範囲に設定することを特徴とする請求項４記載の半導体装置の製造方法。
  7. 前記圧縮応力印加部を形成する工程は、前記溝部に半導体基板を構成する半導体の格子定数よりも大きな半導体材料をエピタキシャル成長させることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記ゲート積層体を形成する工程の後に、該ゲート積層体上にキャップ層を形成する工程をさらに備え、
    前記溝部を形成する工程は、キャップ層をゲート積層体のマスクとすることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記圧縮応力印加部を形成する工程は、前記キャップ層をゲート積層体のマスクとすることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記半導体基板がシリコン基板であり、前記圧縮応力印加部がＳｉＧｅ膜あるいはＳｉＧｅＣ膜からなることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
JP2005046573A 2004-05-26 2005-02-23 半導体装置の製造方法 Expired - Fee Related JP4375619B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005046573A JP4375619B2 (ja) 2004-05-26 2005-02-23 半導体装置の製造方法
US11/098,567 US7407860B2 (en) 2004-05-26 2005-04-05 Method of fabricating a complementary semiconductor device having a strained channel p-transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004156569 2004-05-26
JP2005046573A JP4375619B2 (ja) 2004-05-26 2005-02-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006013428A true JP2006013428A (ja) 2006-01-12
JP4375619B2 JP4375619B2 (ja) 2009-12-02

Family

ID=35425893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005046573A Expired - Fee Related JP4375619B2 (ja) 2004-05-26 2005-02-23 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7407860B2 (ja)
JP (1) JP4375619B2 (ja)

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007091316A1 (ja) * 2006-02-08 2007-08-16 Fujitsu Limited ｐチャネルＭＯＳトランジスタおよび半導体集積回路装置
JP2007220808A (ja) * 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
JP2007227565A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd 半導体装置とその製造方法
JP2007250837A (ja) * 2006-03-16 2007-09-27 Sony Corp 半導体装置の製造方法
JP2007258665A (ja) * 2006-02-27 2007-10-04 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2007329477A (ja) * 2006-06-09 2007-12-20 Internatl Business Mach Corp <Ibm> 半導体構造体およびその形式、方法（多層埋込みストレッサを形成するための構造および方法）
JP2008028324A (ja) * 2006-07-25 2008-02-07 Elpida Memory Inc 半導体装置及びその製造方法
JP2008034650A (ja) * 2006-07-28 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2008066548A (ja) * 2006-09-08 2008-03-21 Sony Corp 半導体装置および半導体装置の製造方法
KR100843212B1 (ko) 2006-11-29 2008-07-02 삼성전자주식회사 확산방지영역을 갖는 반도체 소자와 그의 제조 방법
JP2009026855A (ja) * 2007-07-18 2009-02-05 Panasonic Corp 半導体装置及びその製造方法
JP2009043938A (ja) * 2007-08-09 2009-02-26 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2009088069A (ja) * 2007-09-28 2009-04-23 Panasonic Corp 半導体装置及びその製造方法
JP2009524260A (ja) * 2006-03-28 2009-06-25 インテル・コーポレーション エピタキシャル成長したソース・ドレインに選択的に堆積させたキャッピング層の構造および製造方法
JP2009528698A (ja) * 2006-02-28 2009-08-06 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 駆動電流を減少させずにしきい値をさらに安定させるトランジスタデバイス
JP2009224386A (ja) * 2008-03-13 2009-10-01 Panasonic Corp 半導体装置及びその製造方法
JP2009283586A (ja) * 2008-05-21 2009-12-03 Renesas Technology Corp 半導体装置の製造方法
JP2010192609A (ja) * 2009-02-17 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8013424B2 (en) 2007-08-20 2011-09-06 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US8043945B2 (en) 2008-03-11 2011-10-25 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device
JP2011530167A (ja) * 2008-07-31 2011-12-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ホウ素閉じ込めを強化した埋め込みＳｉ／Ｇｅ材質を有するトランジスタ
US8502301B2 (en) 2007-11-16 2013-08-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2020074389A (ja) * 2010-12-21 2020-05-14 インテル・コーポレーション ホウ素ドープゲルマニウムの濃度が高いトランジスタ
US11476344B2 (en) 2011-09-30 2022-10-18 Daedalus Prime Llc Contact resistance reduction employing germanium overlayer pre-contact metalization

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165480A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置
KR100755367B1 (ko) * 2005-06-08 2007-09-04 삼성전자주식회사 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US7790561B2 (en) * 2005-07-01 2010-09-07 Texas Instruments Incorporated Gate sidewall spacer and method of manufacture therefor
US20100216296A1 (en) * 2005-10-27 2010-08-26 Yusuke Muraki Processing Method and Recording Medium
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
DE102006015075A1 (de) * 2006-03-31 2007-10-11 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bereitstellung von Verspannungsquellen in MOS-Transistoren in unmittelbarer Nähe zu einem Kanalgebiet
US7288822B1 (en) * 2006-04-07 2007-10-30 United Microelectronics Corp. Semiconductor structure and fabricating method thereof
US8354726B2 (en) * 2006-05-19 2013-01-15 Panasonic Corporation Semiconductor device and method for fabricating the same
DE102006035666B3 (de) * 2006-07-31 2008-04-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur
US7585711B2 (en) * 2006-08-02 2009-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor-on-insulator (SOI) strained active area transistor
US7998821B2 (en) * 2006-10-05 2011-08-16 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistor
US20080124874A1 (en) * 2006-11-03 2008-05-29 Samsung Electronics Co., Ltd. Methods of Forming Field Effect Transistors Having Silicon-Germanium Source and Drain Regions
US20080142897A1 (en) * 2006-12-19 2008-06-19 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
US8138053B2 (en) * 2007-01-09 2012-03-20 International Business Machines Corporation Method of forming source and drain of field-effect-transistor and structure thereof
JP2008186838A (ja) * 2007-01-26 2008-08-14 Toshiba Corp 半導体装置、その製造方法及び不揮発性半導体記憶装置
JP5217180B2 (ja) 2007-02-20 2013-06-19 富士通セミコンダクター株式会社 静電放電保護装置の製造方法
JP5195747B2 (ja) * 2007-03-27 2013-05-15 富士通セミコンダクター株式会社 半導体装置の製造方法
US7989901B2 (en) * 2007-04-27 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with improved source/drain regions with SiGe
US20080283926A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
US20080283936A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Silicon germanium flow with raised source/drain regions in the nmos
US8574979B2 (en) * 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US7960243B2 (en) * 2007-05-31 2011-06-14 Freescale Semiconductor, Inc. Method of forming a semiconductor device featuring a gate stressor and semiconductor device
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP2009032962A (ja) * 2007-07-27 2009-02-12 Panasonic Corp 半導体装置及びその製造方法
US8043919B2 (en) * 2007-11-12 2011-10-25 United Microelectronics Corp. Method of fabricating semiconductor device
JP2010103142A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置の製造方法
JP2010219152A (ja) * 2009-03-13 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
US8071481B2 (en) 2009-04-23 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming highly strained source/drain trenches
US8487354B2 (en) * 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
US8404538B2 (en) * 2009-10-02 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device with self aligned stressor and method of making same
US7994062B2 (en) * 2009-10-30 2011-08-09 Sachem, Inc. Selective silicon etch process
US8183117B2 (en) * 2010-08-18 2012-05-22 Texas Instruments Incorporated Device layout in integrated circuits to reduce stress from embedded silicon-germanium
US8377780B2 (en) 2010-09-21 2013-02-19 International Business Machines Corporation Transistors having stressed channel regions and methods of forming transistors having stressed channel regions
US8361859B2 (en) * 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
CN102487006B (zh) 2010-12-01 2014-05-07 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
DE102010063296B4 (de) * 2010-12-16 2012-08-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren mit reduzierter STI-Topograpie für Halbleiterbauelemente mit einer Kanalhalbleiterlegierung
US9595477B2 (en) * 2011-01-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an epitaxy region
US8759916B2 (en) 2012-01-27 2014-06-24 International Business Machines Corporation Field effect transistor and a method of forming the transistor
CN103681845B (zh) * 2012-09-19 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US8951877B2 (en) * 2013-03-13 2015-02-10 Globalfoundries Inc. Transistor with embedded strain-inducing material formed in cavities based on an amorphization process and a heat treatment
CN104681441A (zh) * 2013-11-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种避免嵌入式锗硅顶部帽层受到蚀刻污染的方法
CN104979178B (zh) * 2014-04-10 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10727070B2 (en) 2016-03-21 2020-07-28 International Business Machines Corporation Liner-less contact metallization
US20170271512A1 (en) * 2016-03-21 2017-09-21 International Business Machines Corporation Liner-less contact metallization
CN108470686B (zh) 2017-06-30 2019-10-18 长鑫存储技术有限公司 一种半导体器件结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0606114A1 (en) * 1989-08-11 1994-07-13 Seiko Instruments Inc. Method of producing field effect transistor
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7176481B2 (en) * 2005-01-12 2007-02-13 International Business Machines Corporation In situ doped embedded sige extension and source/drain for enhanced PFET performance

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8222701B2 (en) 2006-02-08 2012-07-17 Fujitsu Semiconductor Limited P-channel MOS transistor and semiconductor integrated circuit device
US8072031B2 (en) 2006-02-08 2011-12-06 Fujitsu Semiconductor Limited P-channel MOS transistor and semiconductor integrated circuit device
JP5092754B2 (ja) * 2006-02-08 2012-12-05 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよび半導体装置
WO2007091316A1 (ja) * 2006-02-08 2007-08-16 Fujitsu Limited ｐチャネルＭＯＳトランジスタおよび半導体集積回路装置
JP2007220808A (ja) * 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
JP2007227565A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd 半導体装置とその製造方法
US7985641B2 (en) 2006-02-22 2011-07-26 Fujitsu Semiconductor Limited Semiconductor device with strained transistors and its manufacture
JP2007258665A (ja) * 2006-02-27 2007-10-04 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US8497191B2 (en) 2006-02-27 2013-07-30 Fujitsu Semiconductor Limited Selective epitaxial growth method using halogen containing gate sidewall mask
JP2009528698A (ja) * 2006-02-28 2009-08-06 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 駆動電流を減少させずにしきい値をさらに安定させるトランジスタデバイス
JP2007250837A (ja) * 2006-03-16 2007-09-27 Sony Corp 半導体装置の製造方法
JP2009524260A (ja) * 2006-03-28 2009-06-25 インテル・コーポレーション エピタキシャル成長したソース・ドレインに選択的に堆積させたキャッピング層の構造および製造方法
JP2007329477A (ja) * 2006-06-09 2007-12-20 Internatl Business Mach Corp <Ibm> 半導体構造体およびその形式、方法（多層埋込みストレッサを形成するための構造および方法）
JP2008028324A (ja) * 2006-07-25 2008-02-07 Elpida Memory Inc 半導体装置及びその製造方法
JP4534164B2 (ja) * 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
US8278177B2 (en) 2006-07-28 2012-10-02 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
US8207042B2 (en) 2006-07-28 2012-06-26 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
US8518785B2 (en) 2006-07-28 2013-08-27 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2008034650A (ja) * 2006-07-28 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法
US7626215B2 (en) 2006-07-28 2009-12-01 Fujitsu Microelectronics Limited Semiconductor device and method of manufacturing the same
JP2008066548A (ja) * 2006-09-08 2008-03-21 Sony Corp 半導体装置および半導体装置の製造方法
KR100843212B1 (ko) 2006-11-29 2008-07-02 삼성전자주식회사 확산방지영역을 갖는 반도체 소자와 그의 제조 방법
JP2009026855A (ja) * 2007-07-18 2009-02-05 Panasonic Corp 半導体装置及びその製造方法
JP2009043938A (ja) * 2007-08-09 2009-02-26 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US8013424B2 (en) 2007-08-20 2011-09-06 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2009088069A (ja) * 2007-09-28 2009-04-23 Panasonic Corp 半導体装置及びその製造方法
US8502301B2 (en) 2007-11-16 2013-08-06 Panasonic Corporation Semiconductor device and method for fabricating the same
US8551871B2 (en) 2008-03-11 2013-10-08 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device
US8043945B2 (en) 2008-03-11 2011-10-25 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device
JP2009224386A (ja) * 2008-03-13 2009-10-01 Panasonic Corp 半導体装置及びその製造方法
JP2009283586A (ja) * 2008-05-21 2009-12-03 Renesas Technology Corp 半導体装置の製造方法
JP2011530167A (ja) * 2008-07-31 2011-12-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ホウ素閉じ込めを強化した埋め込みＳｉ／Ｇｅ材質を有するトランジスタ
JP2010192609A (ja) * 2009-02-17 2010-09-02 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2020074389A (ja) * 2010-12-21 2020-05-14 インテル・コーポレーション ホウ素ドープゲルマニウムの濃度が高いトランジスタ
US11251281B2 (en) 2010-12-21 2022-02-15 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US11387320B2 (en) 2010-12-21 2022-07-12 Intel Corporation Transistors with high concentration of germanium
US11508813B2 (en) 2010-12-21 2022-11-22 Daedalus Prime Llc Column IV transistors for PMOS integration
US11476344B2 (en) 2011-09-30 2022-10-18 Daedalus Prime Llc Contact resistance reduction employing germanium overlayer pre-contact metalization

Also Published As

Publication number Publication date
JP4375619B2 (ja) 2009-12-02
US20050266631A1 (en) 2005-12-01
US7407860B2 (en) 2008-08-05

Similar Documents

Publication Publication Date Title
JP4375619B2 (ja) 半導体装置の製造方法
US7262472B2 (en) Semiconductor device having stress and its manufacture method
US7635620B2 (en) Semiconductor device structure having enhanced performance FET device
TWI312556B (en) Semiconductor structure and fabricating method thereof
US7435657B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
US8946721B2 (en) Structure and method for using high-K material as an etch stop layer in dual stress layer process
JP4128574B2 (ja) 半導体装置の製造方法
US7602031B2 (en) Method of fabricating semiconductor device, and semiconductor device
JP2007335834A (ja) 半導体装置およびその製造方法
JP4992710B2 (ja) Ｍｏｓトランジスタ及びその製造方法
US7674667B2 (en) CMOS structure including topographic active region
JP2007281280A (ja) 半導体装置およびその製造方法
JP4939548B2 (ja) 半導体デバイス構造体を製造するための方法
US20080050863A1 (en) Semiconductor structure including multiple stressed layers
JP3998665B2 (ja) 半導体装置およびその製造方法
JP4997752B2 (ja) 半導体装置の製造方法
JP4005055B2 (ja) 半導体装置およびその製造方法
US7994591B2 (en) Semiconductor device and method for manufacturing the same
JP5739404B2 (ja) ゲート・ダイオード構造及びゲート・ダイオード構造の製造方法
JP2010027894A (ja) 半導体装置及びその製造方法
JP2005294549A (ja) Ｍｏｓ型トランジスタ
JP2006073859A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060327

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090902

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090902

R150 Certificate of patent or registration of utility model

Ref document number: 4375619

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120918

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120918

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120918

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120918

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120918

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130918

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees