CN107195550B - 一种半导体器件结构及其制备方法 - Google Patents

一种半导体器件结构及其制备方法 Download PDF

Info

Publication number
CN107195550B
CN107195550B CN201710520597.6A CN201710520597A CN107195550B CN 107195550 B CN107195550 B CN 107195550B CN 201710520597 A CN201710520597 A CN 201710520597A CN 107195550 B CN107195550 B CN 107195550B
Authority
CN
China
Prior art keywords
wall
layer
substrate
spacer
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710520597.6A
Other languages
English (en)
Other versions
CN107195550A (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201710520597.6A priority Critical patent/CN107195550B/zh
Priority to CN201810171911.9A priority patent/CN108470686B/zh
Publication of CN107195550A publication Critical patent/CN107195550A/zh
Priority to PCT/CN2018/093905 priority patent/WO2019001584A1/en
Application granted granted Critical
Publication of CN107195550B publication Critical patent/CN107195550B/zh
Priority to US16/730,821 priority patent/US11063136B2/en
Priority to US17/345,185 priority patent/US11222960B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66515—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned selective metal deposition simultaneously on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件结构及其制备方法，方法包括：提供一衬底；于衬底上形成栅极结构；于衬底上形成贴附于栅极结构外侧壁的间隔结构，并于衬底上形成贴附于间隔结构外侧壁的接触导电层，其中，间隔结构至少包括第一间隔层及第二间隔层，第一间隔层形成于栅极结构的外侧壁上，第二间隔层形成于第一间隔层的外表面上，第一间隔层与第二间隔层具有不同的介电常数。通过上述方案，本发明的半导体器件结构可以通过间隔结构的优化，降低器件结构中所衍生的寄生电容，从而改善接触导电层电阻恶化的问题，改善器件性能；本发明的半导体器件结构的制备工艺简单，兼容性强，适于大规模工业生产。

Description

一种半导体器件结构及其制备方法
技术领域
本发明属于半导体制造技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)结构被广泛地运用于半导体集成电路(IC)的制程布局当中，其中，在MOSFET的结构中必需在栅极结构侧壁上形成一侧壁绝缘层以隔离接触导体层与栅导电层，藉以避免两导体层的短路造成器件(Device)失效。
随着动态随机存储器(DRAM)的工艺持续微缩至纳米(nano)等级后，栅极之间的间距以及栅极和接触孔之间的间距也随之缩小，这给半导体制造技术带来了许多挑战，例如层间电容增大、接触插塞和栅极结构之间的套刻困难、PMD间隙填充不均等问题。同时，由于导电层的持续微缩，导电层的电阻对于存储器的运作速度扮演越来越关键的角色，在金属氧化物半导体场效应晶体管(MOSFET)结构下，接触导电层的电阻会因侧壁绝缘层与栅导电层所衍生的寄生电容(Parasitic Capacitance)而增强，并在工艺的持续微缩下，接触导电层的电阻会越来越高，最后导致器件(Device)失效。
因此，提供一种藉以降低寄生电容来改善接触导电层的电阻恶化的问题的半导体器件结构及其制备方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制备方法，用于解决现有技术中接触导电层因寄生电容而导致电阻恶化的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构的制备方法，包括如下步骤：
1)提供一衬底；
2)于所述衬底上形成栅极结构；
3)于所述衬底上且毗邻所述栅极结构的外侧壁处形成间隔结构，其中，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层形成于所述栅极结构的外侧壁上，所述第二间隔层形成于所述第一间隔层的外表面上，所述第一间隔层与所述第二间隔层具有不同的介电常数；及
4)于所述衬底上且毗邻所述间隔结构的外侧壁处形成接触导电层，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％。
作为本发明的一种优选方案，步骤2)中，形成所述栅极结构包括如下步骤：
2-1)于所述衬底上形成第一栅极绝缘材料层；
2-2)于所述第一栅极绝缘材料层表面形成栅极导电材料层；
2-3)于所述栅极导电材料层表面形成第二栅极绝缘材料层；及
2-4)采用光刻-刻蚀技术刻蚀步骤2-3)所得到的结构，以在所述衬底上形成由依次叠置的第一栅极绝缘层、栅极导电层以及第二栅极绝缘层构成的栅极结构。
作为本发明的一种优选方案，步骤3)中，所述第二间隔层的介电常数低于所述第一间隔层的介电常数，所述间隔结构在所述衬底上且所述第二间隔层在所述衬底上的表面覆盖宽度介于所述栅极结构在所述衬底上的表面覆盖宽度的40％～100％。
作为本发明的一种优选方案，步骤3)中，所述第一间隔层具有垂直部及水平部，所述垂直部贴附形成于所述栅极结构的外侧壁上，所述水平部与所述垂直部靠近所述衬底的一端相连接并贴附形成于所述衬底上，所述水平部在远离所述垂直部的一端包含所述第一间隔层的底缘侧表面，所述第二间隔层形成于所述第一间隔层的所述水平部上。
作为本发明的一种优选方案，步骤3)中，形成所述间隔结构的步骤包括：
3-1)于所述栅极结构外壁、所述栅极结构顶部以及所述栅极结构周围的所述衬底上形成第一间隔材料层；
3-2)于所述第一间隔材料层表面形成第二间隔材料层；及
3-3)刻蚀步骤3-2)所得到的结构并对其进行平坦化处理，以暴露出顶部的所述第二栅极绝缘层，且使所述第一间隔材料层、所述第二间隔材料层以及所述第二栅极绝缘层的上表面位于同一水平面上，并使所述第一间隔材料层形成所述垂直部及所述水平部，使所述第二间隔材料层形成预设宽度并完全覆盖所述第一间隔材料层的水平部，并且所述第一间隔层的底缘侧表面对准切齐于所述第二间隔层的侧表面，以形成所述间隔结构。
作为本发明的一种优选方案，步骤4)中，形成所述接触导电层的步骤包括：
4-1)于所述间隔结构外壁、所述间隔结构顶部及所述间隔结构周围的所述衬底上形成接触导电材料层；及
4-2)对步骤4-1)所得到的结构进行第二平坦化处理，以暴露出顶部的所述第二栅极绝缘层，且使所述接触导电材料层及所述第二栅极绝缘层的上表面位于同一水平面上，以形成所述接触导电层。
作为本发明的一种优选方案，步骤3)与步骤4)具体包括如下步骤：
3-1)于所述栅极结构外壁、所述栅极结构顶部以及所述栅极结构周围的所述衬底上形成第一间隔材料层；
3-2)于所述第一间隔材料层表面形成第二间隔材料层；及
3-3)刻蚀步骤3-2)所得到的结构并对其进行平坦化处理，以暴露出顶部的所述第一间隔材料层，且使所述第一间隔材料层与所述第二间隔材料层的上表面位于同一水平面上，并使所述第一间隔材料层形成所述垂直部及所述水平部，使所述第二间隔材料层形成预设宽度；
3-4)于步骤3-3)所得到的结构表面形成接触导电材料层；
3-5)对步骤3-4)所得到的结构进行平坦化处理，以暴露出所述第二栅极绝缘层，且使所述第一间隔材料层、所述第二间隔材料层、所述接触导电材料层以及所述第二栅极绝缘层的上表面位于同一水平面上。
作为本发明的一种优选方案，步骤3-3)中，刻蚀步骤3-2)所得到的结构并对其进行所述平坦化处理之前，还包括步骤：
于步骤3-2)所得到的结构表面继续交替形成至少一层间隔材料层，其材料相同于由所述第一间隔材料层和所述第二间隔材料层所构成群组中的其中之一且不相同于直接侧向毗邻者，其中，步骤3-3)中进行的平坦化是暴露出形成于所述栅极结构表面的所述第一间隔材料层，并使各所述第一间隔材料层、各所述第二间隔材料层以及所述第二栅极绝缘层的上表面位于同一水平面上。
作为本发明的一种优选方案，步骤3)与步骤4)具体包括如下步骤：
3-1)于所述栅极结构外壁、所述栅极结构顶部以及所述栅极结构周围的所述衬底上形成第一间隔材料层；
3-2)于所述第一间隔材料层表面形成第二间隔材料层；
3-3)于步骤所述第二间隔材料层表面形成接触导电材料层；及
3-4)刻蚀步骤3-3)所得到的结构并对其进行平坦化处理，以暴露出所述第二栅极绝缘层，且使所述第一间隔材料层、所述第二间隔材料层、所述接触导电材料层及所述第二栅极绝缘层的上表面位于同一水平面上，并使所述第一间隔材料层形成所述垂直部及所述水平部，使所述第二间隔材料层形成预设宽度。
本发明还提供一种半导体器件结构，包括：
衬底；
栅极结构，位于所述衬底表面上；
间隔结构，位于所述衬底表面上且毗邻所述栅极结构的侧壁处，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层位于所述栅极结构的外侧壁上，所述第二间隔层位于所述第一间隔层的外表面上，所述第一间隔层与所述第二间隔层具有不同的介电常数；及
接触导电层，位于所述衬底表面上且毗邻所述间隔结构的侧壁处，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％。
作为本发明的一种优选方案，所述栅极结构包括于所述衬底上依次叠置的第一栅极绝缘层、栅极导电层以及第二栅极绝缘层。
作为本发明的一种优选方案，所述第二间隔层的介电常数低于所述第一间隔层的介电常数，所述间隔结构在所述衬底上且所述第二间隔层在所述衬底上的表面覆盖宽度介于所述栅极结构在所述衬底上的表面覆盖宽度的40％～100％。
作为本发明的一种优选方案，所述第一间隔层具有垂直部及水平部，所述垂直部位于所述栅极结构外侧壁上，所述水平部连接所述垂直部靠近所述衬底的一端且贴附形成于所述衬底上，所述水平部在远离所述垂直部的一端包含所述第一间隔层的底缘侧表面，所述第二间隔层位于所述水平部上并覆盖所述水平部。
作为本发明的一种优选方案，所述第一间隔层的底缘侧表面对准切齐于所述第二间隔层的侧表面。
作为本发明的一种优选方案，所述间隔结构为由N层由所述第一间隔层及所述第二间隔层交替叠置构成的叠层结构，且前N-1层所述第一间隔层及所述第二间隔层均具有垂直部及水平部，其中，N为大于等于3的整数，且：
所述间隔结构的底层为所述第一间隔层，其垂直部位于所述栅极结构的外侧壁上，其水平部与其垂直部靠近所述衬底的一端相连接且位于所述衬底上；所述间隔结构的第N层为所述第一间隔层和所述第二间隔层的其中之一，且位于所述间隔结构的第N-1层的水平部上。
如上所述，本发明提供的半导体器件结构及其制备方法，具有以下有益效果：
1)本发明的半导体器件结构可以通过间隔结构的优化，降低器件结构中所衍生的寄生电容，从而改善接触导电层电阻恶化的问题，改善器件整体性能。
2)本发明的半导体器件结构的制备工艺简单，兼容性强，适于大规模工业生产。
附图说明
图1显示为本发明提供的半导体器件结构制备方法的流程图。
图2显示为本发明提供的半导体器件结构制备方法中提供衬底的示意图。
图3显示为本发明提供的半导体器件结构制备方法形成第一栅极绝缘材料层的示意图。
图4显示为本发明提供的半导体器件结构制备方法中形成栅极导电材料层的示意图。
图5显示为本发明提供的半导体器件结构制备方法形成第二栅极绝缘材料层的示意图。
图6显示为本发明提供的半导体器件结构制备方法中栅极结构曝光的示意图。
图7显示为本发明提供的半导体器件结构制备方法中形成栅极结构的示意图。
图8显示为本发明提供的半导体器件结构制备方法中形成第一间隔材料层的示意图。
图9显示为本发明提供的半导体器件结构制备方法中形成第二间隔材料层的示意图。
图10显示为本发明提供的半导体器件结构制备方法第一平坦化形成间隔结构的示意图。
图11显示为本发明提供的半导体器件结构制备方法中第三平坦化得到结构的示意图。
图12显示为本发明提供的半导体器件结构制备方法中第五平坦化得到结构的示意图。
图13显示为本发明提供的半导体器件结构制备方法中形成接触导电材料层的示意图。
图14显示为本发明实施例一提供的半导体器件结构的示意图。
图15显示为本发明实施例二提供的半导体器件结构示意图。
组件标号说明
100 衬底
101 第一栅极绝缘材料层
102 栅极导电材料层
103 第二栅极绝缘材料层
104 掩膜层
105 栅极结构
106 第一栅极绝缘层
107 栅极导电层
108 第二栅极绝缘层
109 第一间隔材料层
110 第二间隔材料层
111 间隔结构
112 第一间隔层
1121 垂直部
1122 水平部
113 第二间隔层
114 接触导电材料层
115 接触导电层
S1～S4 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体器件结构的制备方法，包括如下步骤：
1)提供一衬底；
2)于所述衬底上形成栅极结构；
3)于所述衬底上且毗邻所述栅极结构的外侧壁处形成间隔结构，其中，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层形成于所述栅极结构的外侧壁上，所述第二间隔层形成于所述第一间隔层的外表面上，所述第一间隔层与所述第二间隔层具有不同的介电常数；及
4)于所述衬底上且毗邻所述间隔结构的外侧壁处形成接触导电层，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％。
下面结合具体附图详细介绍本发明的半导体器件结构的制备方法。
如图1中的S1及图2所示，进行步骤1)，提供一衬底100；
具体的，所述衬底100可以是Si衬底、绝缘层上硅(SOI)等常用的半导体硅基衬底，或者Ge、绝缘体上锗衬底，也可以是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依据实际情况而定，在本实施例中，所述衬底100选择为Si衬底。
如图1中的S2及图3～7所示，进行步骤2)，于所述衬底100上形成栅极结构105；
作为示例，步骤2)中，形成所述栅极结构105包括如下步骤：
2-1)于所述衬底100上形成第一栅极绝缘材料层101，如图3所示；
2-2)于所述第一栅极绝缘材料层101表面形成栅极导电材料层102，如图4所示；
2-3)于所述栅极导电材料层102表面形成第二栅极绝缘材料层103，如图5所示；及
2-4)采用光刻-刻蚀技术刻蚀步骤2-3)所得到的结构，以在所述衬底100上形成由依次叠置的第一栅极绝缘层106、栅极导电层107以及第二栅极绝缘层108构成的所述栅极结构105，如图6、图7所示。
具体的，于所述衬底100上通过原子沉积制程(Atomic Layer Deposition)或等离子蒸气沉积(Chemical Vapor Deposition)薄膜或快速加热氧化(Rapid ThermalOxidation)等工艺形成第一栅极绝缘材料层101，其材料包括但不限于氧化硅，该薄膜层的厚度为1～10nm，优选为2～6nm，在本实施例中，选择为4nm。
另外，于所述第一栅极绝缘材料层101上通过原子沉积制程、等离子蒸气沉积等形成栅极导电材料层102，其材料包括但不限于多晶硅、非晶硅、微晶硅等，或者金属材料，如钨，也可以是上述两类材料的组合，在本实施例中，选择为掺杂多晶硅与钨金属的薄膜层，该薄膜层的厚度为20～80nm，优选为30～60nm，在本实施例中，所述栅极导电材料层102的厚度选择为50nm。
进一步，于所述栅极导电材料层102上通过原子沉积制程、等离子蒸气沉积或快速加热氧化形成第二栅极绝缘材料层103，其材料包括但不限于氮化硅，在本实施例中，选择为氮化硅薄膜层，该薄膜层的厚度为90～250nm，优选为100～150nm，在本实施例中，所述第二栅极绝缘材料层103的厚度选择为120nm。
接着，利用曝光显影技术，利用掩膜层104将需要得到的栅极结构的图案完成到所述第二栅极绝缘材料层103上，如图6所示，并采用刻蚀技术，将所述栅极结构的图案复制到整个芯片上，去除部分第一栅极绝缘材料、部分栅极导电材料层以及部分第二栅极绝缘材料层，暴露出部分衬底100，最终完成所述栅极结构105的制备，所述栅极结构105包括依次叠置于所述衬底100上的第一栅极绝缘层106、栅极导电层107以及第二栅极绝缘层108，具体结构如图7所示。
如图1中的S3和S4以及图8～14所示，进行步骤3)，于所述衬底100上且毗邻所述栅极结构105的外侧壁处形成间隔结构111，其中，所述间隔结构111至少包括第一间隔层112及第二间隔层113，所述第一间隔层112形成于所述栅极结构105的外侧壁上，所述第二间隔层113形成于所述第一间隔层112的外表面上，所述第一间隔层112与所述第二间隔层113具有不同的介电常数；以及
进行步骤4)，于所述衬底100上且毗邻所述间隔结构111的外侧壁处形成接触导电层115，其中，所述接触导电层115的贴附表面包含所述第一间隔层112的底缘侧表面与所述第二间隔层113侧向投射在所述接触导电层的侧表面，所述第二间隔层113的侧表面占据所述间隔结构111的侧壁面积的78％～98％。
具体的，继续完成所述间隔结构111以及所述接触导电层115的制备，以完成整个器件结构的制备。其中，于所述衬底100上且毗邻所述栅极结构105的外侧壁处形成间隔结构111，是指所述间隔结构111覆盖所述栅极结构105的整个外壁，并且延伸覆盖至形成于所述栅极结构105周围的衬底上，在本实施例中，所述间隔结构111的厚度为20～85nm，其厚度是指从所述栅极结构105的外侧壁到所述间隔结构111的外侧壁之间的距离，优选为25～80nm，在本实施例中选择为58nm。
具体的，所述第二间隔层113的侧表面占据所述间隔结构111的侧壁面积的78％～98％是指，在器件结构的截面的纵向方向上，所述第二间隔层113的侧表面的面积占所述间隔结构111的侧壁面积的78％～98％，优选为80％～90％，在本实施例中为80％；另外，在器件结构的截面的横向方向上，所述间隔结构111所包含的所述第二间隔层113的宽度大于等于所述第一间隔层112的2倍，在本实施例中，选择为3倍。
作为示例，所述第二间隔层113的介电常数低于所述第一间隔层112的介电常数，所述间隔结构111在所述衬底100上且所述第二间隔层113在所述衬底100上的表面覆盖宽度介于所述栅极结构105在所述衬底100上的表面覆盖宽度的40％～100％。
具体的，所述间隔结构111包括至少两层构成材料，在本实施例中，即为所述第一间隔层112及所述第二间隔层113，其中，该两层材料具有不同的介电常数，在本示例中，所述第二间隔层113的介电常数低于所述第一间隔层112的介电常数，当然，二者的位置可以依实际需要互换，在此不做具体限制，以本示例为例，所述第一间隔层112的材料选择为Si3N4，所述第二间隔层113的材料选择为SiO2；在其他示例中，也可以是所述第一间隔层112的材料选择为SiO2，所述第二间隔层113的材料选择为Si3N4。
需要说明的是，一般的，两平行导体层的电容强度被C＝εA/d(ε为介电常数；A为平行导电层的面积；d为两平行导电层之间的距离)，在本实施例中，在相对现有技术中d不变的情况下，其中，d在本实施例中相当于所述间隔结构111的厚度，将间隔结构设置为由第一间隔层及第二间隔层构成的至少两层间隔材料层的叠层结构，并保证两层间隔层的介电常数不同，可以将原本的由介电常数较高的层构成的间隔结构优化为由较高介电常数的层与较低介电常数的层所构成的的复合层，就本实施例而言，原本的间隔结构只有氮化硅层构成，其中，氮化硅的介电常数为7.5，而本发明将其优化为氮化硅以及氧化硅构成的复合式膜层，其中，氧化硅的介电常数为3.9，由于本发明的复合式膜层具有仍具有优良的抗刻蚀强度并同时具有较低的介电常数，故可以改善器件结构中由于寄生电容衍生而导致的接触导电层电阻恶化的问题，从而防止由此导致的器件失效的情况。
具体的，所述第一间隔层112(如介电常数较高的氮化硅)的厚度范围为2～15nm，优选为5～10nm，本实施例中，选择为8nm；所述第二间隔层113(如介电常数较低的氧化硅)的厚度范围为20～70nm，优选为40～60nm，本实施例中，选择为50nm。
作为示例，步骤3)中，所述第一间隔层112具有垂直部1121及水平部1122，所述垂直部1121贴附形成于所述栅极结构105的外侧壁上，所述水平部1122与所述垂直部1121靠近所述衬底100的一端相连接并贴附形成于所述衬底100上，所述水平部1122在远离所述垂直部1121的一端包含所述第一间隔层112的底缘侧表面，所述第二间隔层113形成于所述第一间隔层112的所述水平部1122上。
具体的，在本实施例中，所述第一间隔层112由具有垂直部1121及水平部1122的两部分构成，所述第二间隔层113形成于所述第一间隔层112的所述水平部1122上，可以位于所述水平部1122的一部分上，也可以全部覆盖所述水平部，当然，在其他实施例中，也可以为只具有所述垂直部，即所述第一间隔层112与所述第二间隔层113交替叠置地形成于所述栅极结构105的外壁上，并且各间隔层又同时位于所述衬底100上。
作为示例，步骤3)中，形成所述间隔结构111的步骤包括：
3-1)于所述栅极结构105外壁、所述栅极结构105顶部以及所述栅极结构105周围的所述衬底上形成第一间隔材料层109，如图8所示；
3-2)于所述第一间隔材料层109表面形成第二间隔材料层110，如图9所示；及
3-3)刻蚀步骤3-2)所得到的结构并对其进行平坦化处理，以暴露出顶部的所述第二栅极绝缘层108，且使所述第一间隔材料层109、所述第二间隔材料层110以及所述第二栅极绝缘层108的上表面位于同一水平面上，并使所述第一间隔材料层109形成所述垂直部1121及所述水平部1122，使所述第二间隔材料层110形成预设宽度并完全覆盖所述第一间隔材料层的水平部1122，并且所述第一间隔层112的底缘侧表面对准切齐于所述第二间隔层113的侧表面，以形成所述间隔结构111，如图10所示。
具体的，形成所述第一间隔材料层109可以用化学气相沉积(CVD)或等离子增强化学气相沉积(PECVD)的方式完成(不限于单片式或批次式反应腔)，也可以是原子层沉积(ALD)(不限于单片式或批次式反应腔)，其中，该材料层形成过程中，制程气体可以是甲硅烷(SiH4)、二氯化硅烷(SiH2Cl2)、四氯化硅(SiCl4)、氨气(NH3)等；制程压力可为0.1～100torr，优选为10～60torr，本实施例中选择为30torr；制程温度可为350～800℃，优选为500～700℃，本实施例中选择为600℃。
具体的，形成所述第二间隔材料层110可以采用化学气相沉积(CVD)或等离子增强化学气相沉积(PECVD)的方式完成(不限于单片式或批次式反应腔)，也可以是原子层沉积(ALD)(不限于单片式或批次式反应腔)，其中，该材料层形成过程中，制程气体可以是甲硅烷(SiH4)、四氯化硅(SiCl4)、四乙烃基硅(TEOS)、氨基硅烷(LTO-520)、双(二乙基酰胺)硅烷(N-Zero)、双(叔丁基氨基)硅烷(BTBAS)、六氯乙硅烷(HCDS)、3DMAS、氧气(O2)等；制程压力可为0.1～100torr，优选为10～60torr，本实施例中选择为30torr；制程温度可为20～600℃，优选为80～400℃，本实施例中选择为150℃。
另外，所述平坦化处理包括但不限于化学机械平坦化(CMP)，在本示例中，经过所述平坦化处理的过程，直接得到所需要的所述间隔结构111，当然，在其他实施例中，也可以依实际需求灵活设置各步骤。
作为示例，步骤4)中，形成所述接触导电层115的步骤包括：
4-1)于所述间隔结构111外壁、所述间隔结构115顶部及所述间隔结构105周围的所述衬底100上形成接触导电材料层114；
4-2)对步骤4-1)所得到的结构进行平坦化处理，以暴露出顶部的所述第二栅极绝缘层108，且使所述接触导电材料层114及所述第二栅极绝缘层108的上表面位于同一水平面上，以形成所述接触导电层115。
具体的，所述接触导电层115可以在完全形成所述间隔结构111之后形成，也可以与所述间隔结构111同时形成。在本示例中，直接在形成好的所述间隔结构111表面形成所述接触导电材料层114，可由原子沉积制程(Atomic Layer Deposition)或等离子蒸气沉积(Chemical Vapor Deposition)等而形成，所述接触导电材料层114的材料可以为W(Tungsten)、Ti(Titanium)、Ni(Nickel)、Al(Aluminum)、Cu(Copper)等任意导电材料层，其厚度范围为50～300nm，优选为70～90nm，本实施例中选择为80nm。
具体的，在本示例中，通过所述平坦化处理将所述接触导电材料层114的部分去除，以暴露出所述间隔结构111，从而形成接触导电层115，进一步，可以平坦化使所述接触导电材料层114的上表面低于所述间隔结构111的上表面，其中，所述接触导电层115的高度范围为110～250nm，优选为150～200nm，同时，其覆盖所述间隔结构111外侧壁的覆盖率为40％～100％，本示例选择为与所述间隔结构的上表面位于同一水平面上。
作为示例，步骤3)与步骤4)，具体包括如下步骤：
3-1)于所述栅极结构105外壁、所述栅极结构105顶部以及所述栅极结构105周围的所述衬底上形成第一间隔材料层109；
3-2)于所述第一间隔材料层109表面形成第二间隔材料层110；
3-3)刻蚀步骤3-2)所得到的结构并对其进行平坦化处理，以暴露出顶部的所述第一间隔材料层109，且使所述第一间隔材料层109与所述第二间隔材料层110的上表面位于同一水平面上，并使所述第一间隔材料层109形成所述垂直部及所述水平部，使所述第二间隔材料层110形成预设宽度，如图11所示；
3-4)于步骤3-3)所得到的结构表面形成接触导电材料层114；及
3-5)对步骤3-4)所得到的结构进行平坦化处理，以暴露出所述第二栅极绝缘层108，且使所述第一间隔材料层109、所述第二间隔材料层110、所述接触导电材料层114以及所述第二栅极绝缘层108的上表面位于同一水平面上。
具体的，在本示例中，在形成所述第一间隔材料层109及所述第二间隔材料层110之后，对其进行平坦化处理，该处理的目的是去除一部分所述第二间隔材料层110，并将顶部的所述第一间隔材料层暴露，同时去除两侧的部分所述第一间隔材料层以及部分所述第二间隔材料层，以形成所述第二间隔层的预设宽度并形成所述第一间隔层的垂直部及水平部。
作为示例，步骤3)与步骤4)，具体包括如下步骤：
3-1)于所述栅极结构105外壁、所述栅极结构105顶部以及所述栅极结构105周围的所述衬底上形成第一间隔材料层109；
3-2)于所述第一间隔材料层109表面形成第二间隔材料层110；
3-3)于步骤所述第二间隔材料层110表面形成接触导电材料层114；及
3-4)刻蚀对步骤3-3)所得到的结构并对其进行平坦化处理，以暴露出所述第二栅极绝缘层108，且使所述第一间隔材料层109、所述第二间隔材料层110、所述接触导电材料层114及所述第二栅极绝缘层108的上表面位于同一水平面上，并使所述第一间隔材料层109形成所述垂直部及所述水平部，使所述第二间隔材料层110形成预设宽度，如图12所示。
具体的，在本示例中，所述间隔结构111与所述接触导电层115同时形成，其中，在形成所述第一间隔材料层109及所述第二间隔材料层110之后，不进行任何处理，继续形成所述接触导电材料层114，最后对其进行平坦化处理，该处理的目的是去除一部分所述第二间隔材料层110、部分所述第一间隔材料层109以及部分所述接触导电材料层114，并暴露出所述第二栅极绝缘层108，同时去除两侧的部分所述第一间隔材料层109以及部分所述第二间隔材料层110，以形成所述第二间隔层的预设宽度并形成所述第一间隔层的所述垂直部及所述水平部。
请参阅图14，本发明还提供一种半导体器件结构，所述半导体器件结构为采用上述所述半导体器件结构的制备方法所制备得到的结构，包括：
衬底100；
栅极结构105，位于所述衬底100表面上；
间隔结构111，位于所述衬底100表面上且毗邻所述栅极结构105的侧壁处，所述间隔结构111至少包括第一间隔层112及第二间隔层113，所述第一间隔层112位于所述栅极结构105的外壁上，所述第二间隔层113位于所述第一间隔层112的外表面上，所述第一间隔层112与所述第二间隔层113具有不同的介电常数；及
接触导电层115，位于所述衬底100表面上且毗邻所述间隔结构111的侧壁处，其中，所述接触导电层115的贴附表面包含所述第一间隔层112的底缘侧表面与所述第二间隔层113侧向投射在所述接触导电层115的侧表面，所述第二间隔层115的侧表面占据所述间隔结构111的侧壁面积的78％～98％。
具体的，所述衬底100可以是Si衬底、绝缘层上硅(SOI)等常用的半导体硅基衬底，或者Ge、绝缘体上锗，也可以是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依据实际情况而定，在本实施例中，所述衬底100选择为Si衬底。
作为示例，所述栅极结构105包括于所述衬底100上依次叠置的第一栅极绝缘层106、栅极导电层107以及第二栅极绝缘层108。
具体的，所述第一栅极绝缘层106的厚度为1～10nm，优选为2～6nm，在本实施例中，选择为4nm，其材料包括但不限于氧化硅；所述栅极导电层107的厚度为20～80nm，优选为30～60nm，在本实施例中，选择为50nm，其材料包括但不限于多晶硅、非晶硅、微晶硅等，或者金属材料，如钨，也可以是上述两类材料的组合；所述第二栅极绝缘层108的厚度为90～250nm，优选为100～150nm，在本实施例中，选择为120nm，其材料包括但不限于氮化硅。
作为示例，所述第二间隔层113的介电常数低于所述第一间隔层112的介电常数，所述间隔结构111在所述衬底100上且所述第二间隔层113在所述衬底100上的表面覆盖宽度介于所述栅极结构105在所述衬底100上的表面覆盖宽度的40％～100％。
作为示例，所述第一间隔层112具有垂直部1121及水平部1122，所述垂直部1121位于所述栅极结构105外侧壁上，所述水平部1122与所述垂直部1121靠近所述衬底100的一端相连接且贴附形成于所述衬底100上，所述水平部1122在远离所述垂直部1121的一端包含所述第一间隔层112的底缘侧表面，所述第二间隔层113位于所述水平部1122上并覆盖所述水平部1122。
作为示例，所述第一间隔层112的底缘侧表面对准切齐于所述第二间隔层113的侧表面。
具体的，所述间隔结构111包括至少两层材料构成，在本实施例中，即为所述第一间隔层112及所述第二间隔层113，其中，该两层材料具有不同的介电常数，在本示例中，所述第二间隔层113的介电常数低于所述第一间隔层112的介电常数，当然，二者的位置可以依实际需要互换，在此不做具体限制，以本示例为例，所述第一间隔层112的材料选择为Si3N4，所述第二间隔层113的材料选择为SiO2；在其他示例中，也可以是所述第一间隔层112的材料选择为SiO2，所述第二间隔层113的材料选择为Si3N4。
具体的，所述第一间隔层112(如介电常数较高的氮化硅)的厚度范围为2～15nm，优选为5～10nm，本实施例中，选择为8nm；所述第二间隔层113(如介电常数较低的氧化硅)的厚度范围为20～70nm，优选为40～60nm，本实施例中，选择为50nm。
具体的，所述第二间隔层113的侧表面占据所述间隔结构111的侧壁面积的78％～98％是指，在器件结构的截面的纵向方向上，所述第二间隔层113的侧表面的面积占所述间隔结构111的侧壁面积的78％～98％，优选为80％～90％，在本实施例中为80％；另外，在器件结构的截面的横向方向上，所述间隔结构111所包含的所述第二间隔层113的宽度大于等于所述第一间隔层112的2倍，在本实施例中，选择为3倍。
另外，所述接触导电层115的高度范围为110～250nm，优选为150～200nm，在本实施例中，其厚度范围为50～300nm，优选为70～90nm，本实施例中选择为80nm。
实施例二
本实施例提供一种半导体器件结构的制备方法，本实施例二与实施例一的制备方法的不同之处在于形成的间隔结构的不同，其中，本实施例二的间隔结构为多层的叠层结构，其他步骤与实施例一相同，具体制备参见实施例一，采用本实施例的方法制备得到的半导体器件结构的示意图如图15所示，在本实施例中，具体步骤包括：
1)提供一衬底；
2)于所述衬底上形成栅极结构；
3)于所述衬底上且毗邻所述栅极结构的外侧壁处形成间隔结构，其中，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层形成于所述栅极结构的外壁上，所述第二间隔层形成于所述第一间隔层的外表面上，所述第一间隔层与所述第二间隔层具有不同的介电常数；及
4)于所述衬底上且毗邻所述间隔结构的外侧壁处形成接触导电层，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％。
其中，步骤3)与步骤4)，具体包括如下步骤：
3-1)于所述栅极结构105外壁、所述栅极结构105顶部以及所述栅极结构105周围的所述衬底上形成第一间隔材料层109；
3-2)于所述第一间隔材料层109表面形成第二间隔材料层110；
3-3)刻蚀步骤上述所得到的结构并对其进行平坦化处理，以暴露出顶部的所述第一间隔材料层109，且使所述第一间隔材料层109与所述第二间隔材料层110的上表面位于同一水平面上，并使所述第一间隔材料层109形成所述垂直部及所述水平部，使所述第二间隔材料层110形成预设宽度，其中，步骤3-3)中进行的平坦化是暴露出形成于所述栅极结构105表面的所述第一间隔材料层109，并使各所述第一间隔材料层109、各所述第二间隔材料层110以及所述第二栅极绝缘层108的上表面位于同一水平面上，如图11所示；
3-4)于步骤3-3)所得到的结构表面形成接触导电材料层114；及
3-5)对步骤3-4)所得到的结构进行平坦化处理，以暴露出所述第二栅极绝缘层108，且使所述第一间隔材料层109、所述第二间隔材料层110、所述接触导电材料层114以及所述第二栅极绝缘层108的上表面位于同一水平面上；
其中，本实施例二中，进行步骤3-2)之后且在进行步骤3-3)之前还包括：于步骤3-2)所得到的结构表面继续交替形成间隔材料层，其材料相同于由所述第一间隔材料层109和所述第二间隔材料层110所构成群组中的其中之一且不相同于直接侧向毗邻者。
需要说明的是，所述间隔结构111不局限于图示中的两层叠层结构，还可以三层、四层等等任意层的叠层结构，依实际需求而定，如图15所示，给出了具有四层叠层结构的间隔结构的半导体器件结构示意图。例如，所述间隔结构111为由N层所述第一间隔层及所述第二间隔层交替叠置构成的叠层结构，此时，前N-1层所述第一间隔层及所述第二间隔层均具有垂直部及水平部，且依次叠置于所述衬底100上，优选地，满足各个叠层的平行于所述栅极结构105的侧壁的一端位于同一竖直平面上，其中，N为大于等于3的整数，进一步，所述间隔结构的底层为所述第一间隔层，其垂直部位于所述栅极结构的外壁上，其水平部与其垂直部靠近所述衬底的一端相连接且位于所述衬底上；所述间隔结构的第N层为所述第一间隔层或所述第二间隔层，且位于所述间隔结构的第N-1层的水平部上。以所述第一间隔层氮化硅和第二间隔层为二氧化硅为例，N为3时，所述间隔层111的构成为：Si3N4-SiO2-Si3N4。
如图15所示，本实施例还提供一种半导体器件结构，其中，所述器件结构为由本实施例二的制备方法所得到的结构，其中，本实施例二与实施例一的结构的不同之处在于间隔结构，本实施例中，所述半导体器件结构包括：
衬底100；
栅极结构105，位于所述衬底100表面上；
间隔结构111，位于所述衬底100表面上且毗邻所述栅极结构105的侧壁处，所述间隔结构111至少包括第一间隔层112及第二间隔层113，所述第一间隔层112位于所述栅极结构105的外壁上，所述第二间隔层113位于所述第一间隔层112的外表面上，所述第一间隔层112与所述第二间隔层113具有不同的介电常数；及
接触导电层115，位于所述衬底100表面上且毗邻所述间隔结构111的侧壁处，其中，所述接触导电层115的贴附表面包含所述第一间隔层112的底缘侧表面与所述第二间隔层113侧向投射在所述接触导电层115的侧表面，所述第二间隔层115的侧表面占据所述间隔结构111的侧壁面积的78％～98％。
其中，所述间隔结构111为由N层所述第一间隔层及所述第二间隔层交替叠置构成的叠层结构，且前N-1层所述第一间隔层及所述第二间隔层均具有垂直部及水平部，其中，N为大于等于3的整数，且：所述间隔结构的底层为所述第一间隔层，其垂直部位于所述栅极结构的外壁上，其水平部与其垂直部靠近所述衬底的一端相连接且位于所述衬底上；所述间隔结构的第N层为所述第一间隔层或所述第二间隔层，且位于所述间隔结构的第N-1层的水平部上。
具体的，所述间隔结构111不局限于图示中的两层叠层结构，还可以三层、四层等等任意层的叠层结构，这依实际需求而定，如图15所示，给出了具有四层叠层结构的间隔结构的半导体器件结构示意图。例如，所述间隔结构111为由N层所述第一间隔层及所述第二间隔层交替叠置构成的叠层结构，此时，前N-1层所述第一间隔层及所述第二间隔层均具有垂直部及水平部，且依次叠置于所述衬底100上，优选地，满足各个叠层的平行于所述栅极结构105的侧壁的一端位于同一竖直平面上，其中，N为大于等于3的整数，进一步，所述间隔结构的底层为所述第一间隔层，其垂直部位于所述栅极结构的外壁上，其水平部与其垂直部靠近所述衬底的一端相连接且位于所述衬底上；所述间隔结构的第N层为所述第一间隔层或所述第二间隔层，且位于所述间隔结构的第N-1层的水平部上。以所述第一间隔层氮化硅和第二间隔层为二氧化硅为例，N为3时，所述间隔层111的构成为：Si3N4-SiO2-Si3N4。
综上所述，本发明提供一种半导体器件结构及其制备方法，所述制备方法包括：提供一衬底；于所述衬底上形成栅极结构；于所述衬底上且毗邻所述栅极结构的外侧壁处形成间隔结构，其中，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层形成于所述栅极结构的外侧壁上，所述第二间隔层形成于所述第一间隔层的外表面上，所述第一间隔层与所述第二间隔层具有不同的介电常数；于所述衬底上且毗邻所述间隔结构的外侧壁处形成接触导电层，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％。通过上述方案，本发明的半导体器件结构可以通过间隔结构的优化，降低器件结构中所衍生的寄生电容，从而改善接触导电层电阻恶化的问题，改善整个器件的性能；本发明的半导体器件结构的制备工艺简单，兼容性强，适于大规模工业生产。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种半导体器件结构的制备方法，其特征在于，包括如下步骤：
1)提供一衬底；
2)于所述衬底上形成栅极结构；
3)于所述衬底上且毗邻所述栅极结构的外侧壁处形成间隔结构，其中，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层形成于所述栅极结构的外侧壁上，所述第二间隔层形成于所述第一间隔层的外表面上，所述第一间隔层与所述第二间隔层具有不同的介电常数，且所述第二间隔层的介电常数低于所述第一间隔层的介电常数，在器件结构的截面的横向方向上，所述间隔结构所包含的所述第二间隔层的宽度大于等于所述第一间隔层的2倍，所述第一间隔层具有垂直部及水平部，所述垂直部贴附形成于所述栅极结构的外侧壁上，所述水平部连接所述垂直部靠近所述衬底的一端并贴附形成于所述衬底上，且所述第二间隔层的上表面与所述第一间隔层的所述水平部平行向对应，所述水平部在远离所述垂直部的一端包含所述第一间隔层的底缘侧表面，所述第二间隔层形成于所述第一间隔层的所述水平部上，所述间隔结构在所述衬底上且所述第二间隔层在所述衬底上的表面覆盖宽度介于所述栅极结构在所述衬底上的表面覆盖宽度的40％～100％；及
4)于所述衬底上且毗邻所述间隔结构的外侧壁处形成接触导电层，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％，且所述第一间隔层、所述第二间隔层、所述接触导电层以及所述栅极结构的上表面位于同一水平面上，以改善器件结构中由于寄生电容衍生而导致的接触导电层电阻恶化的问题，其中，步骤3)与步骤4)具体包括如下步骤：
3-1)于所述栅极结构外壁、所述栅极结构顶部以及所述栅极结构周围的所述衬底上形成第一间隔材料层；
3-2)于所述第一间隔材料层表面形成第二间隔材料层；
3-3)刻蚀步骤3-2)所得到的结构并对其进行平坦化处理，以暴露出顶部的所述第一间隔材料层，且使所述第一间隔材料层与所述第二间隔材料层的上表面位于同一水平面上，并使所述第一间隔材料层形成所述垂直部及所述水平部，使所述第二间隔材料层形成为具有所述宽度的所述第二间隔层；
4-1)于步骤3-3)所得到的结构表面形成接触导电材料层，所述接触导电材料层覆盖所述第一间隔材料层与所述第二间隔材料层的上表面；及
4-2)对步骤4-1)所得到的结构进行平坦化处理，以暴露出所述栅极结构，且使所述第一间隔材料层、所述第二间隔材料层、所述接触导电材料层以及所述栅极结构的上表面位于同一水平面上，且所述接触导电材料层分离形成为两个以上的所述接触导电层。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤2)中，形成所述栅极结构包括如下步骤：
2-1)于所述衬底上形成第一栅极绝缘材料层；
2-2)于所述第一栅极绝缘材料层表面形成栅极导电材料层；
2-3)于所述栅极导电材料层表面形成第二栅极绝缘材料层；及
2-4)采用光刻-刻蚀技术刻蚀步骤2-3)所得到的结构，以在所述衬底上形成由依次叠置的第一栅极绝缘层、栅极导电层以及第二栅极绝缘层构成的所述栅极结构。
3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，步骤3-3)中，刻蚀步骤3-2)所得到的结构并对其进行平坦化处理之前，还包括步骤：
于步骤3-2)所得到的结构表面继续交替形成至少一层间隔材料层，其材料相同于由所述第一间隔材料层和所述第二间隔材料层所构成群组中的其中之一且不相同于直接侧向毗邻者，其中，步骤3-3)中进行的平坦化是暴露出形成于所述栅极结构表面的所述第一间隔材料层，并使各所述第一间隔材料层、各所述第二间隔材料层以及所述栅极结构的上表面位于同一水平面上。
4.一种半导体器件结构，其特征在于，包括：
衬底；
栅极结构，位于所述衬底表面上；
间隔结构，位于所述衬底表面上且毗邻所述栅极结构的侧壁处，所述间隔结构至少包括第一间隔层及第二间隔层，所述第一间隔层位于所述栅极结构的外侧壁上，所述第二间隔层位于所述第一间隔层的外表面上，所述第一间隔层与所述第二间隔层具有不同的介电常数，且所述第二间隔层的介电常数低于所述第一间隔层的介电常数，在器件结构的截面的横向方向上，所述间隔结构所包含的所述第二间隔层的宽度大于等于所述第一间隔层的2倍，所述第一间隔层具有垂直部及水平部，所述垂直部位于所述栅极结构外侧壁上，所述水平部与所述垂直部靠近所述衬底的一端相连接且贴附形成于所述衬底上，且所述第二间隔层的上表面与所述第一间隔层的所述水平部平行向对应，所述水平部在远离所述垂直部的一端包含所述第一间隔层的底缘侧表面，所述第二间隔层位于所述水平部上并覆盖所述水平部，所述间隔结构在所述衬底上且所述第二间隔层在所述衬底上的表面覆盖宽度介于所述栅极结构在所述衬底上的表面覆盖宽度的40％～100％；及
接触导电层，位于所述衬底表面上且毗邻所述间隔结构的侧壁处，其中，所述接触导电层的贴附表面包含所述第一间隔层的底缘侧表面与所述第二间隔层侧向投射在所述接触导电层的侧表面，所述第二间隔层的侧表面占据所述间隔结构的侧壁面积的78％～98％，且所述第一间隔层、所述第二间隔层、所述接触导电层以及所述栅极结构的上表面位于同一水平面上，以改善器件结构中由于寄生电容衍生而导致的接触导电层电阻恶化的问题。
5.根据权利要求4所述的半导体器件结构，其特征在于，所述栅极结构包括于所述衬底上依次叠置的第一栅极绝缘层、栅极导电层以及第二栅极绝缘层。
6.根据权利要求4所述的半导体器件结构，其特征在于，所述第一间隔层的底缘侧表面对准切齐于所述第二间隔层的侧表面。
7.根据权利要求4所述的半导体器件结构，其特征在于，所述间隔结构为由N层所述第一间隔层及所述第二间隔层交替叠置构成的叠层结构，且前N-1层所述第一间隔层及所第二间隔层均具有垂直部及水平部，其中，N为大于等于3的整数，且：
所述间隔结构的底层为所述第一间隔层，其垂直部位于所述栅极结构的外侧壁上，其水平部与其垂直部靠近所述衬底的一端相连接且位于所述衬底上；所述间隔结构的第N层为所述第一间隔层和所述第二间隔层的其中之一，且位于所述间隔结构的第N-1层的水平部上。
CN201710520597.6A 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法 Active CN107195550B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201710520597.6A CN107195550B (zh) 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法
CN201810171911.9A CN108470686B (zh) 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法
PCT/CN2018/093905 WO2019001584A1 (en) 2017-06-30 2018-06-30 SEMICONDUCTOR DEVICE STRUCTURES AND METHODS OF MAKING THE SAME
US16/730,821 US11063136B2 (en) 2017-06-30 2019-12-30 Semiconductor device structures with composite spacers and fabrication methods thereof
US17/345,185 US11222960B2 (en) 2017-06-30 2021-06-11 Semiconductor device structures with composite spacers and fabrication methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710520597.6A CN107195550B (zh) 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201810171911.9A Division CN108470686B (zh) 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法

Publications (2)

Publication Number Publication Date
CN107195550A CN107195550A (zh) 2017-09-22
CN107195550B true CN107195550B (zh) 2019-05-28

Family

ID=59881739

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710520597.6A Active CN107195550B (zh) 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法
CN201810171911.9A Active CN108470686B (zh) 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201810171911.9A Active CN108470686B (zh) 2017-06-30 2017-06-30 一种半导体器件结构及其制备方法

Country Status (3)

Country Link
US (2) US11063136B2 (zh)
CN (2) CN107195550B (zh)
WO (1) WO2019001584A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107195550B (zh) * 2017-06-30 2019-05-28 长鑫存储技术有限公司 一种半导体器件结构及其制备方法
CN108074866B (zh) * 2017-11-29 2023-12-01 长鑫存储技术有限公司 一种半导体晶体管的制备方法和结构
CN110649032B (zh) * 2019-10-23 2023-11-21 长江存储科技有限责任公司 3d存储器件及其制造方法
US12094720B2 (en) 2020-08-05 2024-09-17 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN114068418A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及其制作方法
CN114639728B (zh) * 2022-05-05 2022-07-22 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114650A (zh) * 2006-07-26 2008-01-30 国际商业机器公司 自对准器件接触的方法和结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225176B1 (en) * 1999-02-22 2001-05-01 Advanced Micro Devices, Inc. Step drain and source junction formation
KR100385955B1 (ko) * 2001-02-13 2003-06-02 삼성전자주식회사 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법
KR100500439B1 (ko) * 2002-08-14 2005-07-12 삼성전자주식회사 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법
JP2004303789A (ja) * 2003-03-28 2004-10-28 Toshiba Corp 半導体装置及びその製造方法
US20040188765A1 (en) 2003-03-28 2004-09-30 International Business Machines Corporation Cmos device integration for low external resistance
TW200501317A (en) * 2003-06-17 2005-01-01 Promos Technologies Inc Method of forming a contact hole and method of forming a semiconductor device
JP2005136351A (ja) * 2003-10-31 2005-05-26 Fujitsu Ltd 半導体装置及びその製造方法
JP4375619B2 (ja) * 2004-05-26 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US20060157750A1 (en) * 2005-01-20 2006-07-20 Samsung Electronics Co., Ltd. Semiconductor device having etch-resistant L-shaped spacer and fabrication method thereof
US8304834B2 (en) * 2005-01-27 2012-11-06 Globalfoundries Singapore Pte. Ltd. Semiconductor local interconnect and contact
DE102006019935B4 (de) 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
DE102010002411B4 (de) * 2010-02-26 2012-10-31 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
JP5968708B2 (ja) * 2012-01-23 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
KR101917815B1 (ko) 2012-05-31 2018-11-13 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US10158003B2 (en) * 2015-08-12 2018-12-18 International Business Machines Corporation Epitaxial and silicide layer formation at top and bottom surfaces of semiconductor fins
JP6620046B2 (ja) * 2016-03-15 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US9947769B1 (en) * 2016-11-29 2018-04-17 Globalfoundries Inc. Multiple-layer spacers for field-effect transistors
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10079290B2 (en) * 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
CN107195550B (zh) * 2017-06-30 2019-05-28 长鑫存储技术有限公司 一种半导体器件结构及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114650A (zh) * 2006-07-26 2008-01-30 国际商业机器公司 自对准器件接触的方法和结构

Also Published As

Publication number Publication date
CN108470686B (zh) 2019-10-18
US11063136B2 (en) 2021-07-13
US11222960B2 (en) 2022-01-11
US20200135888A1 (en) 2020-04-30
WO2019001584A1 (en) 2019-01-03
US20210305402A1 (en) 2021-09-30
CN107195550A (zh) 2017-09-22
CN108470686A (zh) 2018-08-31

Similar Documents

Publication Publication Date Title
CN107195550B (zh) 一种半导体器件结构及其制备方法
US8519481B2 (en) Voids in STI regions for forming bulk FinFETs
TWI546919B (zh) 半導體元件及其製造方法
US20200043721A1 (en) Interconnect system with improved low-k dielectrics
TWI518755B (zh) 積體電路結構及其製作方法
TW201705475A (zh) 半導體元件
CN105336609B (zh) 一种FinFET器件及其制造方法、电子装置
CN105845725A (zh) 一种半导体器件及其制造方法和电子装置
US11302608B2 (en) Semiconductor device with protection layers and method for fabricating the same
CN102522388B (zh) 电感及形成方法
US11462453B2 (en) Semiconductor device with protection layers and method for fabricating the same
CN109860170A (zh) 集成半导体装置
CN105448814A (zh) 半导体结构的形成方法
CN103227101B (zh) 半导体器件及其制造方法
CN103811538B (zh) 具有器件收益和生产率改进的金属栅极结构
CN105097517B (zh) 一种FinFET器件及其制造方法、电子装置
CN105097516B (zh) 一种FinFET器件及其制造方法、电子装置
CN113471214B (zh) 一种多层绝缘体上硅锗衬底结构及其制备方法和用途
CN103928391A (zh) 半导体结构的形成方法
CN105845573A (zh) 一种FinFET器件及其制造方法、电子装置
CN105097515B (zh) 一种FinFET器件及其制造方法、电子装置
CN105244276A (zh) 一种FinFET及其制造方法、电子装置
CN105789131A (zh) 一种半导体器件及其制备方法、电子装置
CN107507865B (zh) 晶体管及其制备方法、半导体存储器件及其制备方法
TW201906171A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20190422

Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Applicant after: Changxin Storage Technology Co., Ltd.

Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Applicant before: Ever power integrated circuit Co Ltd

GR01 Patent grant
GR01 Patent grant