CN101114650A - 自对准器件接触的方法和结构 - Google Patents

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Abstract

公开了具有部分自对准的接触的半导体结构的实施例，其中所述接触的下部被增大以减小电阻而不影响器件产量。此外，所述结构可选地包括厚的中间制程(MOL)氮化物应力层以增大载流子迁移率。形成所述结构的方法的实施例包括在所述接触的希望的位置中形成牺牲部分。构图该部分，以便其自对准所述栅电极，并仅占据希望用于未来的接触的空间。一旦牺牲部分在其适当的位置，可以淀积介电层(例如可选的应力层，其后为层间电介质)。将常规接触光刻用于穿过介电层使接触孔蚀刻至所述牺牲部分。然后选择性地去除所述牺牲部分以形成空腔，并在所述空腔和接触孔中形成所述接触。

Description

自对准器件接触的方法和结构
技术领域
本发明通常涉及半导体结构设计和制造，具体而言，涉及具有自对准器件接触的半导体结构及其形成方法。
背景技术
随着半导体结构内的器件密度的增高，难以满足接触(例如源极/漏极接触)与栅极光刻层之间的覆盖容差(overlay tolerance)。结果，源极/漏极接触尺寸被减小(即接触直径按比例缩小)，以确保接触不使源极/漏极扩散区域与栅电极短路。具体而言，减小接触尺寸避免了穿过栅极侧壁隔离物形成接触，因此避免了接触未硅化物化的(unsilicided)有源硅(例如源极/漏极扩展区)并避免了严重地劣化外部电阻。然而，按比例缩小接触的尺寸显著增大了接触电阻。所以现有技术需要这样的半导体结构，其具有提供最优的电阻的器件接触而不影响器件产量。
发明内容
鉴于前述情况，公开了这样的半导体结构的实施例，其具有提供最优的电阻而不影响器件产量的部分地自对准的器件接触。该结构的附加实施例包括厚的中间制程(MOL)应力层以在器件内提供最优的载流子迁移率。并且，公开了形成该结构的方法的实施例。
本发明的半导体结构的每个实施例包括在半导体衬底上的两个平行的栅电极(即栅电极线路)，与所述栅电极邻接的侧壁隔离物，在所述栅电极之间的所述半导体衬底上的硅化物区域，以及在所述栅电极之上的至少一个介电层。
接触穿过所述介电层连接到所述硅化物区域。所述接触包括自对准的下部和上部。具体而言，所述下部在与所述栅电极邻接的所述侧壁隔离物的轮廓之间延伸并沿着所述轮廓，以便最大化所述接触与所述硅化物区域之间的接触面积。所述接触的所述上部穿过所述介电层延伸至所述下部。所述上部比所述下部窄，具体而言，比所述下部的顶面窄。
将所述侧壁隔离物设置为与每个所述栅电极邻接，以便使所述接触与所述栅电极隔离。这些侧壁隔离物可以是朝向所述电极的顶部为锥形的。这样的锥形的侧壁隔离物允许所述接触的所述自对准的下部的顶面形成为比底面宽。
如上所述，在本发明的每个实施例中，所述接触的所述上部穿过至少一个介电层延伸至所述下部。例如，在本发明的一个实施例中，所述结构可以包括在所述栅电极和所述接触的所述下部上方的单一介电层。在本发明的另一个实施例中，所述结构可以包括在所述栅电极和所述接触的所述下部上方的介电应力层和在所述应力层上方的另一介电层。因此，在该实施例中，所述接触的所述上部穿过所述介电层和所述介电应力层延伸至所述下部。该应力层可以包括压缩氮化物层、拉伸氮化物层、或者双应变氮化物层，并且被用于优化器件(例如晶体管)内的载流子迁移率。
形成上述半导体结构的方法的实施例包括首先在半导体衬底上形成被间隙分隔的至少两个栅电极(即栅电极线路)。与所述栅电极邻接地形成侧壁隔离物(例如氧化物和/或氮化物侧壁隔离物)。具体而言，可以如此形成锥形的侧壁隔离物，以便使随后使用自对准的方法(参见下面的讨论)在这些侧壁隔离物之间形成的所述接触的所述下部形成为顶面比底面宽。然后，在所述半导体衬底上的在所述栅电极之间的所述间隙中形成硅化物区域。具体而言，在与每个所述栅电极邻接的所述侧壁隔离物之间延伸的所述半导体衬底的暴露的部分上(例如使用常规的硅化物形成方法)形成所述硅化物区域。
一旦形成所述硅化物区域，在所述栅电极之间的所述间隙中在用于接触的希望位置中与所述侧壁隔离物邻接地形成牺牲部分。可以利用对于用于形成所述隔离物和随后形成的介电层的材料具有非常高的蚀刻选择性的牺牲材料来填充所述电极之间的所述间隙，形成该牺牲部分。例如，牺牲材料可以为对于氮化物和/或氧化物具有非常高的蚀刻选择性的低k常数(即k＜3)介电材料(例如SiLKTM)。可以采用淀积、旋涂等方法形成所述牺牲材料。所述牺牲材料可以为自平面化的或者可以为平面化的和/或凹入的，以便所述牺牲材料的顶面与所述栅电极的顶部等高或者比其低。一旦填充了所述间隙，构图(例如光刻构图)所述牺牲材料，以便在所述半导体结构的将设置接触的位置中形成所述牺牲部分。具体地如此构图该牺牲材料，以便所述牺牲部分在所述侧壁隔离物之间延伸并垂直于所述栅电极，并使所述半导体衬底的在所述牺牲部分的两侧的部分暴露。
在构图所述牺牲材料从而形成所述牺牲部分之后，在所述栅电极、所述牺牲部分和所述半导体衬底的所述暴露的部分之上形成至少一个介电层。具体而言，在本发明的一个实施例中，在所述栅电极、所述牺牲部分和所述半导体衬底的所述暴露的部分之上形成单一介电层。在本发明的另一实施例中，在所述栅电极、所述牺牲部分和所述半导体衬底的所述暴露的部分之上形成可选的介电应力层，然后在所述可选的介电应力层之上形成另一介电层。可以使用形成压缩氮化物层、拉伸氮化物层、或双应变氮化物层的公知的技术来实现可选的介电应力层的形成，以便为在所述半导体衬底中的特定器件优化载流子迁移率。
在形成所述介电层之后，(例如使用常规接触光刻)构图接触孔，并(例如通过反应离子蚀刻(RIE)工艺)穿过所述介电层将接触孔蚀刻至所述牺牲部分的顶面。可以如此具体地构图所述接触孔，以便其比所述牺牲部分窄。由此，所述牺牲部分产生了用于所述接触孔蚀刻工艺的比所述接触孔宽的接合衬垫(landing pad)，从而为过蚀刻提供较大的容差。如果预先形成了多个介电层(例如介电应力层和另一介电层)，则该蚀刻工艺需要被设计为选择性蚀刻每个所述介电层的多个阶段。
一旦暴露所述牺牲部分的顶面，选择性地去除所述牺牲部分，以形成空腔并暴露所述硅化物区域而不去除或者损伤周围的电介质(例如用于形成所述侧壁隔离物和所述介电层的介电材料)。例如，如果使用SiLKTM形成所述牺牲部分，则可以使用选择性等离子体蚀刻工艺灰化(ash out)所述牺牲部分。
一旦暴露所述硅化物区域，通过贴着所述空腔的外表面和所述接触孔的侧壁形成可选的导电接触衬里(例如氮化钛衬里)，形成所述接触。然后，贯穿所述接触孔淀积导电填充材料(例如金属，例如钨或铜)，直到填满所述空腔和所述接触孔。由此，在与每个所述栅电极邻接的侧壁隔离物之间的所述硅化物区域上形成所述接触的自对准的下部，并在所述下部上方在所述接触孔内形成上部。
当结合下面的说明和附图考虑时，本发明的这些和其它的方面和目的将被更好地领会和理解。然而，应该理解，下列说明虽然示出了本发明的实施例及其许多的具体细节，但其是以示例而非限制的方式给出的。在本发明的范围内可以做出许多的改变和修改而不背离其精神，并且本发明包括所有这样的修改。
附图说明
通过参考附图的以下的详细的说明，本发明将被更好地理解，其中：
图1为示意图，示例了半导体结构，特别地，示例了使用常规接触光刻可实现的潜在的接触轮廓；
图2为示意图，示例了本发明的半导体结构的实施例的截面图；
图3为流程图，示例了本发明的方法的实施例；
图4为示意图，示例了本发明的部分完成的结构的截面图；
图5为示意图，示例了本发明的部分完成的结构的截面图；
图6为示意图，示例了本发明的部分完成的结构的顶视图；
图7为示意图，示例了本发明的部分完成的结构的截面图A(参见图6)；
图8为示意图，示例了本发明的部分完成的结构的截面图B(参见图6)；
图9为示意图，示例了本发明的部分完成的结构的截面图；
图10为示意图，示例了本发明的部分完成的结构的截面图；
图11为示意图，示例了本发明的部分完成的结构的截面图；以及
图12为示意图，示例了本发明的部分完成的结构的截面图。
具体实施方式
参考在附图中示例的且在下列的说明中详述的非限制性实施例，更加全面地解释本发明及其各种特征与有利的细节。应注意，附图中示例的特征没必要按比例绘制。略去对公知的部件和加工技术的说明，以便不会不必要地使本发明难以理解。这里所使用的实例仅旨在便于理解实施本发明的方式，并进一步使本领域的技术人员能够实施本发明。因此，不应将实例解释为限制本发明的范围。
参考图1，如上所述，随着半导体结构(例如结构100)内的器件密度的增高，难以达到接触(例如源极/漏极接触180)与栅极111-112光刻层之间的覆盖容差。具体而言，当使用常规接触光刻时，直接在硅化物区域140之上设置接触孔180a时存在误差容限。当(例如通过使用反应离子蚀刻(RIE)工艺)蚀刻接触孔时，与该误差容限接合的RIE工艺的选择性的不足可以使接触孔穿通在硅化物区域140的任一侧的介电隔离物121或122(例如参见潜在的接触轮廓180b和180c)。因此，当形成接触时，该接触会接触衬底105中的未硅化物化的有源硅，从而降低器件的性能。为了补偿该误差容限和RIE工艺的选择性的不足，通常减小源极/漏极接触尺寸(即接触尺寸按比例缩小)，以便确保接触不使源极/漏极扩散区域与栅电极111、112短路。然而，按比例减小接触尺寸显著减小了接触与硅化物区域之间的接触面积，因此增大了接触电阻。所以，现有技术需要这样的半导体结构，其具有提供最优的电阻的器件接触而不影响器件产量。
鉴于前述情况，公开了具有部分自对准的器件接触的半导体结构的实施例，在该部分自对准的器件接触中接触的底径被显著地增大，以最大化接触与硅化物区域之间的接触面积并最小化接触电阻。因为接触与栅电极自对准，所以尺寸扩展不会本质地影响器件产量。此外，本发明的实施例还允许整合厚的中间制程(MOL)氮化物应力膜，以增大半导体结构内的器件中的载流子迁移率。形成本发明的结构的方法的实施例包括在接触的希望的位置中形成牺牲部分(即可去除的插塞)。构图该插塞，以便其自对准栅电极，并仅占据希望用于未来的接触的空间。一旦插塞在其适当的位置，可以淀积介电层(例如可选的氮化物应力层，其后为层间电介质)。将常规接触光刻用于穿过介电层将接触孔蚀刻至牺牲部分。然后选择性地去除牺牲部分并在其中形成接触。
具体而言，参考图2，本发明的半导体结构200的每个实施例包括在半导体衬底205上(例如体晶片、SOI晶片等)的至少两个平行的栅电极211、212(即平行栅电极线路)，与各栅电极211、212邻接的侧壁隔离物221、222，在栅电极211、212之间的半导体衬底205上的硅化物区域240，以及在栅电极211、212之上的至少一个介电层251、252。
可以将平行栅电极211、212和半导体衬底205设计并配置为形成用于密集多晶体管器件例如静态随机存取存储器(SRAM)单元、互补金属氧化物半导体(CMOS)器件、或具有最小接触间距(contacted pitch)的类似器件的多个晶体管。
接触280穿过介电层252、251连接到硅化物区域240。该接触280包括下部281和上部282。下部281在介电层251、252之下并具有与硅化物区域240邻接的底面284和与上部282邻接的顶面283。
接触的下部281在栅电极211、212之间自对准。具体而言，下部281分别地在分别与栅电极211、212邻接的侧壁隔离物212和222的轮廓226、227之间延伸并沿着该轮廓226、227，以便使接触280与硅化物区域240之间的接触面积最大化。可以如此形成下部281，特别地，下部281的底面284，以使其比栅电极211、212宽。
接触280的上部282穿过介电层251、252延伸至下部281，并且比下部281窄。具体而言，上部282的底面比邻接的下部281的顶面283窄。优选地，上部282在下部和硅化物区域240的正上方居中，如接触孔轮廓280a所示例的。然而，由于用于形成下部和上部281、282的使上部282比下部281窄的(下述的)分开的工艺，上部282可以稍微偏向任一侧(例如参见接触孔轮廓280b和280c)而不会显著地影响器件性能。
将结构200的侧壁隔离物221、222设置为分别与每个栅电极211、212邻接，以便使接触280与栅电极211、212隔离。这些侧壁隔离物可以为多层的并可以包括各种介电材料，例如氧化物、氮化物、低k电介质等。此外，侧壁隔离物221、222可以是锥形的，以便它们朝向栅电极211、212的底部变宽而朝向顶部变窄。这样的锥形侧壁隔离物允许接触的自对准的下部281的顶面283形成为比底面284宽。
如上所述，在本发明的每个实施例中，接触280的上部282穿过至少一个介电层延伸至下部281。例如，在本发明的一个实施例中，结构200可以包括在栅电极211、212和接触280的下部281的上方的单一介电层(例如252)。在本发明的另一实施例中，结构200可以包括在栅电极211、212和接触280的下部281的上方的介电应力层251以及在应力层251上方的另一介电层252。
应力层251可以包括压缩氮化物层、拉伸氮化物层、或双应变氮化物层，并用于优化半导体结构器件内(例如在包括栅电极211、212的晶体管内)的载流子迁移率。具体而言，可以将沟道区域的机械应力控制用于增大p型MOSFET(p-FET)中的空穴迁移率和n型MOSFET(n-FET)中的电子迁移率。例如，在p-FET结构之上的压缩膜可以增大空穴迁移率，从而优化p-FET的性能。可选地，在n-FET结构之上的拉伸膜可以增大电子迁移率，从而优化n-FET的性能。双应变氮化物层为这样的氮化物层，该氮化物层具有拉伸应变区域和压缩应变区域，以便在同一晶片上同时增大分别在n-FET与p-FET两者的沟道区域中的载流子迁移率。
参考图3，形成上述半导体结构的方法的实施例包括完成前段制程(FEOL)处理(302)。具体而言，在FEOL处理期间，在半导体衬底205上形成被空隙213分隔的至少两个平行栅电极211、212(即栅电极线路)(304，参见图4)。分别与栅电极211、212邻接地形成侧壁隔离物221、222(例如氧化和/或氮化物侧壁隔离物)(306，参见图4)。具体而言，可以如此形成锥形的侧壁隔离物，以便使随后使用自对准的方法(参见下面的讨论)在这些侧壁隔离物221、222之间形成的接触280的下部281形成为顶面283比底面284宽(308，参见图2)。另外的FEOL处理可以包括但不限于掺杂源极/漏极扩展区、掺杂源极/漏极扩散区域、形成晕圈(halo)等。
然后在栅电极211、212之间的间隙213中的半导体衬底205上形成硅化物区域240(310，参见图4)。具体而言，在邻接各栅电极211、212的侧壁隔离物221与222之间延伸的半导体衬底205的暴露的部分上(例如使用常规硅化物形成工艺)形成硅化物区域240。
一旦形成硅化物区域240(在步骤310)，在栅电极211、212之间的间隙213中与侧壁隔离物221、222邻接地形成牺牲部分290(即可去除的插塞、自对准的可去除的心轴(mandrel)等)(312，参见图5)。具体而言，在将要形成接触280的硅化物区域240上的预选位置(即在希望的接触位置)处形成牺牲部分290。可以通过用牺牲材料填充电极211、212之间的间隙213，形成该牺牲部分290(314)。牺牲材料必须包括对于用于形成隔离物221、222和随后形成的介电层251、252的材料具有非常高的蚀刻选择性的材料(316)。例如，牺牲材料可以为对于氮化物和/或氧化物具有非常高的蚀刻选择性的低k常数(即k＜3)介电材料(例如SiLKTM)(318)。可以采用淀积、旋涂等方法形成牺牲材料。牺牲材料可以为自平面化的或者可以为平面化的和/或凹入的，以便牺牲材料的顶面292与栅电极211、212的顶部214等高或者比其低(参见图5)。
一旦填充了间隙213(在步骤316)，将牺牲材料构图(例如光刻构图)为具有线/间隔(line/space)特征(320)。该线/间隔特征在半导体结构的将要设置接触的位置中形成牺牲部分290(322)。具体地如此构图该牺牲材料，以便牺牲部分290在侧壁隔离物221、222之间的间隙213内延伸，垂直于栅电极211、212，并在用于接触280的希望的位置中。此外，构图牺牲材料，以便暴露半导体衬底205的在牺牲部分290的两侧的部分291(324，参见图6的顶视图)。从而，将牺牲部分290以及由此产生的接触280的位置设计为栅格图形。
在构图牺牲材料从而形成牺牲部分290(在步骤312)之后，在栅电极、牺牲部分和半导体衬底的暴露部分之上形成至少一个介电层(326-334)。例如，在本发明的一个实施例中，在栅电极211、212、牺牲部分290和半导体衬底205的暴露部分291之上形成单一介电层252(例如层间电介质)(334)。
在本发明的另一实施例中，首先在栅电极211、212、牺牲部分290和半导体衬底205的暴露部分291之上形成可选的介电应力层251(即中间制程(MOL)应力衬里)。图7和图8分别示例了在淀积可选的介电应力层251(在步骤324)之后图6的结构的截面A和B。具体而言，图7示例了在电极211、212和牺牲部分290之上的应力层251。图8示例了在电极211、212上的以及在牺牲部分290(未示出)的两侧的衬底205的暴露部分上的间隙213内的应力层251。因此，牺牲部分290防止了在半导体衬底205的将要形成接触的区域中淀积氮化物层251。
可选的应力层251可以用于对半导体结构中的器件(例如包括栅电极211、212和半导体衬底205的晶体管)的沟道区域施加机械应力，以便增大p型MOSFET(p-FET)中的空穴迁移率或者n型MOSFET(n-FET)中的电子迁移率。具体而言，可以将公知技术用于形成压缩氮化物层(330)、拉伸氮化物层(328)或者双应变氮化物层(332)。在p-FET结构之上形成压缩膜增大了空穴迁移率，从而优化p-FET的性能。在n-FET结构之上形成拉伸膜增大了电子迁移率，从而优化n-FET的性能。形成具有拉伸应变区域和压缩应变区域的双应变氮化物层可以增大形成在同一半导体衬底上的n-FET和p-FET两者中的迁移率。
一旦淀积了应力层251，可以在可选的介电应力层251之上(例如淀积并平面化)形成另一介电层252(例如层间电介质)(334，参见图9)。
在形成介电层(在步骤326-334)之后，(例如使用常规接触光刻)构图接触孔285(336-338)，并(例如通过常规反应离子蚀刻(RIE)工艺)穿过介电层251、252将接触孔285蚀刻至牺牲部分290的顶面292(340，参见图10-11)。可以具体地如此构图接触孔285，以便其比牺牲部分290窄，特别地，其比牺牲部分290的顶面292窄。因此，牺牲部分290产生了用于接触孔285蚀刻工艺的比接触孔宽的接合衬垫，从而为过蚀刻提供较大的容差。如果预先形成了多个介电层(例如介电应力层251和另一介电层252)(在步骤326-334)，该蚀刻工艺需要被设计为选择性蚀刻穿过每个介电层251、252的多个阶段。
一旦暴露了牺牲部分290的顶面292，选择性地去除牺牲部分290，从而形成空腔293并暴露硅化物区域240而不去除或者损伤周围的电介质(例如用于形成侧壁隔离物221、222和介电层251、252的介电材料)(342，参见图12)。例如，如果将SiLKTM用于形成牺牲部分290，则可以使用选择性等离子体蚀刻工艺灰化牺牲部分290。
一旦暴露了硅化物区域240并形成了空腔293，通过贴着空腔293的外表面294(即通过去除牺牲部分290而暴露的表面，例如硅化物区域240、侧壁隔离物221、221等)和接触孔285的侧壁286来形成可选的导电接触衬里(例如氮化钛衬里)，形成接触280(346-348)。然后，穿过接触孔285(例如，使用高纵横比填充或者镀敷方法)淀积导电填充材料(例如金属，例如钨或铜)，直到填满空腔293和接触孔285。由此，参考图2，使用常规RIE光刻，在与每个栅电极211、212邻接的侧壁隔离物221、222之间形成接触280的自对准的下部281，并在下部281上方的接触孔285内形成上部282。通过自对准接触280的下部281，该方法既使接触280与硅化物区域240之间的接触面积最大化从而最小化接触电阻，又消除了由接触蚀刻穿过与栅电极邻接的侧壁隔离物而产生的典型接触中发生的结泄露。该方法还允许接触的下部281的线/间隔光刻，从而提高光刻保真度。此外，如上所述，如果侧壁隔离物221、222是锥形的，该自对准的方法确保接触280的下部281的顶面283比底面284宽。较宽的顶面283不仅降低了接触电阻，而且由于存在较大的用于蚀刻工艺的接合衬垫，由此即使有栅极侧壁隔离物的过蚀刻，其程度也很轻微，因此改善了用于接触的上部282的RIE工艺的容限。
在接触衬里和填充淀积(在步骤346)以及接触平面化(在步骤348)之后，继续后段制程(BEOL)处理，以用布线等互连在衬底上的有源部件(晶体管、电阻器等)。
因此，以上公开了具有部分地自对准的接触集成配置的半导体结构的的实施例，其中接触的下部的直径被显著地增大以减小电阻。因为接触与栅电极自对准，所以尺寸扩张不会本质地影响器件产量。此外，该结构的实施例允许整合厚的中间制程(MOL)氮化物应力膜，以增大载流子迁移率。形成该结构的方法的实施例包括在希望的接触位置中形成牺牲部分(即可去除的插塞)。构图该插塞，以便其自对准栅电极，并且仅占据希望用于未来的接触的空间。一旦牺牲部分在其适当的位置，可以淀积介电层(例如可选的应力层，其后为层间电介质)。将常规接触光刻用于穿过介电层使接触孔蚀刻至牺牲部分。然后选择性地去除牺牲部分以形成空腔，并在空腔和接触孔中形成接触。
虽然根据优选的实施例描述了本发明，但本领域的技术人员将认识到在所附权利要求的精神和范围内可以用修改例实施本发明。

Claims (22)

1.一种半导体结构，包括：
半导体衬底；
在所述半导体衬底上的至少两个栅电极；
与每个所述栅电极邻接的侧壁隔离物；
在所述栅电极之间的所述半导体衬底上的硅化物区域；以及
在所述硅化物区域上的接触，
其中所述接触包括在所述硅化物区域上的下部和在所述下部上的上部，所述下部在所述侧壁隔离物之间延伸并沿着所述侧壁隔离物的轮廓，以及
其中所述自对准的下部包括与所述硅化物区域邻接的底面和与所述上部邻接的顶面，以及
其中所述上部比所述顶面窄。
2.根据权利要求1的半导体结构，其中所述侧壁隔离物是锥形的。
3.根据权利要求1的半导体结构，其中所述顶面比所述底面宽。
4.根据权利要求1的半导体结构，还包括在所述栅电极和所述自对准的下部上方的介电层，其中所述上部穿过所述介电层延伸至所述下部。
5.一种半导体结构，包括：
半导体衬底；
在所述半导体衬底上的至少两个栅电极；
与每个所述栅电极邻接的侧壁隔离物；
在所述栅电极之间的所述半导体衬底上的硅化物区域；
在所述硅化物区域上的接触，
其中所述接触包括在所述硅化物区域上的下部和在所述下部上的上部，所述下部在所述侧壁隔离物之间延伸并沿着所述侧壁隔离物的轮廓，
其中所述下部包括与所述硅化物区域邻接的底面和与所述上部邻接的顶面，以及
其中所述上部比所述顶面窄；以及
在所述栅电极和所述下部之上的应力层，其中所述上部穿过所述应力层延伸至所述下部。
6.根据权利要求5的半导体结构，其中所述侧壁隔离物是锥形的。
7.根据权利要求5的半导体结构，其中所述顶面比所述底面宽。
8.根据权利要求5的半导体结构，其中所述应力层包括压缩氮化物层、拉伸氮化物层和双应变氮化物层中的一种。
9.根据权利要求5的半导体结构，还包括在所述应力层之上的介电层，其中所述上部还穿过所述介电层和所述应力层延伸至所述下部。
10.一种形成半导体结构的方法，包括以下步骤：
在半导体衬底上形成被间隙分隔的至少两个栅电极；
与所述栅电极邻接地形成侧壁隔离物；
在所述栅电极之间的所述半导体衬底上形成硅化物区域；
在所述间隙中与所述侧壁隔离物邻接地形成牺牲部分；
在所述栅电极和所述牺牲部分之上形成介电层；
穿过所述介电层将接触孔蚀刻至所述牺牲部分；
选择性地去除所述牺牲部分，以形成空腔并暴露所述硅化物区域；以及
向所述空腔和所述接触孔中淀积导电材料，以便形成这样的接触，所述接触具有在所述栅电极之间的在所述硅化物区域上的下部和在所述下部上方的在所述接触孔内的上部。
11.根据权利要求10的方法，其中所述牺牲部分的所述形成包括在随后将要形成所述接触的所述硅化物区域上的预选的位置中形成所述牺牲部分。
12.根据权利要求10的方法，其中所述牺牲部分的所述形成包括以下步骤：
用牺牲材料填充在所述栅电极之间的所述间隙，以使所述牺牲材料不在所述栅电极上方延伸；以及
构图所述牺牲材料，以使所述牺牲部分在所述侧壁隔离物之间延伸并垂直于所述栅电极，并且与所述牺牲部分邻接地暴露所述半导体衬底的部分。
13.根据权利要求10的方法，其中用低k介电材料形成所述牺牲部分，其中k小于3.0。
14.根据权利要求10的方法，其中在所述蚀刻之前，构图所述接触孔，以使所述接触孔比所述牺牲部分窄。
15.根据权利要去10的方法，其中所述侧壁隔离物的所述形成包括形成锥形的侧壁隔离物，以便随后将所述接触的所述下部形成为顶面比底面宽。
16.一种形成半导体结构的方法，包括以下步骤：
在半导体衬底上形成被间隙分隔的至少两个栅电极；
与所述栅电极邻接地形成侧壁隔离物；
在所述栅电极之间的所述半导体衬底上形成硅化物区域；
在所述间隙中与所述侧壁隔离物邻接地形成牺牲部分；
形成应力层；
在所述应力层上形成介电层；
穿过所述介电层和所述应力层将接触孔蚀刻至所述牺牲部分；
选择性地去除所述牺牲部分，以形成空腔并暴露所述硅化物区域；以及
向所述空腔中淀积导电材料，以便形成这样的接触，所述接触具有在所述栅电极之间的在所述硅化物区域上的下部和在所述下部上方的在所述接触孔内的上部。
17.根据权利要求16的方法，其中所述牺牲部分的所述形成包括在随后将要形成所述接触的所述硅化物区域上的预选的位置中形成所述牺牲部分。
18.根据权利要求16的方法，其中所述牺牲部分的所述形成包括以下步骤：
用牺牲材料填充在所述栅电极之间的所述间隙，以使所述牺牲材料不在所述栅电极上方延伸；以及
构图所述牺牲材料，以使所述牺牲部分在所述侧壁隔离物之间延伸并垂直于所述栅电极，并且与所述牺牲部分邻接地暴露所述半导体衬底的部分。
19.根据权利要求16的方法，其中用低k介电材料形成所述牺牲部分，其中k小于3.0。
20.根据权利要求16的方法，其中在所述蚀刻之前，构图所述接触孔，以使所述接触孔比所述牺牲部分窄。
21.根据权利要去16的方法，其中所述侧壁隔离物的所述形成包括形成锥形的侧壁隔离物，以便随后将所述接触的所述下部形成为顶面比底面宽。
22.根据权利要求16的方法，其中所述应力层的所述形成包括形成压缩氮化物层、拉伸氮化物层和双应变氮化物层中的一种。
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