TWI840523B - 積體電路裝置與其形成方法 - Google Patents

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Abstract

提供半導體裝置與其形成方法。本發明實施例的方法包括接收基板，其包括第一半導體層、第二半導體層、與第三半導體層；形成多個鰭狀物於第三半導體層上；形成溝槽於兩個鰭狀物之間；沉積虛置材料於溝槽中；形成閘極結構於鰭狀物的通道區上；形成源極/汲極結構於鰭狀物的源極/汲極區上；接合基板至承載晶圓上；移除第一半導體層與第二半導體層以露出虛置材料；移除溝槽中的虛置材料；沉積導電材料於溝槽中；以及接合基板至矽基板，使導電材料接觸矽基板。溝槽延伸穿過第三半導體層，且具有下表面於第二半導體層上。

Description

積體電路裝置與其形成方法
本發明實施例關於積體電路裝置，更特別關於其電源軌。
半導體產業已進展至奈米技術製程節點，以求更高的裝置密度、更高效能、與更低成本。除了縮小裝置之外，電路設計尋求新結構以提供更佳效能。研發方向之一為三維設計，比如鰭狀場效電晶體。鰭狀場效電晶體可設想為一般平面裝置自基板向外延伸至閘極中。例示性的鰭狀場效電晶體具有自基板向上延伸的薄鰭狀物(或鰭狀結構)。場效電晶體的通道區形成於垂直鰭狀物中，而閘極位於鰭狀物的通道區上(比如包覆通道區)。包覆旗狀物的閘極可增加通道區與閘極之間的接觸面積，使閘極可由多側控制通道。這可由多種方式利用，一些應用中的鰭狀場效電晶體可減少短通道效應、降低漏電流、並增加電流。換言之，這些三維裝置可比平面裝置更快、更小、且更有效率。
為了電性耦接鰭狀場效電晶體與其他裝置，積體電路包含的內連線結構可具有一或多層的導電線路以電性耦接置裝置。整體的電路尺寸與效能可取決於導電線路與電路裝置的數目與尺寸，而導電線路所用的空間具有限制。
本揭露一實施例提供之積體電路裝置的形成方法，包括：接收基 板，其包括第一半導體層、第一半導體層上的第二半導體層、與第二半導體層上的第三半導體層，且第二半導體層不同於第一半導體層與第三半導體層；形成多個鰭狀物於第三半導體層上；形成溝槽於兩個鰭狀物之間，其中溝槽延伸穿過第三半導體層並具有下表面於第二半導體層上；沉積虛置材料於溝槽中；形成閘極結構於鰭狀物的多個通道區上；形成多個源極/汲極結構於鰭狀物的多個源極/汲極區上；接合基板至承載晶圓上；移除第一半導體層與第二半導體層以露出虛置材料；移除溝槽中的虛置材料；沉積導電材料於溝槽中；以及接合基板至矽基板，使導電材料接觸矽基板。
本揭露一實施例提供之積體電路裝置的形成方法，包括：接收基板，其包括第一矽層、第一矽層上的第二矽層、以及第一矽層與第二矽層之間的第一矽鍺層；形成多個鰭狀物於第二矽層上；形成溝槽於兩個鰭狀物之間，其中溝槽延伸穿過第二矽層且具有下表面於第一矽鍺層上；沉積虛置材料於溝槽中；形成閘極結構於鰭狀物的通道區上；形成源極/汲極結構於鰭狀物的源極/汲極區上；接合基板至承載晶圓上；移除第一矽層與第一矽鍺層以露出虛置材料；移除溝槽中的虛置材料；沉積金屬於溝槽中；以及接合基板至第三矽基板，使金屬接觸第三矽基板。
本揭露一實施例提供之積體電路裝置，包括；基板，包括矽層與矽層上的矽鍺層；多個鰭狀物，位於基板上；以及內連線導體，位於矽層中並延伸於兩個鰭狀物之間。
A-A’:剖面
D1,D2:貫穿深度
T1,T2:厚度
W1,W2,W3:寬度
100:方法
102a,102b,104a,104b,104c,106,108,110,112,114,116,118,120,122,124,126,128, 130,132,134,136,138,140,142,144,146,148,150,152:步驟
200,200’:工件
202:第一半導體層
204,204a:第二半導體層
204b:第四半導體層
205,205’:基板
206:第三半導體層
208a,208b:鰭狀物
210,212:鰭狀物頂部的硬遮罩層
214,215:介電層
216,216’,244,252,262,262’:溝槽
216”:加寬的溝槽
218:虛置材料
220:硬遮罩層
221:圖案化的硬遮罩
222:圖案化的光阻層
224:第一虛置鰭狀物層
226,228:間隔物
230:第二虛置鰭狀物層
232:蓋層
234:全面氧化物層
236:虛置閘極結構
238a,238b:磊晶結構
240:蝕刻停止層
242:層間介電層
246,254:矽化物
248:第一源極/汲極接點
250,258:介電蓋
256:第二源極/汲極接點
260:內連線結構
264,264’:金屬層
300:承載晶圓
302,304,402,404:氧化物層
400:晶圓
500,500’:互補式金氧半裝置
圖1A、1B、1C、1D、與1E係本發明多種實施例中，具有埋置導電線路的積體電路工件之製作方法的流程圖。
圖2a至31a係本發明多種實施例中，對工件進行製作方法的透視圖與剖視圖。
圖2b至31b與圖4c係本發明多種實施例中，對另一工件進行製作方法的透視圖與剖視圖。
圖32a係本發明多種實施例中，依據圖1A至1E所示的方法形成的電源軌結構之剖視圖。
圖32b係本發明多種實施例中，依據圖1A至1E的方法形成的另一電源軌結構之剖視圖。
下述內容提供的不同實施例或例子可實施本發明實施例的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下側」、「上側」、「水平」、「垂直」、「上方」、「其上」、「下方」、「其下」、「上」、「下」、「頂部」、「底部」、或類似用語(如「水平地」、「向下」、「向上」、或類似用語)可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。
製作方法中的進展可減少組成積體電路的電晶體與其他主動裝置的尺寸。隨著裝置尺寸縮小，可能限制對應的積體電路。換言之，電路尺寸可取決於電性耦接電路裝置的內連線結構中的導電線路，而非裝置本身的尺寸。雖然可減少導電線路的厚度以封裝更多線路於內連線中，但較薄的線路具有較高電阻，造成線路的速度更慢且驅動裝置的負載更大。同樣地，減少線路之間 的空間會增加短路風險、雜訊干擾、與電容耦合，上述問題會增加驅動裝置的負載。可新增導電線路的額外層狀物至內連線結構，但這些層狀物上的線路需額外通孔，而通孔具有相關電阻以及層間對準的問題。對準誤差通常與每一額外內連線層出現，隨著層狀物的數目增加而提高良率風險。
如下所述，本發明實施例提供的技術可提供導電線路於電晶體下，以緩解一些內連線的擁擠程度。舉例來說，在鰭狀場效電晶體電路中，內連線的線路可形成於鰭狀物的電晶體部分下，或至少部分地埋置於鰭狀物的電晶體部份下。這些線路可用於承載莊置之間的訊號、提供電源、及/或接地軌。在一些例子中，埋置導電線路或導體作為埋置電源軌。在一些例子中，由於埋置電源軌比電晶體上的內連線層(其可視作第零金屬層)更厚且電阻更低，因此埋置電源軌亦可視作超電源軌。在這些例子與其他例子中，埋置的內連線線路可提供額外線路源，其可用於減少電路面積、增加電路密度、緩解線路的擁擠程度、及/或減少保留的內連線中的線路密度。此外，由於埋置電源軌或超電源軌可經由多個接點通孔電性耦接至第零金屬層，可縮小第零金屬層的密度或尺寸以減少干擾與電容耦合，並避免跨過第零金屬層的壓降。值得注意的是，除非另外提及，沒有實施例必須提供特定優點。
包括埋置導電線路的積體電路與形成導電線路的技術的例子，如圖1A至1E、圖2a至32a、與圖2b至32b所示。在此考量下，圖1A至1E為製作本發明多種實施例中，具有埋置導電線路的積體電路的工件200或積體電路的工件200’的方法100之流程圖。在方法100之前、之中、與之後可提供額外步驟，且方法100的其他實施例可置換或省略一些所述步驟。圖2a係工件200的透視圖，且圖3a至31a係本發明多種實施例的方法100中，圖2a中的工件200沿著剖面A-A’的剖視圖。圖2b係工件200’的透視圖，且圖3b至31b係本發明多種實施例的方法100中，圖2b中的工件200’沿著剖面A-A’的剖視圖。剖面A-A’垂直於鰭狀物(如圖2a 與2b中的鰭狀物208a與208b)之延伸方向。圖32a係積體電路的工件200之一部分的剖視圖。圖32b係積體電路的工件200’的剖視圖。在多種圖式與所述實施例中，類似標號用於標示類似單元。
如圖1A的步驟102a與圖2a所示，接收工件200。工件200包含基板205，其上將形成裝置。在多種例子中，基板205包含第一半導體層202、第一半導體層202上的第二半導體層204、與第二半導體層204上的第三半導體層206。在一些實施例中，第一半導體層202、第二半導體層204、與第三半導體層206的每一者包括半導體元素(單一元素)如結晶結構的矽或鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、及/或上述之組合。在一些實施例中，第二半導體層204磊晶成長於第一半導體層202上，而第三半導體層206磊晶成長於第二半導體層204上。在一些實施方式中，第一半導體層202與第三半導體層206的組成為相同的半導體材料，而形成第二半導體層204的半導體材料不同於形成第一半導體層202與第三半導體層206的半導體材料。在一實施例中，第二半導體層204主要由矽鍺組成，且第一半導體層202與第三半導體層206主要由矽組成。在一些例子中，第二半導體層204主要由矽鍺組成，其中矽與鍺的比例介於約8：2(80%的矽與20%的鍺)至約6：4之間(60%的矽與40%的鍺)，比如約7：3(70%的矽與30%的鍺)。由於第二半導體層204位於第三半導體層206下，第二半導體層204為埋置於第三半導體層206下的半導體層。在一些實施例中，第二半導體層204的厚度介於約10nm至約50nm之間。在一些實施例中，第二半導體層204的厚度為40nm。
第三半導體層206的組成可一致或可具有多種層狀物，且可選擇性蝕刻一些第三半導體層206以形成圖2a中的鰭狀物208a與208b。層狀物可具有類似或不同的組成。在多種實施例中，一些基板層可具有不一致的組成，以誘發 裝置應力進而調整裝置效能。在一些例子中，將形成於第三半導體層206上的裝置延伸出第三半導體層206。舉例來說，鰭狀場效電晶體及/或其他非平面裝置可形成於位於第三半導體層206上的裝置之鰭狀物208a與208b上。鰭狀物208a與208b與第三半導體層206的組成可類似或不同。舉例來說，一些實施例的第三半導體層206主要可包含矽，而鰭狀物208a與208b包含主要鍺或矽鍺半導體的一或多層。在一些實施例中，第三半導體層206主要可包含矽，而鰭狀物208a與208b亦可主要包含矽。
鰭狀物208a與208b的形成方法可為蝕刻第三半導體層206的部分、沉積多種層狀物於第三半導體層206上並蝕刻層狀物、及/或其他合適技術。舉例來說，可採用一或多種光微影製程圖案化鰭狀物208a與208b，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一直接的光微影製程所形成的圖案間距。舉例來說，一些實施例形成犧牲層於鰭狀物208a與208b與一或多個鰭狀物頂部的硬遮罩層(比如鰭狀物頂部的硬遮罩層210與212)上。採用光微影製程圖案化犧牲層。採用自對準製程，沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，且保留的間隔物用於移除間隔物未覆蓋的鰭狀物頂部的硬遮罩層210與212(位於鰭狀物208a與208b上)，以圖案化鰭狀物208a與208b。
鰭狀物頂部的硬遮罩層210與212可用於控制定義鰭狀物208a與208b的蝕刻製程，並在後續製程時保護鰭狀物208a與208b。綜上所述，鰭狀物頂部的硬遮罩層210與212，以及鰭狀物208a與208b的材料之間可具有不同的蝕刻選擇性。鰭狀物頂部的硬遮罩層210與212可包含介電材料如半導體的氧化物、半導體的氮化物、半導體的氮氧化物、半導體的碳化物、半導體的碳氮化物、半導體的碳氮氧化物、及/或金屬的氧化物。
如圖1A的步驟104a、圖3a、與圖4b所示，非等向地蝕刻基板205 以形成溝槽於鰭狀物208a及208b之間，直到蝕刻至第二半導體層204。在一些實施例中，形成介電層214於第三半導體層206、鰭狀物208a與208b、以及鰭狀物頂部的硬遮罩層210與212上，以保護鰭狀物208a與208b。在一些實施例中，順應性地形成介電層214於第三半導體層206、鰭狀物208a與208b、以及鰭狀物頂部的硬遮罩層210與212上，且形成方法可採用任何合適製程如原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、及/或其他合適的沉積製程。介電層214可包含介電材料如半導體的氧化物。在一些例子中，介電層214包括氧化矽。
在形成介電層214之後，可採用光微影技術圖案化蝕刻遮罩，並採用圖案化的蝕刻遮罩且蝕刻鰭狀物208a與208b之間的第三半導體層206，以形成溝槽216達到第二半導體層204或止於第二半導體層204中的某處。在圖4a所示的實施例中，溝槽216止於第二半導體層204的上表面。如此一來，溝槽216的下表面位於第二半導體層204之上或之中。在其他實施例中，溝槽216可進一步延伸至第二半導體層204中，但不延伸穿過第二半導體層204。第二半導體層204與第三半導體層206的組成為不同的半導體材料，因此可偵測非等向蝕刻是否穿過第三半導體層206。在第三半導體層206的組成為矽且第二半導體層204的組成為矽鍺的實施方式中，蝕刻工具可偵測少量的鍺以得知是否達到第二半導體層204。在其他實施例中，蝕刻是否達到第二半導體層204，可由偵測蝕刻速率的變化得知。在一些實施例中，可採用合適的蝕刻技術如乾蝕刻，以達步驟104a中的非等向蝕刻。
如圖1A的步驟106與圖5a所示，沉積介電層215於第三半導體層206、鰭狀物208a與208b、與溝槽216上。在一些實施例中，介電層215與介電層214的材料及形成方法可類似，因此不重述其細節於此。在一些實施例中，介電層215可包含步驟104a未移除的介電層214。在一些實施例中，介電層215與介電 層214的厚度不同。在這些實施例中，介電層215比介電層214厚，以在移除虛置材料時保護鰭狀物208a與208b(見圖8a與9a)。
如圖1A的步驟108與圖6a所示，沉積虛置材料218於介電層215上。在一些實施例中，回蝕刻虛置材料218，使鰭狀物208a與208b的至少一部分自虛置材料218的上表面凸起。在一些實施方式中，虛置材料218的組成可為氧化矽、氮化矽、碳氮化矽、碳氮氧化矽、氧化鋁、氧化鋯、或其他合適的金屬氧化物。在一實施例中，虛置材料218的組成為氧化鋁。
如圖1A的步驟110、圖7a、與圖8a所示，形成圖案化的硬遮罩221(見圖8a)。在一些實施例中，沉積硬遮罩層220於工件200上，包括沉積於介電層215與虛置材料218上。在一些實施例中，採用合適的沉積方法如旋轉塗佈法，沉積光阻材料於硬遮罩層220上。接著以穿過穿透式光罩的射線或自反射式光罩反射的射線曝光沉積的光阻材料。曝光的光阻材料可產生物理變化，使顯影劑可選擇性地移除曝光的光阻材料或未曝光的光阻材料。在一些實施例中，由後烘烤製程烘烤顯影的光阻材料之後，形成圖案化的光阻層222。在後續製程中，可採用圖案化的光阻層222作為蝕刻遮罩，並蝕刻硬遮罩層220與硬遮罩層220下的介電層215，以形成圖案化的硬遮罩221。如圖8a所示，步驟110的操作結果為移除圖案化的光阻層222未覆蓋的硬遮罩層220與介電層215的部分，以露出鰭狀物208a與208b以及鰭狀物頂部的硬遮罩210與212的一部分。在一些實施例中，硬遮罩層220與介電層215的組成為不同的介電材料。在一實施例中，硬遮罩層220的組成為摻雜碳的氧化矽或氮化矽，而介電層215的組成為氧化矽。
如圖1B的步驟112與圖9a所示，採用圖案化的硬遮罩221作為蝕刻遮罩並蝕刻工件200，以移除圖案化的硬遮罩221未覆蓋的虛置材料218與介電層215。在一些實施例中，採用合適的蝕刻製程蝕刻虛置材料218與介電層215。在一些實施方式中，採用稀氫氟酸蝕刻虛置材料218與介電層215，其傾向蝕刻氧 化矽或金屬的氧化物如氧化鋁。
如圖1B的步驟114與圖10a所示，沉積第一虛置鰭狀物層224於圖9a所示的溝槽216中。在一些實施例中，第一虛置鰭狀物層224沉積於工件200上。在這些實施例中，可順應性地沉積第一虛置鰭狀物層224，且沉積方法採用合適製程如原子層沉積。在一些實施方式中，第一虛置鰭狀物層224的組成可為摻雜碳的氮化矽。在沉積第一虛置狀物層224於工件上之後，移除溝槽216之外的第一虛置鰭狀物層224，如圖10a所示。在一些實施例中，第一虛置鰭狀物層224的組成為介電材料如半導體的氧化物、半導體的氮化物、半導體的氮氧化物、半導體的碳化物、半導體的碳氮化物、半導體的碳氮氧化物、及/或金屬的氧化物。
如圖1B的步驟116與圖11a所示，形成間隔物(或間隔物層)226與228於鰭狀物208a與208b上。在一些實施例中，間隔物226與228由不同介電材料所形成。
如圖1B的步驟118與圖12a所示，第二虛置鰭狀物層230沉積於工件200上，包括沉積於間隔物228上。第二虛置鰭狀物層230與第一虛置鰭狀物層224的材料與形成方法類似，因此不重述第二虛置鰭狀物層230的細節於此。
如圖1B的步驟120與圖13a所示，回蝕刻第二虛置鰭狀物層230。在一些實施例中，在回蝕刻第二虛置鰭狀物層230之後，形成蓋層232以保護第二虛置鰭狀物層230。
如圖1C的步驟122與圖14a所示，平坦化工件200。在圖14a所示的一些實施例中，蓋層232、間隔物226、間隔物228、鰭狀物頂部的硬遮罩層212、介電層215、硬遮罩層220、與第一虛置鰭狀物層224的上表面共平面。在一些實施方式中，採用合適的平坦化技術如化學機械研磨以平坦化工件200。
如圖1C的步驟124與圖15a所示，選擇性蝕刻間隔物226與228、介電層215、與硬遮罩層220，使鰭狀物208a與208b以及由第一虛置鰭狀物層224與 第二虛置鰭狀物層230所形成的虛置鰭狀物自間隔物226與228、介電層215、與硬遮罩層220的上表面凸起。在一些實施例中，步驟124的選擇性蝕刻可採用合適的蝕刻方法如乾蝕刻。
如圖1C的步驟126與圖16a所示，全面氧化物層234可形成於工件200上，包括形成於鰭狀物208a、鰭狀物208b、與第一虛置鰭狀物層224及第二虛置鰭狀物層230所形成的虛置鰭狀物上。在一些例子中，全面氧化物層234作為額外介電層以用於輸入/輸出節點，且一些其他節點不需額外介電層時可將其移除。
如圖1C的步驟128與圖17a所示，形成虛置閘極結構236於鰭狀物208a與208b的通道區中。在一些實施例中，虛置閘極結構236包括虛置閘極介電層與虛置閘極。在一些實施方式中，虛置閘極介電層可包含氧化矽或其他合適的介電材料，而虛置閘極可包含多晶矽。在一些例子中，一或多個側壁間隔物或襯墊層可形成於虛置閘極結構236上。
如圖1C的步驟130與圖18a所示，步驟130移除鰭狀物208a與208b的源極/汲極區上的鰭狀物頂部的硬遮罩層210與212，亦回蝕刻鰭狀物208a與208b的源極/汲極區中的虛置鰭狀物(由第一虛置鰭狀物層224所形成，且未被任何遮罩層或蓋層覆蓋)。步驟130的結果為露出源極/汲極區中的鰭狀物208a與208b。值得注意的是，虛置閘極結構236覆蓋含有鰭狀物頂部的硬遮罩層210與212之鰭狀物208a與208b的通道區。
如圖1C的步驟132與圖19a所示，形成磊晶結構238a與238b以及層間介電層242。在一些實施例中，不同導電型態的裝置形成於鰭狀物208a與208b上。舉例來說，n型鰭狀場效電晶體可形成於鰭狀物208a上，而p型鰭狀場效電晶體可形成於鰭狀物208b上，反之亦然。可磊晶形成磊晶結構238a與238b以分別包覆鰭狀物208a與208b。在一些實施方式中，磊晶結構238a與238b的形成方法 可採用合適的磊晶製程，比如氣相磊晶、分子束磊晶、或上述之組合。在形成n型鰭狀場效電晶體於鰭狀物208a上，並形成p型鰭狀場效電晶體於鰭狀物208b上的實施例中，磊晶結構238a的組成可為原位摻雜n型摻質如磷的矽，而磊晶結構238b的組成可為原位摻雜p型摻質如硼的矽鍺。在這些實施例中，依序形成磊晶結構238a與238b。舉例來說，在形成磊晶結構238a於鰭狀物208a的源極/汲極區上時，可遮罩鰭狀物208b的源極/汲極區。類似地，在形成磊晶結構238b於鰭狀物208b的源極/汲極區上時，可遮罩鰭狀物208a的源極/汲極區。在圖19a所示的一些實施方式中，形成磊晶結構238a與238b之後，可形成蝕刻停止層240於鰭狀物208a與208b的源極/汲極區上，包括形成於磊晶結構238a與238b上。蝕刻停止層240的組成可為摻雜或未摻雜的氮化矽，或其他合適的介電材料。接著可沉積層間介電層242於工件200上。在一些例子中，層間介電層242的組成可為氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數的介電材料、其他合適的介電材料、或上述之組合。
如圖1D的步驟134與圖20a所示，形成溝槽244以露出磊晶結構238a與虛置材料218的一部分。在一些實施例中，進行微影製程以形成圖案化遮罩，且圖案化遮罩用於使層間介電層242凹陷並形成溝槽244。在圖20a所示的一些實施例中，溝槽244露出鰭狀物208a與208b之間的虛置材料218的一部分與磊晶結構238a。在一些例子中，採用合適的蝕刻製程如乾蝕刻以形成凹陷。
如圖1D中的步驟136、圖21a、與圖22a所示，第一源極/汲極接點248形成於磊晶結構238a上並接觸虛置材料218。在一些實施例中，形成第一源極/汲極接點248之前，可形成矽化物246於磊晶結構238a上。為形成矽化物246，可沉積金屬前驅物如鈦於露出的磊晶結構238a上，並進行退火以在金屬前驅物與磊晶結構中的矽之間反應形成鈦矽化物。在這些實施例中，形成矽化物246之後可沉積源極/汲極接點金屬如鎢或釕於溝槽244中，以形成第一源極/汲極接點 248。此外，這些實施例中的第一源極/汲極接點248電性耦接至矽化物246並物理接觸虛置材料218。在一些實施例方式中，沉積源極/汲極接點金屬之後可進行平坦化製程如化學機械研磨，以移除層間介電層242上的多餘源極/汲極接點金屬。在一些例子中，為保護第一源極/汲極接點248的完整性，可形成介電蓋250於第一源極/汲極接點248上。在一些實施方式中，介電蓋250的形成方法可採用自對準製程，因此可稱作自對準的介電蓋250。
如圖1D的步驟138、圖23a、與24a所示，形成溝槽252以露出磊晶結構238b，並形成第二源極/汲極接點256於磊晶結構238b上的溝槽252中。第二源極/汲極接點256與第一源極/汲極接點248的形成製程類似。形成溝槽252以露出磊晶結構238b的方法採用微影。如圖23a所示，溝槽252與溝槽244不同，即溝槽252不露出虛置材料218。在一些實施例中，形成溝槽252之後，可沉積金屬前驅物如鎳或鈷於露出的磊晶結構238b上，並進行退火使磊晶結構238b中的矽與金屬前驅物之間反應形成矽化物254。在這些實施例中，形成矽化物254之後，可沉積源極/汲極接點金屬如鎢或釕於溝槽252中，以形成第二源極/汲極接點256。此外，在這些實施例中，第二源極/汲極接點256電性耦接至矽化物254。在一些實施方式中，沉積源極/汲極接點金屬之後，可進行平坦化製程如化學機械研磨以移除層間介電層242上的多餘源極/汲極接點金屬。在一些例子中，為保護第二源極/汲極接點256的完整性，可形成介電蓋258於第二源極/汲極接點256上。
在一些例子中，虛置閘極結構236可由閘極置換製程取代為閘極結構。在閘極置換製程中，移除虛置閘極結構236上的層間介電層242與任何硬遮罩層以形成開口，並露出虛置閘極結構236的上表面。接著經開口進行蝕刻製程，以移除虛置閘極結構236。接著形成高介電常數的閘極介電層於鰭狀物208a與208b的通道區中。舉例來說，高介電常數的閘極介電層可包含氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化 鉿-氧化鋁合金、其他合適的高介電常數的介電材料、及/或上述之組合。在一些實施例中，為了增進高介電常數的閘極介電層與鰭狀物208a及208b之間的接合，可形成界面層於高介電常數的閘極介電層之間的通道區中。界面層可包括氧化矽。在形成閘極介電層之後，可沉積閘極金屬於開口中以形成閘極結構的閘極。在一些例子中，可形成一或多個功函數層於閘極上以調整功函數，且可形成一或多個介電層於閘極上以保護閘極。
一些實施例在進行步驟140的其餘步驟之前，以及在形成第一源極/汲極接點248與第二源極/汲極接點256之後，可形成內連線結構260於工件200上。內連線結構260可包含多個介電層與金屬導電層。
如圖1D的步驟140與圖25a所示，翻轉工件200並接合至承載晶圓300。在一些實施例中，採用介電層對介電層接合法，將工件200接合至承載晶圓300。在這些實施例中，形成氧化物層304於第一源極/汲極接點248與第二源極/汲極接點256(或內連線結構260)上，並形成另一氧化物層302於承載晶圓300上。在形成氧化物層302與304之後，可沿著氧化物層304翻轉工件200，並將工件200置於承載晶圓300上，使氧化物層302接觸氧化物層304。進行退火以接合氧化物層302與304，使工件200接合至承載晶圓300。
如圖1D的步驟142與圖26a所示，自第一半導體層202薄化工件200，直到露出或達到第二半導體層204。在一些實施例中，採用平坦化技術如化學機械研磨移除第一半導體層202，以薄化工件200。在這些實施例中，第一半導體層202與第二半導體層204之間的組成差異與對平坦化製程的抗性差異，可用來監控平坦化製程的進展並控制工件200的平坦化。
如圖1E的步驟144與圖27a所示，移除第二半導體層204以露出虛置材料218。在一些實施例中，第二半導體層204的移除方法可採用合適的平坦化技術如化學機械研磨。如圖27a所示，在步驟144平坦化工件200之後，可露出第 三半導體層206中的虛置材料218。
如圖1E的步驟146與圖28a所示，移除虛置材料218。在一些實施例中，移除步驟144所露出的虛置材料218以形成溝槽262，且移除方法可為合適的蝕刻技術。舉例來說，可採用稀氫氟酸蝕刻露出的虛置材料218。
如圖1E的步驟148與圖29a所示，沉積金屬於工件200上以形成金屬層264。在一些實施例中，金屬材料沉積於工件200上，包括沉積於溝槽262之中與之上。在這些實施例中，可由合適的平坦化技術如化學機械研磨移除溝槽262之外的多餘金屬。形成金屬層264的金屬可包含銅、鎢、釕、鎳、鈷、上述之組合、或其他合適金屬。由於移除虛置材料218與形成金屬層264之後，第一源極/汲極接點248物理接觸虛置材料218，因此第一源極/汲極接點248電性耦接至金屬層264。在一些實施例中，鰭狀物208a與208b上的內連線層(如第零金屬層)電性耦接至多個源極/汲極接點(如第一源極/汲極接點248)，並經由分佈於工件200的整個長度/寬度的多個源極/汲極接點電性耦接至金屬層264。如此一來，圖29a所示的金屬層264可為埋置電源軌或超電源軌的一部分，其可提供額外的導電路徑至第零金屬層並減少第零金屬層所造成的壓降。
如圖1E的步驟150與圖30a所示，翻轉工件200並接合至晶圓400。在一些實施例中，氧化物層404形成於工件200的金屬層264上，且另一氧化物層402形成於晶圓400上。在這些實施例中，進行退火接合氧化物層402與404，以接合工件200於晶圓400上。在一些實施例中，晶圓400可為矽晶圓。
如圖1E的步驟152與圖31a所示，自工件200移除承載晶圓300。在一些實施例中，採用平坦化技術如化學機械研磨以自工件200移除承載晶圓300。可進行額外製程以完成製作積體電路於工件200上。舉例來說，可形成額外的金屬內連線結構於工件200上。
在一些例子中，圖31a中的工件200可包含互補式金氧半裝置500， 且圖32a顯示互補式金氧半裝置500的放大圖。互補式金氧半裝置500包括n型鰭狀場效電晶體如形成於鰭狀物208a上的n型鰭狀場效電晶體，以及p型鰭狀場效電晶體如形成於鰭狀物208b上的p型鰭狀場效電晶體。如圖32a所示，互補式金氧半裝置500包括金屬層264。在一些實施例中，互補式金氧半裝置500中的金屬層264沿著剖面A-A’的部分包括第一源極/汲極接點248與氧化物層402之間的厚度T1、寬度W1、與穿過第三半導體層206的貫穿深度D1。在一些實施例中，厚度T1介於約40nm至約100nm之間，寬度W1介於約15nm至約25nm之間，且貫穿深度D1介於約10nm至約50nm之間。
與習知的積體電路結構與方法相較，圖1A至1E所示的工件200上的積體電路結構與方法100可提供多種優點。位於鰭狀物208a與208b之間與之下的金屬層264可作為埋置電源軌或超電源軌的部分，並提供額外導電路徑至鰭狀物208a與208b上的內連線結構，以降低金屬內連線的電阻率而不會占用面積。事實上，由於金屬層264提供額外內連線，可形成較小的內連線結構於鰭狀物208a與208b上，並維持相同或提供更好的內連線電阻率。藉由採用虛置材料218作為方法100中的金屬層264所用的占位物，金屬層264可經歷較少熱循環且較不具有尖峰(其可能劣化金屬層264中的導電品質)。此外，在基板中採用第二半導體層204，可良好地控制金屬層264延伸至基板205中的深度。
在其他實施例或視情況進行的實施例中，如圖2b所示，工件200’的基板205’不同於圖2a中的基板205，且工件200’可用於方法100以產生低電阻率的超電源軌。值得注意的是，為了簡化實施例的圖式與說明，類似標號用於標示類似單元。
如圖1A的步驟102b、圖2b、與圖3b所示，接收工件200’。工件200’包含基板205’，其上將形成裝置。在多種例子中，基板205’包含第一半導體層202、第一半導體層202上的第二半導體層204a、第二半導體層204a上的第三半導 體層206、與第三半導體層206上的第四半導體層204b。在一些實施例中，第一半導體層202、第二半導體層204a、與第三半導體層206、與第四半導體層204b的每一者包括半導體元素(單一元素)如結晶結構的矽或鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、及/或上述之組合。在一些實施例中，第二半導體層204a磊晶成長於第一半導體層202上，第三半導體層206磊晶成長於第二半導體層204a上、而第四半導體層204b磊晶成長於第三半導體層206上。在一些實施方式中，第一半導體層202與第三半導體層206的組成為相同的半導體材料，而形成第二半導體層204a與第四半導體層204b的半導體材料不同於形成第一半導體層202與第三半導體層206的半導體材料。在一實施例中，第二半導體層204a與第四半導體層204b主要由矽鍺組成，且第一半導體層202與第三半導體層206主要由矽組成。在一些例子中，第二半導體層204a與第四半導體層204b主要由矽鍺組成，其中矽與鍺的比例介於約8：2(80%的矽與20%的鍺)至約6：4之間(60%的矽與40%的鍺)，比如約7：3(70%的矽與30%的鍺)。由於第二半導體層204a位於第三半導體層206下，第二半導體層204a為埋置於第三半導體層206下的半導體層。在一些實施例中，第二半導體層204a的厚度介於約10nm至約50nm之間，比如40nm。
第四半導體層204b可具有多種層狀物，且可選擇性蝕刻一些第四半導體層204b以形成圖2b中的鰭狀物208a與208b。層狀物可具有類似或不同的組成。在多種實施例中，一些基板層可具有不一致的組成，以誘發裝置應力進而調整裝置效能。在一些例子中，將形成於第四半導體層204b上的裝置延伸出第四半導體層204b。舉例來說，鰭狀場效電晶體及/或其他非平面裝置可形成於位於第四半導體層204b上的裝置之鰭狀物208a與208b上。鰭狀物208a與208b與第四半導體層204b的組成可類似或不同。舉例來說，一些實施例的第四半導體層 204b主要可包含矽鍺，而鰭狀物208a與208b主要包含矽的一或多層。在一些實施例中，第四半導體層204b主要可包含矽鍺，而鰭狀物208a與208b亦可主要包含矽鍺。
鰭狀物208a與208b的形成方法可為沉積多種層狀物於第四半導體層204b上，並以其他合適技術蝕刻這些層狀物。舉例來說，可採用一或多種光微影製程圖案化鰭狀物208a與208b，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一直接的光微影製程所形成的圖案間距。舉例來說，一些實施例形成犧牲層於第四半導體層204b與一或多個鰭狀物頂部的硬遮罩層(比如鰭狀物頂部的硬遮罩層210與212)上的多種層狀物上。採用光微影製程圖案化犧牲層。採用自對準製程，沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，且保留的間隔物用於移除間隔物未覆蓋的鰭狀物頂部的硬遮罩層210與212(位於鰭狀物208a與208b上)，以圖案化鰭狀物208a與208b。
鰭狀物頂部的硬遮罩層210與212可用於控制定義鰭狀物208a與208b的蝕刻製程，並在後續製程時保護鰭狀物208a與208b。綜上所述，鰭狀物頂部的硬遮罩層210與212，以及鰭狀物208a與208b的材料之間可具有不同的蝕刻選擇性。鰭狀物頂部的硬遮罩層210與212可包含介電材料如半導體的氧化物、半導體的氮化物、半導體的氮氧化物、半導體的碳化物、半導體的碳氮化物、半導體的碳氮氧化物、及/或金屬的氧化物。
在一些實施例中，形成介電層214於第四半導體層204b、鰭狀物208a與208b、以及鰭狀物頂部的硬遮罩層210與212上，以保護鰭狀物208a與208b，如圖4b所示。在一些實施例中，順應性地形成介電層214於第四半導體層204b、鰭狀物208a與208b、以及鰭狀物頂部的硬遮罩層210與212上，且形成方法可採用任何合適製程如原子層沉積、電漿輔助原子層沉積、化學氣相沉積、 電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、及/或其他合適的沉積製程。介電層214可包含介電材料如半導體的氧化物。在一些例子中，介電層214包括氧化矽。
如圖1A的步驟104b與圖4b所示，非等向地蝕刻基板205’以形成溝槽216’於鰭狀物208a與208b之間並穿過第四半導體層204b與介電層214，可露出鰭狀物208a與208b之間的溝槽216’中的第三半導體層206。一些實施例在形成介電層214之後，可採用光微影技術以圖案化蝕刻遮罩，且可採用圖案化的蝕刻遮罩並蝕刻鰭狀物208a與208b之間的第四半導體層204b以形成溝槽216’，其達到第三半導體層206或止於第三半導體層中的某處。在一些實施例中，可採用非等向蝕刻技術如乾蝕刻，進行步驟104b以形成溝槽216’。在圖4b所示的一些實施例中，溝槽216’延伸至第三半導體層206中但不延伸穿過第三半導體層206。在其他實施例中，溝槽216’止於或靠近第四半導體層204b與第三半導體層206之間的界面。溝槽216’的下表面位於第三半導體層206之上或之中。
如圖1A的步驟104c與圖4c所示，經由溝槽216’等向地選擇性蝕刻第三半導體層206，以形成加寬的溝槽216’’於第三半導體層206中。在一些實施例中，可採用選擇性蝕刻製程以選擇性且等向地蝕刻第二半導體層204a與第四半導體層204b之間的第三半導體層206，以橫向地蝕刻蝕刻第二半導體層204a與第四半導體層204b之間的第三半導體層206。此選擇性蝕刻製程可為採用鹼性溶液如氨的濕蝕刻。
在圖4c所示的實施例中，加寬的溝槽216”止於第二半導體層204a的上表面或在第二半導體層204a的上表面附近。在其他實施例中，加寬的溝槽216”可延伸至第二半導體層204a中，但不延伸穿過第二半導體層204a。組成第二半導體層204a與第四半導體層204b的半導體材料，不同於組成第三半導體層206的半導體材料，因此第二半導體層204a與第四半導體層204b可作為蝕刻停止層 或蝕刻阻擋層，允許第三半導體層206中的橫向蝕刻以形成加寬的溝槽216”。
如圖1A的步驟106與圖5b所示，沉積介電層215於第三半導體層206、鰭狀物208a與208b、與加寬的溝槽216”之側壁上。在一些實施例中，介電層215與介電層214的材料及形成方法可類似，因此不重述其細節於此。在一些實施例中，介電層215可包含步驟104b與104c未移除的介電層214。在一些實施例中，介電層215與介電層214的厚度不同。在這些實施例中，介電層215比介電層214厚，以在移除虛置材料時保護鰭狀物208a與208b(見圖8b與9b)。
如圖1A的步驟108與圖6b所示，沉積虛置材料218於介電層215上，包括沉積至加寬的溝槽216’’中。在一些實施例中，回蝕刻虛置材料218，使鰭狀物208a與208b的至少一部分自虛置材料218的上表面凸起。在一些實施方式中，虛置材料218的組成可為氧化矽、氮化矽、碳氮化矽、碳氮氧化矽、氧化鋁、氧化鋯、或其他合適的金屬氧化物。在一實施例中，虛置材料218的組成為氧化鋁。
如圖1A的步驟110、圖7b、與圖8b所示，形成圖案化的硬遮罩221(見圖8b)。在一些實施例中，沉積硬遮罩層220於工件200’上，包括沉積於介電層215與虛置材料218上。在一些實施例中，採用合適的沉積方法如旋轉塗佈法，沉積光阻材料於硬遮罩層220上。接著以穿過穿透式光罩的射線或自反射式光罩反射的射線曝光沉積的光阻材料。曝光的光阻材料可產生物理變化，使顯影劑可選擇性地移除曝光的光阻材料或未曝光的光阻材料。在一些實施例中，由後烘烤製程烘烤顯影的光阻材料之後，形成圖案化的光阻層222。在後續製程中，可採用圖案化的光阻層222作為蝕刻遮罩，並蝕刻硬遮罩層220與硬遮罩層220下的介電層215，以形成圖案化的硬遮罩221。如圖8b所示，步驟110的操作結果為移除圖案化的光阻層222未覆蓋的圖案化的硬遮罩221，以露出鰭狀物208a與208b以及鰭狀物頂部的硬遮罩210與212的一部分。在一些實施例中，硬遮罩層 220與介電層215的組成為不同的介電材料。在一實施例中，硬遮罩層220的組成為摻雜碳的氧化矽或氮化矽，而介電層215的組成為氧化矽。
如圖1B的步驟112與圖9b所示，採用圖案化的硬遮罩221作為蝕刻遮罩並蝕刻工件200’，以移除圖案化的硬遮罩221未覆蓋的虛置材料218與介電層215。在一些實施例中，採用合適的蝕刻製程蝕刻虛置材料218與介電層215。在一些實施方式中，採用稀氫氟酸蝕刻虛置材料218與介電層215，其傾向蝕刻氧化矽或金屬的氧化物如氧化鋁。
如圖1B的步驟114與圖10b所示，沉積第一虛置鰭狀物層224於圖9b所示的溝槽中。在一些實施例中，第一虛置鰭狀物層224沉積於工件200’上。在這些實施例中，可順應性地沉積第一虛置鰭狀物層224，且沉積方法採用合適製程如原子層沉積。在一些實施方式中，第一虛置鰭狀物層224的組成可為摻雜碳的氮化矽。在沉積第一虛置狀物層224於工件200’上之後，移除溝槽之外的第一虛置鰭狀物層224，如圖10b所示。在一些實施例中，第一虛置鰭狀物層224的組成為介電材料如半導體的氧化物、半導體的氮化物、半導體的氮氧化物、半導體的碳化物、半導體的碳氮化物、半導體的碳氮氧化物、及/或金屬的氧化物。
如圖1B的步驟116與圖11b所示，形成間隔物(或間隔物層)226與228於鰭狀物208a與208b上。在一些實施例中，間隔物226與228由不同介電材料所形成。
如圖1B的步驟118與圖12b所示，第二虛置鰭狀物層230沉積於工件200’上，包括沉積於間隔物228上。第二虛置鰭狀物層230與第一虛置鰭狀物層224的材料與形成方法類似，因此不重述第二虛置鰭狀物層230的細節於此。
如圖1B的步驟120與圖13b所示，回蝕刻第二虛置鰭狀物層230。在一些實施例中，在回蝕刻第二虛置鰭狀物層230之後，形成蓋層232以保護第二虛置鰭狀物層230。
如圖1C的步驟122與圖14b所示，平坦化工件200’。在圖14b所示的一些實施例中，蓋層232、間隔物226、間隔物228、鰭狀物頂部的硬遮罩層212、介電層215、硬遮罩層220、與第一虛置鰭狀物層224的上表面共平面。在一些實施方式中，採用合適的平坦化技術如化學機械研磨以平坦化工件200’。
如圖1C的步驟124與圖15b所示，選擇性蝕刻間隔物226與228、介電層215、與硬遮罩層220，使鰭狀物208a與208b以及由第一虛置鰭狀物層224與第二虛置鰭狀物層230所形成的虛置鰭狀物自間隔物226與228、介電層215、與硬遮罩層220的上表面凸起。在一些實施例中，步驟124的選擇性蝕刻可採用合適的蝕刻方法如乾蝕刻。
如圖1C的步驟126與圖16b所示，全面氧化物層234可形成於工件200’上，包括形成於鰭狀物208a、鰭狀物208b、與第一虛置鰭狀物層224及第二虛置鰭狀物層230所形成的虛置鰭狀物上。在一些例子中，全面氧化物層234作為額外介電層以用於輸入/輸出節點，且一些其他節點不需額外介電層時可將其移除。
如圖1C的步驟128與圖17b所示，形成虛置閘極結構236於鰭狀物208a與208b的通道區中。在一些實施例中，虛置閘極結構236包括虛置閘極介電層與虛置閘極。在一些實施方式中，虛置閘極介電層可包含氧化矽或其他合適的介電材料，而虛置閘極可包含多晶矽。在一些例子中，一或多個側壁間隔物或襯墊層可形成於虛置閘極結構236上。
如圖1C的步驟130與圖18b所示，步驟130移除鰭狀物208a與208b的源極/汲極區上的鰭狀物頂部的硬遮罩層210與212，亦回蝕刻鰭狀物208a與208b的源極/汲極區中的虛置鰭狀物(由第一虛置鰭狀物層224所形成，且未被任何遮罩層或蓋層覆蓋)。步驟130的結果為露出源極/汲極區中的鰭狀物208a與208b。值得注意的是，虛置閘極結構236覆蓋含有鰭狀物頂部的硬遮罩層210與 212之鰭狀物208a與208b的通道區。
如圖1C的步驟132與圖19b所示，形成磊晶結構238a與238b以及層間介電層242。在一些實施例中，不同導電型態的裝置形成於鰭狀物208a與208b上。舉例來說，n型鰭狀場效電晶體可形成於鰭狀物208a上，而p型鰭狀場效電晶體可形成於鰭狀物208b上，反之亦然。可磊晶形成磊晶結構238a與238b以分別包覆鰭狀物208a與208b。在一些實施方式中，磊晶結構238a與238b的形成方法可採用合適的磊晶製程，比如氣相磊晶、分子束磊晶、或上述之組合。在形成n型鰭狀場效電晶體於鰭狀物208a上，並形成p型鰭狀場效電晶體於鰭狀物208b上的實施例中，磊晶結構238a的組成可為原位摻雜n型摻質如磷的矽，而磊晶結構238b的組成可為原位摻雜p型摻質如硼的矽鍺。在這些實施例中，依序形成磊晶結構238a與238b。舉例來說，在形成磊晶結構238a於鰭狀物208a的源極/汲極區上時，可遮罩鰭狀物208b的源極/汲極區。類似地，在形成磊晶結構238b於鰭狀物208b的源極/汲極區上時，可遮罩鰭狀物208a的源極/汲極區。在圖19b所示的一些實施方式中，形成磊晶結構238a與238b之後，可形成蝕刻停止層240於鰭狀物208a與208b的源極/汲極區上，包括形成於磊晶結構238a與238b上。蝕刻停止層240的組成可為摻雜或未摻雜的氮化矽，或其他合適的介電材料。接著可沉積層間介電層242於工件200’上。在一些例子中，層間介電層242的組成可為氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數的介電材料、其他合適的介電材料、或上述之組合。
如圖1D的步驟134與圖20b所示，形成溝槽244以露出磊晶結構238a與加寬的溝槽216”中的虛置材料218的一部分。在一些實施例中，進行微影製程以形成圖案化遮罩，且圖案化遮罩用於使層間介電層242凹陷並形成溝槽244。在圖20b所示的一些實施例中，溝槽244露出鰭狀物208a與208b之間的虛置材料218的一部分與磊晶結構238a。在一些例子中，採用合適的蝕刻製程如乾蝕 刻以形成凹陷。
如圖1D中的步驟136、圖21b、與圖22b所示，第一源極/汲極接點248形成於磊晶結構238a上並接觸虛置材料218。在一些實施例中，形成第一源極/汲極接點248之前，可形成矽化物246於磊晶結構238a上。為形成矽化物246，可沉積金屬前驅物如鈦於露出的磊晶結構238a上，並進行退火以在金屬前驅物與磊晶結構中的矽之間反應形成鈦矽化物。在這些實施例中，形成矽化物246之後可沉積源極/汲極接點金屬如鎢或釕於溝槽244中，以形成第一源極/汲極接點248。此外，這些實施例中的第一源極/汲極接點248電性耦接至矽化物246並物理接觸虛置材料218。在一些實施方式中，沉積源極/汲極接點金屬之後可進行平坦化製程如化學機械研磨，以移除層間介電層242上的多餘源極/汲極接點金屬。在一些例子中，為保護第一源極/汲極接點248的完整性，可形成介電蓋250於第一源極/汲極接點248上。在一些實施方式中，介電蓋250的形成方法可採用自對準製程，因此可稱作自對準的介電蓋250。
如圖1D的步驟138、圖23b、與24b所示，形成溝槽252以露出磊晶結構238b，並形成第二源極/汲極接點256於磊晶結構238b上的溝槽252中。第二源極/汲極接點256與第一源極/汲極接點248的形成製程類似。形成溝槽252以露出磊晶結構238b的方法採用微影。如圖23b所示，溝槽252與溝槽244不同，即溝槽252不露出虛置材料218。在一些實施例中，形成溝槽252之後，可沉積金屬前驅物如鎳或鈷於露出的磊晶結構238b上，並進行退火使磊晶結構238b中的矽與金屬前驅物之間反應形成矽化物254。在這些實施例中，形成矽化物254之後，可沉積源極/汲極接點金屬如鎢或釕於溝槽252中，以形成第二源極/汲極接點256。此外，在這些實施例中，第二源極/汲極接點256電性耦接至矽化物254。在一些實施方式中，沉積源極/汲極接點金屬之後，可進行平坦化製程如化學機械研磨以移除層間介電層242上的多餘源極/汲極接點金屬。在一些例子中，為保護 第二源極/汲極接點256的完整性，可形成介電蓋258於第二源極/汲極接點256上。
在一些例子中，虛置閘極結構236可由閘極置換製程取代為閘極結構。在閘極置換製程中，移除虛置閘極結構236上的層間介電層242與任何硬遮罩層以形成開口，並露出虛置閘極結構236的上表面。接著經開口進行蝕刻製程，以移除虛置閘極結構236。接著形成高介電常數的閘極介電層於鰭狀物208a與208b的通道區中。舉例來說，高介電常數的閘極介電層可包含氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金、其他合適的高介電常數的介電材料、及/或上述之組合。在一些實施例中，為了增進高介電常數的閘極介電層與鰭狀物208a及208b之間的接合，可形成界面層於高介電常數的閘極介電層之間的通道區中。界面層可包括氧化矽。在形成閘極介電層之後，可沉積閘極金屬於開口中以形成閘極結構的閘極。在一些例子中，可形成一或多個功函數層於閘極上以調整功函數，且可形成一或多個介電層於閘極上以保護閘極。
一些實施例在進行步驟140的其餘步驟之前，以及在形成第一源極/汲極接點248與第二源極/汲極接點256之後，可形成內連線結構260於工件200’上。內連線結構260可包含多個介電層與金屬導電層。
如圖1D的步驟140與圖25b所示，翻轉工件200’並接合至承載晶圓300。在一些實施例中，採用介電層對介電層接合法，將工件200’接合至承載晶圓300。在這些實施例中，形成氧化物層304於第一源極/汲極接點248與第二源極/汲極接點256(或內連線結構260)上，並形成另一氧化物層302於承載晶圓300上。在形成氧化物層302與304之後，可沿著氧化物層304翻轉工件200’，並將工件200’置於承載晶圓300上，使氧化物層302接觸氧化物層304。進行退火以接合氧化物層302與304，使工件200’接合至承載晶圓300。
如圖1D的步驟142與圖26b所示，自第一半導體層202薄化工件 200’，直到露出或達到第二半導體層204a。在一些實施例中，採用平坦化技術如化學機械研磨移除第一半導體層202，以薄化工件200’。在這些實施例中，第一半導體層202與第二半導體層204a之間的組成差異與對平坦化製程的抗性差異，可用來監控平坦化製程的進展並控制工件200’的平坦化。
如圖1E的步驟144與圖27b所示，移除第二半導體層204a與第三半導體層206的一部分，以露出加寬的溝槽216”中的虛置材料218。在一些實施例中，第二半導體層204a的移除方法可採用合適的平坦化技術如化學機械研磨。如圖27b所示，在步驟144平坦化工件200’之後，可露出第三半導體層206中的虛置材料218。此外，在圖27b的實施例中，步驟144亦移除第三半導體層206的一部分與虛置材料218。
如圖1E的步驟146與圖28b所示，移除虛置材料218。在一些實施例中，移除步驟144所露出的虛置材料218以形成溝槽262’，且移除方法可為合適的蝕刻技術。舉例來說，可採用稀氫氟酸蝕刻露出的虛置材料218。
如圖1E的步驟148與圖29b所示，沉積金屬於工件200’上以形成金屬層264’。在一些實施例中，金屬材料沉積於工件200’上，包括沉積於溝槽262’之中與之上。在這些實施例中，可由合適的平坦化技術如化學機械研磨移除溝槽262’之外的多餘金屬。形成金屬層264’的金屬可包含銅、鎢、釕、鎳、鈷、上述之組合、或其他合適金屬。由於移除虛置材料218與形成金屬層264’之後，第一源極/汲極接點248物理接觸虛置材料218，因此第一源極/汲極接點248電性耦接至金屬層264’。在一些實施例中，鰭狀物208a與208b上的內連線層(如第零金屬層)電性耦接至多個源極/汲極接點(如第一源極/汲極接點248)，並經由分佈於工件200’的整個長度/寬度的多個源極/汲極接點電性耦接至金屬層264’。如此一來，圖29b所示的金屬層264’可為埋置電源軌或超電源軌的一部分，其可提供額外的導電路徑至第零金屬層並減少第零金屬層所造成的壓降。
如圖1E的步驟150與圖30b所示，翻轉工件200’並接合至晶圓400。在一些實施例中，氧化物層404形成於工件200’的金屬層264’上，且另一氧化物層402形成於晶圓400上。在這些實施例中，進行退火接合氧化物層402與404，以接合工件200’於晶圓400上。在一些實施例中，晶圓400可為矽晶圓。
如圖1E的步驟152與圖31b所示，自工件200’移除承載晶圓300。在一些實施例中，採用平坦化技術如化學機械研磨以自工件200’移除承載晶圓300。可進行額外製程以完成製作積體電路於工件200’上。舉例來說，可形成額外的金屬內連線結構於工件200’上。
在一些例子中，圖31b中的工件200’可包含互補式金氧半裝置500’，且圖32b顯示互補式金氧半裝置500’的放大圖。互補式金氧半裝置500’包括n型鰭狀場效電晶體如形成於鰭狀物208a上的n型鰭狀場效電晶體，以及p型鰭狀場效電晶體如形成於鰭狀物208b上的p型鰭狀場效電晶體。如圖32b所示，互補式金氧半裝置500’包括金屬層264’。在一些實施例中，互補式金氧半裝置500’中的金屬層264’沿著剖面A-A’的部分包括第一源極/汲極接點248與氧化物層402之間的厚度T2、最小的寬度W2、最大的寬度W3、與穿過第三半導體層206的貫穿深度D2。在一些實施例中，厚度T2介於約40nm至約100nm之間，寬度W2介於約15nm至約25nm之間，寬度W3介於約40nm至約60nm之間，且貫穿深度D2介於約10nm至約50nm之間。在一些例子中，寬度W3大於寬度W2，且寬度W3可為寬度W2的約1.6倍至約4倍。
與習知的積體電路結構與方法相較，圖1A至1E所示的工件200’上的積體電路結構與方法100可提供多種優點。位於鰭狀物208a與208b之間與之下的金屬層264’可作為埋置電源軌或超電源軌的部分，並提供額外導電路徑至鰭狀物208a與208b上的內連線結構，以降低金屬內連線的電阻率而不會占用面積。事實上，由於加寬的金屬層264’提供額外導體，可形成較小的內連線結構於鰭狀 物208a與208b上，並維持相同或提供更好的內連線電阻率。藉由採用虛置材料218作為方法100中的金屬層264’所用的占位物，金屬層264’可經歷較少熱循環且較不具有尖峰(其可能劣化金屬層264’中的導電品質)。此外，第二半導體層204a與第四半導體層204b作為蝕刻停止層與蝕刻阻擋層，可形成加寬的溝槽216”並因此加寬金屬層264’以進一步降低電阻率。
綜上所述，此處提供具有埋置內連線導體的積體電路與其形成方法。在一些實施例中，方法包括：接收基板，其包括第一半導體層、第一半導體層上的第二半導體層、與第二半導體層上的第三半導體層，且第二半導體層不同於第一半導體層與第三半導體層；形成多個鰭狀物於第三半導體層上；形成溝槽於兩個鰭狀物之間，其中溝槽延伸穿過第三半導體層並具有下表面於第二半導體層上；沉積虛置材料於溝槽中；形成閘極結構於鰭狀物的多個通道區上；形成多個源極/汲極結構於鰭狀物的多個源極/汲極區上；接合基板至承載晶圓上；移除第一半導體層與第二半導體層以露出虛置材料；移除溝槽中的虛置材料；沉積導電材料於溝槽中；以及接合基板至矽基板，使導電材料接觸矽基板。
在一些實施例中，第一半導體層與第三半導體層的組成為矽，而第二半導體層的組成為矽鍺。在一些實施方式中，形成溝槽的步驟包括選擇性蝕刻第三半導體層，而實質上不蝕刻第二半導體層。在一些實施例中，基板更包括第四半導體層於第三半導體層上，且第四半導體層不同於第三半導體層。在一些例子中，形成溝槽的步驟包括：形成開口於兩個鰭狀物之間，並穿過第四半導體層；以及經由開口選擇性蝕刻第三半導體層，而實質上不蝕刻第二半導體層與第四半導體層。在一些實施例中，選擇性蝕刻第三半導體層的步驟包括等向蝕刻第三半導體層。在一些實施方式中，虛置材料包括氧化矽、氮化矽、碳氮化矽、碳氮氧化矽、氧化鋁、或其他金屬氧化物。在一些實施方式中，導 電材料包括銅、鎢、鎳、鈷、釕、或上述之組合。
在其他實施例中，方法包括接收基板，其包括第一矽層、第一矽層上的第二矽層、以及第一矽層與第二矽層之間的第一矽鍺層；形成多個鰭狀物於第二矽層上；形成溝槽於兩個鰭狀物之間，其中溝槽延伸穿過第二矽層且具有下表面於第一矽鍺層上；沉積虛置材料於溝槽中；形成閘極結構於鰭狀物的通道區上；形成源極/汲極結構於鰭狀物的源極/汲極區上；接合基板至承載晶圓上；移除第一矽層與第一矽鍺層以露出虛置材料；移除溝槽中的虛置材料；沉積金屬於溝槽中；以及接合基板至第三矽基板，使金屬接觸第三矽基板。
在一些實施例中，形成溝槽的步驟包括選擇性蝕刻第二矽層而實質上不蝕刻第一矽鍺層。在一些實施方式中，基板更包括第二矽鍺層於第二矽層上。在一些例子中，形成溝槽的步驟包括形成開口穿過第二矽鍺層；以及經由開口選擇性蝕刻第二矽層，而實質上不蝕刻第一矽鍺層與第二矽鍺層。在一些實施例中，選擇性蝕刻第二矽層的步驟包括等向蝕刻兩個鰭狀物下的第二矽層。在一些例子中，虛置材料包括氧化矽、氮化矽、碳氮化矽、碳氮氧化矽、氧化鋁、或其他金屬氧化物。在一些實施例中，方法更包括形成源極/汲極接點，其中源極/汲極接點接觸虛置材料。在一些實施方式中，移除第一矽層與第一矽鍺層的步驟包括：採用第一蝕刻製程移除第一矽層；以及採用第二蝕刻製程移除第一矽鍺層，且第一蝕刻製程不同於第二蝕刻製程。
在其他實施例中，積體電路裝置，包括：基板，其包括矽層與矽層上的矽鍺層；多個鰭狀物，位於基板上；以及內連線導體，位於矽層中並延伸於兩個鰭狀物之間。在一些實施方式中，積體電路裝置可更包括：源極/汲極結構，位於鰭狀物之一者上；以及源極/汲極接點，電性連接至源極/汲極結構。源極/汲極接點電性連接至內連線導體。在一些實施方式中，內連線導體自兩個鰭狀物之間延伸穿過矽鍺層至矽層中。在這些實施例中，矽層中的內連線導體 的一部分橫向延伸於矽鍺層與兩個鰭狀物之下。
值得注意的是，此處所述的實施例可用於設計及/或製作任何種類的積體電路或其部分，其可包含多種裝置及/或構件的任一者，比如靜態隨機存取記憶體及/或邏輯電路、被動構件(如電阻、電容、與電感)、主動構件(如p型通道場效電晶體、n型通道場效電晶體、金氧半場效電晶體、互補式金氧半電晶體、雙極性電晶體、高電壓電晶體、高頻電晶體、鰭狀場效電晶體裝置、全繞式閘極裝置、Ω閘極裝置、或Π閘極裝置)、以及應變半導體裝置、絕緣層上半導體裝置、部分空乏絕緣層上半導體裝置、完全空乏絕緣層上半導體裝置、其他記憶體單元、或本技術領域已知的其他裝置。本技術領域中具有通常知識者應理解本發明實施例有利於其他半導體裝置及/或電路(包括其設計與製作方法)。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
D2:貫穿深度
T2:厚度
W2,W3:寬度
215:介電層
248:第一源極/汲極接點
264’:金屬層
404:氧化物層
500’:互補式金氧半裝置

Claims (10)

  1. 一種積體電路裝置的形成方法，包括：接收一基板，其包括一第一半導體層、該第一半導體層上的一第二半導體層、與該第二半導體層上的一第三半導體層，且該第二半導體層不同於該第一半導體層與該第三半導體層；形成多個鰭狀物於該第三半導體層上；形成一溝槽於兩個該些鰭狀物之間，其中該溝槽延伸穿過該第三半導體層並具有一下表面於該第二半導體層上；沉積一虛置材料於該溝槽中；形成一閘極結構於該些鰭狀物的多個通道區上；形成多個源極/汲極結構於該些鰭狀物的多個源極/汲極區上；接合該基板至一承載晶圓上；移除該第一半導體層與該第二半導體層以露出該虛置材料；移除該溝槽中的該虛置材料；沉積一導電材料於該溝槽中；以及接合該基板至一矽基板，使該導電材料接觸該矽基板。
  2. 如請求項1之積體電路裝置的形成方法，其中該第一半導體層與該第三半導體層的組成為矽，而該第二半導體層的組成為矽鍺。
  3. 一種積體電路裝置的形成方法，包括：接收一基板，其包括一第一矽層、該第一矽層上的一第二矽層、以及該第一矽層與該第二矽層之間的一第一矽鍺層；形成多個鰭狀物於該第二矽層上；形成一溝槽於兩個該些鰭狀物之間，其中該溝槽延伸穿過該第二矽層且具有一下表面於該第一矽鍺層上； 沉積一虛置材料於該溝槽中；形成一閘極結構於該些鰭狀物的通道區上；形成多個源極/汲極結構於該些鰭狀物的源極/汲極區上；接合該基板至一承載晶圓上；移除該第一矽層與該第一矽鍺層以露出該虛置材料；移除該溝槽中的該虛置材料；沉積一金屬於該溝槽中；以及接合該基板至一第三矽基板，使該金屬接觸該第三矽基板。
  4. 如請求項3之積體電路裝置的形成方法，其中形成該溝槽的步驟包括選擇性蝕刻該第二矽層而實質上不蝕刻該第一矽鍺層。
  5. 一種積體電路裝置的形成方法，包括：接收一基板，其包括一第一矽層、該第一矽層上的一第一矽鍺層、該第一矽鍺層上的一第二矽層、與該第二矽層上的一第二矽鍺層；形成多個鰭狀物於該第二矽鍺層上；形成一溝槽於兩個該些鰭狀物之間，其中該溝槽延伸穿過該第二矽鍺層且具有下表面於該第二矽層上；選擇性地非等向蝕刻該第二矽層，以加寬該溝槽成一加寬的溝槽；沉積一虛置材料於該加寬的溝槽中；形成一虛置閘極結構於該些鰭狀物的通道區上；形成多個源極/汲極結構於該些鰭狀物的源極/汲極區上；形成一源極/汲極接點以接觸該加寬的溝槽中的該虛置材料；接合該基板至一承載晶圓上；移除該第一矽層與該第一矽鍺層以露出該虛置材料；選擇性移除該加寬的溝槽中的該虛置材料，以露出該源極/汲極接點；以及 沉積一金屬於該加寬的溝槽中。
  6. 如請求項5之積體電路裝置的形成方法，其中該虛置材料包括氧化矽、氮化矽、碳氮化矽、探氮氧化矽、氧化鋁、或氧化鋯。
  7. 一種積體電路裝置，包括：一基板，其包括一矽層與該矽層上的一矽鍺層；多個鰭狀物，位於該基板上；以及一內連線導體，位於該矽層中並延伸於兩個該些鰭狀物之間。
  8. 如請求項7之積體電路裝置，更包括：一源極/汲極結構，位於該些鰭狀物之一者上；以及一源極/汲極接點，電性連接至該源極/汲極結構，其中該源極/汲極接點電性連接至該內連線導體。
  9. 一種積體電路裝置，包括：一第一鰭狀物、一第二鰭狀物、與一第三鰭狀物，位於一矽層上；一內連線導體，位於該第一鰭狀物與該第二鰭狀物之間，並延伸穿過該矽層；以及一虛置鰭狀物，位於該第二鰭狀物與該第三鰭狀物之間。
  10. 一種積體電路裝置，包括：一矽層；一矽鍺層，位於該矽層上；一第一鰭狀物、一第二鰭狀物、與一第三鰭狀物位於該矽鍺層上；一內連線導體，位於該第一鰭狀物與該第二鰭狀物之間，並延伸穿過該矽鍺層；以及一虛置鰭狀物，位於該第二鰭狀物與該第三鰭狀物之間。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264274B2 (en) * 2019-09-27 2022-03-01 Tokyo Electron Limited Reverse contact and silicide process for three-dimensional logic devices
DE102020112203B4 (de) * 2020-03-13 2024-08-08 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte schaltung und verfahren zum einbetten planarer fets mit finfets
US11742247B2 (en) 2020-07-17 2023-08-29 Synopsys, Inc. Epitaxial growth of source and drain materials in a complementary field effect transistor (CFET)
US11915984B2 (en) * 2020-07-17 2024-02-27 Synopsys, Inc. Forming a wrap-around contact to connect a source or drain epitaxial growth of a complimentary field effect transistor (CFET) to a buried power rail (BPR) of the CFET
US12080608B2 (en) 2020-07-17 2024-09-03 Synopsys, Inc. Self-limiting manufacturing techniques to prevent electrical shorts in a complementary field effect transistor (CFET)
US20220238679A1 (en) * 2021-01-22 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20220336355A1 (en) * 2021-04-19 2022-10-20 Samsung Electronics Co., Ltd. Thermal budget enhanced buried power rail and method of manufacturing the same
US11804436B2 (en) 2021-09-03 2023-10-31 International Business Machines Corporation Self-aligned buried power rail cap for semiconductor devices
US11848384B2 (en) 2021-09-27 2023-12-19 International Business Machines Corporation Semiconductor device with airgap spacer formation from backside of wafer
US11990412B2 (en) * 2021-09-29 2024-05-21 International Business Machines Corporation Buried power rails located in a base layer including first, second, and third etch stop layers
US20230197849A1 (en) * 2021-12-16 2023-06-22 Globalfoundries U.S. Inc. Silicon germanium fins and integration methods
US20230197614A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Replacement deep via and buried or backside power rail with backside interconnect structure
US20230317148A1 (en) * 2022-03-31 2023-10-05 Intel Corporation Epitaxial layers of a transistor electrically coupled with a backside contact metal
US20240204067A1 (en) * 2022-12-14 2024-06-20 International Business Machines Corporation Contact structure for power delivery on semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201608702A (zh) * 2014-08-19 2016-03-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US9496260B1 (en) * 2015-12-09 2016-11-15 International Business Machines Corporation Tall strained high percentage silicon germanium fins for CMOS
US20180204932A1 (en) * 2015-06-17 2018-07-19 Intel Corporation Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
US20190088762A1 (en) * 2017-09-15 2019-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US20190096775A1 (en) * 2016-04-25 2019-03-28 International Business Machines Corporation Flipped vertical field-effect-transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1002026A (en) 1909-07-24 1911-08-29 Corp Of Chem Fab Griesheim Elektron Treatment of mercerized cotton goods.
US1026971A (en) 1910-12-24 1912-05-21 Albert H Bullard Coffee preparation.
US1028250A (en) 1911-10-11 1912-06-04 William Henry Morgan Metal tie.
US9997443B2 (en) * 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof
US9755033B2 (en) * 2014-06-13 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
US9755030B2 (en) * 2015-12-17 2017-09-05 International Business Machines Corporation Method for reduced source and drain contact to gate stack capacitance
US10282504B2 (en) 2016-09-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving circuit layout for manufacturability
US10020261B2 (en) 2016-10-14 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Split rail structures located in adjacent metal layers
KR102631912B1 (ko) * 2016-12-15 2024-01-31 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 반도체 장치
US11462536B2 (en) * 2018-09-28 2022-10-04 Intel Corporation Integrated circuit structures having asymmetric source and drain structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201608702A (zh) * 2014-08-19 2016-03-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US20180204932A1 (en) * 2015-06-17 2018-07-19 Intel Corporation Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
US9496260B1 (en) * 2015-12-09 2016-11-15 International Business Machines Corporation Tall strained high percentage silicon germanium fins for CMOS
US20190096775A1 (en) * 2016-04-25 2019-03-28 International Business Machines Corporation Flipped vertical field-effect-transistor
US20190088762A1 (en) * 2017-09-15 2019-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same

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