TW202310405A - 半導體裝置結構 - Google Patents

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江國誠
朱熙甯
鄭嶸健
王志豪
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Abstract

此處說明半導體裝置結構與其形成方法。結構包括介電結構，其包括第一介電層與第二介電層。第一介電層具有相對的第一側壁與第二側壁，且第二介電層接觸第一側壁的至少一部分與第二側壁的至少一部分。結構亦包括第一半導體層與第一側壁相鄰，其中第一半導體層接觸第二介電層。結構更包括第一閘極層圍繞第一半導體層的至少三表面，其中第一閘極層具有面對第二介電層的表面，且閘極層的表面延伸於第二介電層與第一半導體層之間的界面所定義的平面上。

Description

半導體裝置結構
本發明實施例關於全繞式閘極電晶體，更特別關於增加奈米片通道周圍的閘極層的表面覆蓋的結構。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關成本。尺寸縮小亦存在新挑戰。舉例來說，採用奈米線通道的電晶體以增加裝置密度、載子遷移率、以及裝置中的驅動電流。隨著裝置尺寸縮小，需要持續改良處理與製造積體電路的方法。
本發明一實施例關於半導體裝置結構。結構包括介電結構，其包括第一介電層與第二介電層，第一介電層具有相對的第一側壁與第二側壁，且第二介電層接觸第一側壁的至少一部分與第二側壁的至少一部分。結構亦包括第一半導體層與第一側壁相鄰，且第一半導體層接觸第二介電層。結構更包括第一閘極層圍繞第一半導體層的至少三表面，其中第一閘極層具有面對第二介電層的表面，且閘極層的表面延伸於第二介電層與第一半導體層之間的界面所定義的平面上。
本發明另一實施例關於半導體裝置結構。結構包括第一閘極層與第二閘極層，且第二閘極層與第一閘極層相鄰。結構包括第一介電結構位於第一閘極層與第二閘極層之間，且第一介電結構包括第一介電層，具有相對的第一側壁與第二側壁；以及第二介電層，接觸第一側壁的至少一部分與第二側壁的至少一部分。第二介電層的第一部分的第一厚度大於第二介電層的第二部分的第二厚度，且第二部分位於第一介電層與第一閘極層之間。結構亦包括第一半導體層接觸第一側壁上的第二介電層的第一部分，其中第一閘極層圍繞第一半導體層的至少三表面。
本發明又一實施例關於半導體裝置結構的形成方法。方法包括自基板形成第一鰭狀物、第二鰭狀物、與第三鰭狀物，其中第一鰭狀物包括第一組半導體層，第二鰭狀物包括多個第二組半導體層，且第三鰭狀物包括第三組半導體層，且其中第一組半導體層、第二組半導體層、與第三組半導體層各自包括多個第一半導體層與多個第二半導體層。方法亦包括形成第一介電結構於第一鰭狀物與第二鰭狀物之間，其中第一介電結構具有第一介電層與第二介電層，且第二介電層位於第一組半導體層及第二組半導體層與第一介電層的側壁之間並接觸第一組半導體層及第二組半導體層與第一介電層的側壁。方法包括形成第二介電結構於第二鰭狀物與第三鰭狀物之間，其中第二介電結構具有第三介電層與第四介電層，且第四介電層接觸第三介電層的側壁。方法包括形成犧牲閘極堆疊於第一鰭狀物、第二鰭狀物、第三鰭狀物、第一介電結構、與第二介電結構的一部分上，並露出第一鰭狀物、第二鰭狀物、第三鰭狀物、第一介電結構、與第二介電結構的其他部分。方法包括移除犧牲閘極堆疊未覆蓋的第一鰭狀物、第二鰭狀物、與第三鰭狀物的露出部分的一部分。方法包括移除犧牲閘極堆疊以露出第一鰭狀物、第二鰭狀物、與第三鰭狀物的部分。方法包括移除第一組半導體層、第二組半導體層、與第三組半導體層的第二半導體層。方法包括移除不與第一組半導體層及第二組半導體層的第一半導體層接觸的第二介電層的部分。方法包括形成閘極層以圍繞第一組半導體層、第二組半導體層、與第三組半導體層的第一半導體層的至少三表面。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
本發明實施例關於全繞式閘極電晶體如奈米片場效電晶體，其可具有交錯的第一半導體層與第二半導體層的半導體層堆疊形成於基板上。第一半導體層形成電晶體的奈米片通道。移除第二半導體層的部分，使閘極包覆奈米片通道(如第一半導體層)。在本發明實施例中，一或多個奈米片通道貼合至介電結構的兩側，以形成叉狀閘極的奈米片電晶體如叉片電晶體。介電結構上的高介電常數的介電層的部分橫向凹陷或完全移除，使閘極在包覆每一第一半導體層的至少三表面時可延伸更多。如此一來，可更佳地控制奈米片通道。
雖然本發明實施例以奈米片通道場效電晶體作說明，本發明的一些實施方式亦可用於其他製程及/或其他裝置，比如平面場效電晶體、鰭狀場效電晶體、水平全繞式閘極場效電晶體、垂直全繞式閘極場效電晶體、或其他合適裝置。本技術領域中具有通常知識者應理解其他調整亦屬本發明實施例的範疇。在採用全繞式閘極電晶體結構時，可由任何合適方法圖案化全繞式閘極電晶體結構。舉例來說，圖案化結構的方法可為任何合適方法。舉例來說，可採用一或多道光微影製程圖案化結構，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距可小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程以沿著圖案化的犧牲層側壁形成間隔物。接著移除犧牲層，且保留的間隔物或芯之後可用於圖案化全繞式閘極結構。
圖1至24E顯示一些實施例中，製造半導體裝置結構100所用的例示性製程。應理解在圖1至24E所示的製程之前、之中、或之後可提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。步驟或製程的順序可調換。
如圖1所示，半導體層堆疊104形成於基板101上。基板101可為半導體基板。如圖1所示，半導體裝置結構100包括半導體層堆疊104形成於基板101的前側上。基板101包括單晶半導體材料，比如但不限於矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化鎵銦、磷化鎵銻、砷化鎵銻、或磷化銦。在此實施例中，基板101的組成為矽。在一些實施例中，基板101為絕緣層上矽基板，其可包含絕緣層(未圖示)位於兩個矽層之間。在一實施例中，絕緣層為氧化物。
基板101可包括多種區域，其可摻雜雜質(比如具有p型或n型導電性的摻質)。依據電路設計，摻質可為n型場效電晶體所用的硼或p型場效電晶體所用的磷。
半導體層堆疊104包括交錯的且不同材料的半導體層，以利形成多閘極裝置(如奈米片通道場效電晶體或叉片場效電晶體)中的奈米片通道。在一些實施例中半導體層堆疊104包括第一半導體層106 (如106a及106b)與第二半導體層108 (如108a及108b)。在一些實施例中，半導體層堆疊104包括交錯的第一半導體層106與第二半導體層108。第一半導體層106可對準第二半導體層108。第一半導體層106與第二半導體層108的組成可為蝕刻選擇性及/或氧化速率不同的半導體材料。舉例來說，第一半導體層106的組成可為矽，而第二半導體層108的組成可為矽鍺。在一些例子中，第一半導體層106的組成可為矽鍺，而第二半導體層108的組成可為矽。在一些例子中，第一半導體層106或第二半導體層108中的矽鍺的鍺組成%可介於約10%至約80%之間。在一些其他實施例中，第一半導體層106與第二半導體層108的任一者可為或包括其他材料如鍺、碳化矽、砷化鍺、磷化鎵、磷化銦、砷化銦、銻化銦、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦、或任何上述之組合。
在之後的製作階段中，第一半導體層106或其部分可形成半導體裝置結構100的奈米片通道。此處所述的用語奈米片可指奈米尺寸或甚至微米尺寸的任何材料部分，且可具有伸長的形狀，不論此部分的剖面形狀為何。因此此用語可指圓形或實質上圓形剖面的伸長材料部分，或者束狀或棒狀材料部分(其可為圓柱體或具有實質上矩形剖面)。半導體裝置結構100的閘極可圍繞奈米片通道。舉例來說，閘極可圍繞奈米片通道的至少三個表面，且電晶體可為叉片電晶體。半導體裝置結構100可包括奈米片電晶體及/或叉片電晶體。奈米片電晶體可視作奈米線電晶體、全繞式閘極電晶體、多橋通道電晶體、或具有閘極圍繞通道的任何電晶體。
值得注意的是，雖然圖1顯示交錯設置的兩個第一半導體層106與兩個第二半導體層108，其僅用於說明目的而非侷限本發明實施例至請求項未實際記載處。可以理解的是，可形成任意數目的第一半導體層106與第二半導體層108於半導體層堆疊104中，其數目取決於半導體裝置結構100所用的通道之預定數目。在一些實施例中，第一半導體層106的數目(如通道數目)可介於3至8之間。
第一半導體層106與第二半導體層108的形成方法可為任何合適的沉積製程如磊晶。舉例來說，磊晶成長半導體層堆疊104之層狀物的方法，可進行分子束磊晶製程、有機金屬化學氣相沉積製程、及/或其他合適的磊晶成長製程。
基板101可包含犧牲層107於半導體層堆疊104上。犧牲層107在後續製程時可保護半導體層堆疊104，且可在形成犧牲閘極堆疊(圖12A)之前一起移除覆層(圖10)與犧牲層107。在半導體層堆疊104的第一半導體層106為矽的例子中，犧牲層107可包括磊晶成長於第一半導體層106上的矽鍺。
第一半導體層106各自的厚度可介於約5 nm至約30 nm之間。第二半導體層108各自的厚度可等於、小於、或大於第一半導體層106的厚度。在一些實施例中，第二半導體層108各自的厚度可介於約2 nm至約50 nm之間。最後可移除第二半導體層108，以定義半導體裝置結構100所用的相鄰通道之間的垂直距離。犧牲層107的厚度可等於、小於、或大於第一半導體層106的厚度。犧牲層107的厚度可為約2 nm至50 nm。第一半導體層106、第二半導體層108、與犧牲層107的厚度可依據應用及/或裝置效能考量而改變。
遮罩結構110形成於犧牲層107上。遮罩結構110可包括含氧層(未圖示)與含氮層(未圖示)。含氧層可為墊氧化物層如氧化矽層。含氮層可為墊氮化物層如氮化矽。遮罩結構110的形成方法可為任何合適的沉積製程，比如化學氣相沉積。
圖2係一些實施例中，製造半導體裝置結構100的多種階段之一的透視圖。如圖2所示，自半導體層堆疊104形成鰭狀結構112 (如112a至112c)。鰭狀結構112各自具有上側部分(含第一半導體層106與第二半導體層108)與井部116 (由基板101形成)。鰭狀結構112的製作方法可採用多重圖案化步驟，包括光微影與蝕刻製程。蝕刻製程可包括乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他合適製程。光微影製程可包括形成光阻層(未圖示)於硬遮罩層上、曝光光阻層至一圖案、進行曝光後烘烤製程、以及顯影光阻層以形成含光阻層的遮罩單元。在一些實施例中，圖案化光阻層以形成遮罩單元的方法，可採用電子束微影製程。蝕刻製程可形成溝槽114 (如114a及114b)於未保護的區域中，以穿過遮罩結構110、穿過半導體層堆疊104、並穿入基板101中，並留下多個延伸的鰭狀結構112 (如112a、112b、及112c)。溝槽114沿著X方向延伸。溝槽114的蝕刻方法可採用乾蝕刻(如反應性離子蝕刻)、濕蝕刻、及/或上述之組合。
如圖2所示，形成不同寬度的溝槽114a及114b於鰭狀結構112a、112b、及112c之間。溝槽114a形成於鰭狀結構112a與鰭狀結構112b之間，且具有寬度W01。溝槽114b形成於鰭狀結構112b與鰭狀結構112c之間，且具有寬度W02。寬度W02可等於、小於、或大於溝槽114a的寬度W01。在圖2所示的實施例中，寬度W01大於寬度W02。一旦鰭狀結構112a、112b、及112c的寬度依據半導體裝置結構100所需的裝置通道寬度變化，即可改變溝槽114a及114b的寬度。如上所述，第一半導體層106可做為奈米片及/或叉片電晶體裝置中的通道。具有較寬通道的裝置，比如自鰭狀結構112a及112b製作的裝置，較適於高速應用如NAND裝置。具有較窄通道的裝置，比如自鰭狀結構112b及112c製作的裝置，較適於低能耗與低漏電流的應用如反相器裝置。因此寬度較寬的溝槽(如溝槽114a)可形成於需要較高電壓電流及/或較高效能的裝置或電晶體的區域中，而寬度較窄的溝槽(如溝槽114b)可形成於需要較大密度的裝置或電晶體的區域中。
圖3係一些實施例中，半導體裝置結構100於多種製造階段之一的透視圖。如圖3所示，形成鰭狀結構112之後，可形成絕緣材料118於基板101上。絕緣材料118填入相鄰的鰭狀結構112之間的溝槽114 (圖2)，直到鰭狀結構112埋置於絕緣材料118中。接著可進行平坦化步驟如化學機械研磨法及/或回蝕刻法，以露出鰭狀結構112的頂部。絕緣材料118的組成可為氧化矽、氮化矽、氮氧化矽、碳氮氧化矽、碳氮化矽、氟矽酸鹽玻璃、低介電常數的介電材料、或任何合適的介電材料。絕緣材料118的形成方法可為任何合適方法，比如低壓化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。
圖4係一些實施例中，半導體裝置結構100於多種製造階段之一的透視圖。如圖4所示，使絕緣材料118凹陷以形成隔離區120。絕緣材料118的凹陷可露出鰭狀結構112的部分如半導體層堆疊104。絕緣材料118的凹陷可露出相鄰的鰭狀結構112之間的溝槽114。隔離區120的形成方法可採用合適製程，比如乾蝕刻製程、濕蝕刻製程、或上述之組合。絕緣材料118的上表面可齊平或略低於接觸井部116 (由基板101形成)的第二半導體層108b的表面。之後可由任何合適製程如化學機械研磨製程移除遮罩結構110。
圖5至11係一些實施例中，半導體裝置結構的多種製造階段沿著圖4的剖面A-A的剖視圖。如圖5所示，半導體裝置結構100具有沿著Y方向形成的三個鰭狀結構112a、112b、及112c。鰭狀結構112a可具有第一寬度W1，且鰭狀結構112b及112c可各自具有第二寬度W2。在圖5所示的實施例中，第一寬度W1大於第二寬度W2。第一寬度W1與第二寬度W2可對應裝置的通道寬度。
如上所述，相鄰的鰭狀結構112a、112b、及112c之間的距離可依據形成於區域中的裝置而改變。在一些實施例中，用於形成類似裝置的相鄰鰭狀結構可隔有第一距離D1，而用於形成不同裝置的相鄰鰭狀結構可隔有第二距離D2。相鄰鰭狀結構之間的第一距離D1或第二距離D2可由一鰭狀結構的第一側壁與面對第一側壁的相鄰鰭狀結構的第二側壁之間的距離所定義。在圖5所示的實施例中，第一距離D1大於第二距離D2。鰭狀結構112b及112c之間的第二距離D2較小(比如鰭狀物對鰭狀物的空間減少)，之後形成於溝槽114b中的第一介電結構130的層狀物(圖7)可能合併(圖6)，而沉積第一介電結構130的層狀物之後的鰭狀結構112a及112b之間的溝槽114a維持開放(因第一距離D1較寬)。第一介電結構130的層狀物合併，使奈米片通道貼合至第一介電結構130的兩側而在後續階段中形成叉片電晶體。鰭狀物對鰭狀物的空間減少與叉狀閘極奈米片電晶體，可增加裝置密度(就算通道寬度較大)並擴充面積與效能。
依據應用，溝槽114c及114d的寬度可對應第一距離D1或第二距離D2。在一些實施例中，寬度對應第一寬度W1的鰭狀結構(未圖示)可與鰭狀結構112a相鄰並與鰭狀結構112a隔有溝槽114d。類似地，寬度對應第二寬度W2的鰭狀結構(未圖示)可與鰭狀結構112c相鄰並與鰭狀結構112c隔有溝槽114c。
在圖6中，形成第一介電層126於半導體裝置結構100的露出表面之上，以及溝槽114a、114b (圖5)、114c、及114d之中。第一介電層126可包括高介電常數的材料，其介電常數大於或等於7。例示性的材料可包括但不限於氧化鉿、氧化鋯、氧化鉿鋁、氧化鉿矽、氧化鋁、或類似物。第一介電層126的形成方法可為順應性製程如原子層沉積製程。第一介電層126可形成於溝槽114a、114b、114c、及114d的底部的絕緣材料118之露出表面之上，以及鰭狀結構112a、112b、及112c的露出部分(如第一半導體層106、第二半導體層108、與犧牲層107)之上。第一介電層126可具有實質上相同的厚度，比如約0.5 nm至約10 nm。
接著形成第二介電層128於溝槽114a及114b (圖5)之中的第一介電層126上，以及鰭狀結構112a、112b、及112c上。第二介電層128填滿溝槽114b (因第二距離D2小)但不填滿溝槽114a。第二介電層128可包括低介電常數的介電材料，比如介電材料小於7的材料。在一些實施例中，第二介電層128為含矽的低介電常數的介電材料，比如氧化矽、氮化矽、碳氮化矽、碳氧化矽、或碳氮氧化矽。第二介電層128的形成方法可為順應性製程如原子層沉積製程。第二介電層128的厚度可為約5 nm至約30 nm。若第二介電層128的厚度小於約5 nm，則無法填滿溝槽114b。另一方面，若第二介電層128的厚度大於30 nm，則增加製造成本而無明顯優點。
接著如圖7所示，使第一介電層126與第二介電層128凹陷。使第一介電層126與第二介電層128凹陷的方法可為任何合適的移除製程，比如乾蝕刻、濕蝕刻、或上述之組合。移除製程可為選擇向蝕刻製程，其可移除第一介電層126與第二介電層128，但不蝕刻犧牲層107、第一半導體層106、第二半導體層108、與絕緣材料118。由於溝槽114a不完全填滿且在Y方向中的尺寸(如第一距離D1)大於溝槽114b在Y方向中的尺寸(見圖5)，蝕刻劑對溝槽114a (圖6)中的第一介電層126與第二介電層128的移除量，大於對溝槽114b (圖5)中的第一介電層126與第二介電層128的移除量。
如此一來，溝槽114a中的第一介電層126與第二介電層128的蝕刻速率，大於溝槽114b中的第一介電層126與第二介電層128的蝕刻速率。在第一介電層126與第二介電層128包括不同材料的例子中，可進行第一蝕刻製程使第二介電層128凹陷，接著進行第二蝕刻製程使第一介電層126凹陷。
進行移除製程，直到完全蝕刻移除溝槽114a、114c、及114d中的第一介電層126與第二介電層128。移除製程亦移除絕緣材料118與鰭狀結構112a、112b、及112c的露出表面上的第一介電層126與第二介電層128。移除製程可移除半導體裝置結構100的露出表面上的第一介電層126與第二介電層128，除了填入溝槽114b (圖5)的第一介電層126與第二介電層128。溝槽114b中的第一介電層126與第二介電層128在此處可視作第一介電結構130。第二介電層128的側壁127 (如127a及127b)與底部129可接觸第一介電層126。側壁127a與側壁127b相對，而底部129連接側壁127a與側壁127b。第一介電層126的第一厚度T1對應上述的第一介電層126的厚度，而第二介電層128具有第二厚度T2，且第二厚度T2大於第一厚度T1。
接著如圖8所示，形成覆層132於半導體層堆疊104、第一介電結構130 (如第一介電層126的上表面與第二介電層128的上表面)、與絕緣材料118的露出表面上。覆層132的形成方法可為順應性製程如原子層沉積製程。覆層132可具有實質上相同的厚度，比如約1 nm至約10 nm。鰭狀結構112a、112b、及112c的側壁上的覆層132的厚度，可定義移除覆層132之後形成第二介電結構134 (圖10)與閘極層182 (圖21A)於其中的空間。因此若覆層132的厚度大於約10 nm，則可能填滿溝槽114a，造成第二介電結構134與閘極層無法形成於溝槽114a (圖9)中。在一些實施例中，覆層132包括半導體材料。在一些實施例中，覆層132與第二半導體層108的組成為具有相同蝕刻選擇性的相同材料。舉例來說，覆層132與第二半導體層108包括矽鍺。之後可移除覆層132與第二半導體層108以產生閘極層所用的空間。
接著如圖9所示，移除覆層132的部分。移除覆層132的方法可為任何合適的移除製程，比如乾蝕刻、濕蝕刻、或上述之組合。移除製程可為非等向蝕刻製程，以移除鰭狀結構112a、112b、及112c的水平表面(比如犧牲層107、第一介電層126、與第二介電層128的上表面)以及絕緣材料118之上的覆層132。移除製程不移除鰭狀結構112a、112b、及112c的垂直表面上的覆層132。
接著如圖10所示，形成第二介電結構134於溝槽114a、114c、及114d (圖9)中。第二介電結構134包括第三介電層136，以及第四介電層138形成於第三介電層136上。第三介電層136可包括高介電常數的材料，比如介電常數大於或等於7的材料。在一些實施例中，第三介電層136與第一介電層126可包括相同材料。第四介電層138可包括低介電常數的材料，比如介電常數低於7的材料。在一些實施例中，第四介電層138為含矽的低介電常數的介電材料，比如碳氮化矽、碳氧化矽、或碳氮氧化矽。在一些實施例中，第四介電層138與第二介電層128包括相同材料。第二介電結構134的形成方式可與第一介電結構130的形成方式類似。舉例來說，第三介電層136可形成於覆層132之上；溝槽114a、114c、及114d的底部的絕緣材料118的露出表面之上；以及第一介電結構的露出部分(比如第一介電層126與第二介電層128的上表面)之上，且其形成方法可採用順應性製程如原子層沉積製程。第三介電層136可具有實質上相同的厚度，比如約1 nm至約30 nm。
接著形成第四介電層138於溝槽114a、114c、及114d之中，以及鰭狀結構112a、112b、及112c與第一介電結構130之上。第四介電層138的形成方法可為可流動的製程如可流動的化學氣相沉積製程。第四介電層138的厚度可為約2 nm至約15 nm。第四介電層138的材料可填入溝槽114a、114c、及114d。因此若第四介電層138的厚度小於約2 nm，則不填滿溝槽114a、114c、及114d。
接著進行平坦化製程，使第三介電層136、覆層132、犧牲層107、第四介電層138、第一介電層126、與第二介電層128的上表面共平面，如圖10所示。平坦化製程可為任何合適製程如化學機械研磨製程。平坦化製程可形成第二介電結構134於溝槽114a、114c、及114d中(圖9)。第四介電層138的側壁133 (如133a及133b)與底部135接觸第三介電層136。側壁133a與側壁133b相對，而底部135連接側壁133a與側壁133b。第三介電層136的第三厚度T3對應上述的第三介電層136的厚度，而第四介電層138的第四厚度T4大於第三厚度T3。第三介電層136的第三厚度T3可大於、等於、或小於第一介電層126的第一厚度T1。在一些實施例中，第三厚度T3與第一厚度T1實質上相同，其可為約1 nm至約10 nm。在一些實施例中，第三厚度T3小於第一厚度T1。在一些實施例中，第三厚度T3大於第一厚度T1。類似地，第四介電層138的第四厚度T4可大於、等於、或小於第二介電層128的第二厚度T2。在一實施例中，第四厚度T4等於第二厚度T2，其可為約5 nm至約40 nm。在一些實施例中，第四厚度T4小於第二厚度T2。在一些實施例中，第四厚度T4大於第二厚度T2。
在圖11中，使覆層132凹陷，並移除犧牲層107。使覆層132凹陷的步驟可為任何合適的蝕刻製程，比如乾蝕刻、濕蝕刻、或上述之組合。可控制蝕刻製程，使保留的覆層132與半導體層堆疊104中最頂部的第一半導體層106的上表面140實質上齊平。在覆層132與犧牲層107的組成為矽鍺的例子中，蝕刻製程可為選擇性蝕刻製程以移除覆層132與犧牲層107，但不移除第一介電結構130與第二介電結構134的層狀物。移除犧牲層107可露出鰭狀結構112a、112b、及112c的上表面。
圖12A係一些實施例中，半導體裝置結構100的多種製作階段之一的透視圖。圖12B及12C係一些實施例中，半導體裝置結構分別沿著圖12A的剖面B-B與剖面C-C的剖視圖。剖面C-C在鰭狀結構112c沿著X方向的平面中。剖面B-B為垂直於剖面C-C的平面，且在犧牲閘極堆疊142沿著Y方向的平面中。如圖12A所示，可形成一或多個犧牲閘極堆疊142於半導體裝置結構100上。犧牲閘極堆疊142可各自包括犧牲閘極介電層144、犧牲閘極層146、與遮罩結構148。犧牲閘極介電層144可包括一或多層的介電材料，比如氧化矽、氮化矽、高介電常數的介電材料、及/或其他合適的介電材料。在一些實施例中，在一些實施例中，犧牲閘極介電層144的沉積方法可為化學氣相沉積製程、次壓化學氣相沉積製程、可流動的化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、或其他合適製程。犧牲閘極層146可包括多晶矽。遮罩結構148可包括含氧層150與含氮層152。犧牲閘極層146與遮罩結構148的形成方法可為多種製程如層狀物沉積，比如化學氣相沉積(包括低壓化學氣相沉積或電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍、其他合適的沉積技術、或上述之組合。
犧牲閘極堆疊142的形成方法可先沉積犧牲閘極介電層144、犧牲閘極層146、與遮罩結構148的毯覆層，接著進行圖案化與蝕刻製程。舉例來說，圖案化製程可包括微影製程(如光微影或電子束微影)，其可進一步包括塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(如旋乾及/或硬烘烤)、其他合適的微影技術、及/或上述之組合。在一些實施例中，蝕刻製程可包括乾蝕刻(如反應性離子蝕刻)、濕蝕刻、其他蝕刻方法、及/或上述之組合。藉由圖案化犧牲閘極堆疊142，可部分露出犧牲閘極堆疊142的兩側上的鰭狀結構112a、112b、及112c的半導體層堆疊104。雖然圖式中具有兩個犧牲閘極堆疊142，但犧牲閘極堆疊142的數目不限於2。在一些實施例中，可沿著X方向配置超過兩個犧牲閘極堆疊142。
接著形成間隔物154於犧牲閘極堆疊142的側壁上。間隔物154的形成方法可為先沉積順應性的層狀物，接著回蝕刻順應性的層狀物以形成側壁間隔物154。舉例來說，間隔物材料層可順應性地位於半導體裝置結構100的露出表面上。順應性的間隔物材料層的形成方法可為原子層沉積製程。之後在間隔物材料層上進行非等向蝕刻，其可採用反應性離子蝕刻。在非等向蝕刻製程時，自水平表面如鰭狀結構112a、112b、及112c、覆層132、第三介電層136、與第四介電層138的頂部移除大部分的間隔物材料層，以留下間隔物154於垂直表面(如犧牲閘極堆疊142的側壁)上。間隔物154的組成可為介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、及/或上述之組合。
圖13A及13B係一些實施例中，半導體裝置結構分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。剖面A-A為垂直於剖面C-C的平面，且沿著Y方向越過源極/汲極區。在圖13A及13B中，採用一或多道合適的蝕刻製程如乾蝕刻、濕蝕刻、或上述之組合，可選擇性地使犧牲閘極堆疊142與間隔物154未覆蓋的鰭狀結構112a、112b、及112c的露出部分(圖12A)、覆層132的露出部分、第一介電層126與第二介電層128的露出部分、與第三介電層136與第四介電層138的露出部分凹陷。在一些實施例中，移除鰭狀結構112a、112b、及112c的半導體層堆疊104的露出部分，以露出基板101的井部116的部分。如圖13A所示，使鰭狀結構112a、112b、及112c的露出部分凹陷至齊平或低於絕緣材料118的上表面156。蝕刻製程可使鰭狀結構112a、112b、及112c的露出部分與覆層132的露出部分凹陷。
在一些實施例中，蝕刻製程可減少第一介電層126與第二介電層128 (如第一介電結構130)的露出部分的高度，以及第三介電層136與第四介電層138 (如第二介電結構134)的露出部分的高度，如圖13A所示。因此犧牲閘極堆疊142與間隔物154之下的第三介電層136具有高度H1，而位於磊晶源極/汲極結構160 (圖15A)之間的第三介電層136具有高度H2，且高度H2小於高度H1。高度H1可為約10 nm至30 nm。第二介電結構134具有高度H1的部分可用於切開閘極層，而第二介電結構134具有高度H2的部分位於源極/汲極區中以分開源極區與汲極區。因此若高度H1小於約10 nm，則無法充分切開閘極層。另一方面，若高度H2大於約30 nm，則增加製造成本而無明顯優點。類似地，磊晶源極/汲極結構160之間的第一介電層126的高度(圖15A)，小於犧牲閘極堆疊142與間隔物154之下的第一介電層126的高度。
在此階段中，犧牲閘極堆疊142與間隔物154之下的半導體層堆疊104的末端部分具有實質上平坦的表面，其可與對應的間隔物154齊平，如圖13B所示。在一些實施例中，稍微橫向蝕刻犧牲閘極堆疊142與間隔物154之下的半導體層堆疊104的末端部分。
圖14A及14B係一些實施例中，半導體裝置結構分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。在圖14B中，移除每一第二半導體層108的邊緣部分與覆層(未圖示)的邊緣部分以形成間隙。在一些實施例中，選擇性濕蝕刻製程移除第二半導體層108的部分，但不移除第一半導體層106。舉例來說，在第二半導體層108的組成為矽鍺且第一半導體層106的組成為矽的例子中，可採用含氨與過氧化氫的混合物的選擇性濕蝕刻。
接著形成介電間隔物158於移除第二半導體層108與覆層所留下的間隙中，如圖14B所示。在一些實施例中，介電間隔物158的組成可為低介電常數的介電材料，比如氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或氮化矽。在一些實施例中，介電間隔物158的形成方法可為先採用順應性的沉積製程如原子層沉積以形成順應性的介電層，接著進行非等向蝕刻以移除介電間隔物158以外的順應性介電層的部分。第一半導體層106在非等向蝕刻製程時可保護介電間隔物158。
圖15A及15B係一些實施例中，半導體裝置結構分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。在圖15A及15B中，磊晶源極/汲極結構160形成於鰭狀結構112a、112b、及112c的井部116上。磊晶源極/汲極結構160可包括一或多層的矽、磷化矽、碳化矽、或碳磷化矽以用於n型通道的場效電晶體，或者一或多層的矽、矽鍺、或鍺以用於p型通道的場效電晶體。磊晶源極/汲極結構160可垂直成長與水平成長以形成晶面，齊可對應基板101所用的材料的結晶平面。磊晶源極/汲極結構160的形成方法可為採用化學氣相沉積、原子層沉積、或分子束磊晶的磊晶成長方法。磊晶源極/汲極結構160接觸第一半導體層106與介電間隔物158，如圖15B所示。磊晶源極/汲極結構160可為源極/汲極區。舉例來說，成對的磊晶源極/汲極結構160之一位於半導體層堆疊104的一側上且可為源極區，而成對的磊晶源極/汲極結構160的另一者位於半導體層堆疊104的另一側上且可為汲極區。一對磊晶源極/汲極結構160包括以通道(如第一半導體層106)連接的源極磊晶結構與汲極磊晶結構。在本發明實施例中，用語源極與汲極可交換使用，且其結構實質上相同。
在形成磊晶源極/汲極結構160之後，可形成接點蝕刻停止層162於磊晶源極/汲極結構160、第一介電結構130、第二介電結構134、與犧牲閘極堆疊142上，如圖15A及15B所示。接點蝕刻停止層162可包括含氧材料或含氮材料，比如氮化矽、碳氮化矽、氮氧化矽、氮化碳、氧化矽、碳氧化矽、類似物、或上述之組合。接點蝕刻停止層162的形成方法可為化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或任何合適的沉積技術。在一些實施例中，接點蝕刻停止層162為原子層沉積製程所形成的順應層。接著形成層間介電層164於接點蝕刻停止層162上。層間介電層164所用的材料可包括四乙氧基矽烷的氧化物、未摻雜的矽酸鹽玻璃、摻雜氧化矽(如硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃、或硼矽酸鹽玻璃)、及/或其他合適的介電材料。層間介電層164的沉積方法可為電漿輔助化學氣相沉積製程或其他合適的沉積技術。在一些實施例中，形成層間介電層164之後，可對半導體裝置結構100進行熱製程以退火層間介電層164。
圖16A及16B係一些實施例中，半導體裝置結構分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。在圖16A及16B中，進行平坦化製程以露出犧牲閘極層146。平坦化製程可為任何合適製程如化學機械研磨製程。平坦化製程可移除犧牲閘極堆疊142上的接點蝕刻停止層162與層間介電層164的部分。層間介電層164可凹陷至低於犧牲閘極層146的頂部。在一些例子中，含氮層(未圖示)如碳氮化矽層可形成於凹陷的層間介電層164上，以在後續的蝕刻製程時保護層間介電層164。
圖17A及17B係一些實施例中，半導體裝置結構100分別沿著圖12A的剖面B-B與剖面C-C的剖視圖。如圖17A及17B所示，移除犧牲閘極層146 (圖16B)與犧牲閘極介電層144 (圖16B)，以露出覆層132與半導體層堆疊104的上表面。可先由任何合適製程移除犧牲閘極層146，比如乾蝕刻、濕蝕刻、或上述之組合。接著可移除犧牲閘極介電層144，其可進行任何合適製程如乾蝕刻、濕蝕刻、或上述之組合。在一些實施例中，可採用濕蝕刻劑如氫氧化四甲基銨溶液以選擇性移除犧牲閘極層146，而不蝕刻間隔物154、第一介電結構130、第二介電結構134、與接點蝕刻停止層162。
圖18A及18B係一些實施例中，半導體裝置結構100分別沿著圖12A的剖面B-B與剖面C-C的剖視圖。如圖18A及18B所示，移除覆層132與第二半導體層108。移除製程可露出介電間隔物158與第一半導體層106。移除製程可為任何合適製程，比如乾蝕刻、濕蝕刻、或上述之組合。移除製程可為選擇性蝕刻製程，其移除覆層132與第二半導體層108，但不移除第一半導體層106、間隔物154、第一介電結構130、第二介電結構134、與接點蝕刻停止層162。在覆層132與第二半導體層108的組成為矽鍺且第一半導體層106的組成為矽的例子中，可採用含氨與過氧化氫的混合物的選擇性濕蝕刻。蝕刻製程可形成開口166，並留下自第一介電結構130的第一側121與第二側123 (與第一側121相對)凸起的第一半導體層106 (如第一半導體層106a及106b)。具體而言，第一半導體層106a及106b各自具有第一末端以接觸第一介電層126，以及遠離第一末端的第二末端，如圖18A及18B所示。開口166中可露出介電間隔物158未覆蓋的第一半導體層106的部分。第一半導體層106各自作為奈米片電晶體或叉狀閘極奈米片電晶體的奈米片通道。
圖19A係一些實施例中，半導體裝置結構100沿著圖12A的剖面B-B的剖視圖。如圖19A所示，移除覆層132與第二半導體層108之後，移除製程可使第一介電層126與第三介電層136凹陷。移除製程為受控的等向製程，因此移除第二介電層128的露出表面(如側壁127a及127b)上的第一介電層126的部分，而第二介電層128與第一半導體層106a之間的第一介電層126維持實質上完整。圖19B顯示一些實施例中，圖19A所示的半導體裝置結構100的一部分的區域168的放大圖。如圖所示，位於第二介電層128與第一半導體層106a之間的第一介電層126具有第一厚度T1，而第二介電層128的露出側壁127上的第一介電層126具有第五厚度T5，且第五厚度T5小於第一厚度T1 (圖7)。第一厚度T1與第五厚度T5的比例(T1/T5)可為約2:1至約6:1。在一些實施例中，第五厚度T5比第一厚度T1少約1 nm至約5 nm。
在一些實施例中，以移除製程完全移除未接觸第一半導體層106a的第一介電層126的部分，如圖19C所示。由於採用等向移除製程，亦可移除第二介電層128與第一半導體層106a之間的第一介電層126的邊緣部分(如虛線圈176所標示)，以形成第一介電層126與第一半導體層106a之間的界面174附近的刻面或凹陷。刻面或凹陷使閘極182可提供較大的表面覆蓋於第一半導體層106b周圍，因此對奈米片通道(如第一半導體層106a及106b)的電性控制較佳。
在一些實施例中，在使第一介電層126凹陷時可同時移除第三介電層136的部分。在一些實施例中，移除製程可完全移除第三介電層136的露出部分。
在任何情況下，橫向凹陷或移除第一介電層126，可增加第一半導體層106b周圍的閘極層182的表面覆蓋(圖21A)。具體而言，閘極層182朝第二介電層128延伸於第一介電層126與第一半導體層106a之間的界面174所定義的平面上。舉例來說，高介電常數的介電層180 (圖20)的厚度可小於第一厚度T1與第五厚度T5之間的差異。因此閘極層182可延伸於界面174所定義的平面上。由於閘極層182提供較大的表面覆蓋於第一半導體層106b周圍，可對奈米片通道(如第一半導體層106a及106b)具有較佳的電性控制，因此減少關閉狀態中的漏電流。因此若第一厚度T1與第五厚度T5的比例小於約2:1，則閘極層182的延伸對奈米片通道無法充分提供所需的電性控制。另一方面，若第一厚度T1與第五厚度T5的比例大於約6:1，則增加製造成本而無明顯優點。
移除第一介電層126與第三介電層136所用的製程可為任何合適製程，比如乾蝕刻、濕蝕刻、或上述之組合。在第一介電層126與第三介電層136的組成為相同材料如碳氧化矽的例子中，移除製程可為選擇性蝕刻製程，其可移除第一介電層126與第三介電層136，但不移除第一半導體層106、間隔物154、第二介電層128、第四介電層138、與接點蝕刻停止層162。
圖20係一些實施例中，半導體裝置結構100沿著圖12A的剖面B-B的剖視圖。如圖20所示，形成界面層178以圍繞第一半導體層106 (如第一半導體層106a及106b)的至少三表面(除了接觸第一介電層126的表面)。在一些實施例中，界面層178可形成於第一半導體層106上，但不形成第一介電層126上。在一些實施例中，界面層178亦可形成於基板101的井部116的露出表面上。界面層178可為或包括含氧材料或含矽材料，比如氧化矽、氮氧化矽、氮氧化物、矽酸鉿、或類似物。界面層178的形成方法可為化學氣相沉積、原子層沉積、或任何合適的順應性沉積技術。在一實施例中，界面層178的形成方法可採用原子層沉積。界面層178的厚度選擇依據裝置效能考量。在一些實施例中，界面層178的厚度為約0.5 nm至約2 nm。
接著形成高介電常數的介電層180於半導體裝置結構100的露出表面上。在一些實施例中，高介電常數的介電層180形成於界面層178、絕緣材料118、與第一介電結構130與第二介電結構134 (如第一介電層126與第三介電層136)的露出表面上，如圖24A及24B所示。高介電常數的介電層180可為或包括氧化鉿、矽酸鉿、氮氧化鉿矽、氧化鉿鋁、氧化鉿鑭、氧化鉿鋯、氧化鉿鉭、氧化鉿鈦、氧化鑭、氧化鋁、氧化鋁矽、氧化鋯、氧化鈦、氧化鉭、氧化釔、氮氧化矽、或其他合適的高介電常數材料。在一些實施例中，高介電常數的介電層180與犧牲閘極介電層144可為或包括相同材料。高介電常數的介電層180可為順應性的層狀物，其形成方法可為順應性製程如原子層沉積製程或化學氣相沉積製程。高介電常數的介電層180的厚度可為約0.5 nm至約3 nm，其可依據應用而變化。
圖21A係一些實施例中，半導體裝置結構100沿著圖12A的剖面B-B的剖視圖。圖21B係一些實施例中，半導體裝置結構100沿著圖12A的剖面C-C的剖視圖。在圖21A中，形成界面層178與高介電常數的介電層180之後，可形成閘極層182於定義在兩個相鄰的介電結構之間(比如第一介電結構130與第二介電結構134之間、兩個相鄰的第一介電結構130之間、或兩個相鄰的第二介電結構134之間)的空間中。閘極層182形成於圍繞第一半導體層106a及106b各自的一部分的高介電常數的介電層180之上，以及接觸第一介電結構130、第二介電結構134、與絕緣材料118的高介電常數的介電層180之上。閘極層182可包括一或多層的導電材料，比如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、氮化鈦、氮化鎢、鈦鋁、氮化鈦鋁、碳氮化鉭、碳化鉭、氮化鉭矽、金屬合金、其他合適材料、及/或上述之組合。閘極層182的形成方法可為物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、或其他合適方法。閘極層182亦可沉積於第一介電結構130與第二介電結構134上。
圖22A及22B係一些實施例中，半導體裝置結構分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。在圖22A及22B中，形成導電結構137穿過層間介電層164與接點蝕刻停止層162，以經由矽化物層139接觸磊晶源極/汲極結構160。導電結構137的組成可為或包括釕、鉬、鈷、鎳、鎢、鈦、鉭、銅、鋁、鈦、氮化鈦、或氮化鉭。矽化物層139的組成可為金屬或金屬合金矽化物，且金屬包括貴金屬、耐火金屬、稀土金屬、上述之合金、或上述之組合。一旦形成導電結構137，可進行平坦化製程如化學機械研磨以露出閘極層182的上表面，如圖22B所示。
圖23A係一些實施例中，半導體裝置結構100沿著圖12A的剖面B-B的剖視圖。圖23B係一些實施例中，半導體裝置結構100沿著圖12A的剖面C-C的剖視圖。在圖23A中，使閘極層182凹陷至與第二介電層128的上表面183與第四介電層的上表面185等高。使閘極層182凹陷的方法可為任何合適製程，比如乾蝕刻、濕蝕刻、或上述之組合。在一些實施例中，凹陷製程可為選擇性乾蝕刻製程，其可移除閘極層182但實質上不影響含氮層152 (圖12A)、間隔物154 (圖12A)、與接點蝕刻停止層162 (圖16A)。凹陷製程可使相鄰的閘極層182分開(或切開)且隔有第一介電結構130與第二介電結構134。
接著形成遮罩184於閘極層182、第一介電結構130、第二介電結構134、層間介電層164 (圖22B)、接點蝕刻停止層162 (圖22B)、相鄰的間隔物154 (圖22B)、界面層178、與高介電常數的介電層180的露出表面上。遮罩184可為或包括半導體材料如非晶矽、多晶矽、或類似物，且其形成方法可為任何合適的沉積技術如化學氣相沉積、電漿輔助化學氣相沉積、有機金屬化學氣相沉積、可流動的化學氣相沉積、或分子束磊晶。在一實施例中，遮罩184包括非晶矽。
接著形成開口186於遮罩184中，並形成第一介電材料188於開口186之中與遮罩184之上。第一介電材料188的下表面接觸第二介電層128的上表面並與其共平面。開口186露出第一介電結構130的上表面(比如第一介電層126的上表面183與第二介電層128的上表面187)，且其形成方法可為光微影製程與一或多道蝕刻製程。雖然未圖示，但可形成兩個或更多開口186於遮罩184中，以露出其他區域中的第一介電結構130的表面。在任何例子中，預定開口186使後續製程中的開口186之間的閘極層182 (如閘極層182a及182b，圖24A)可電性連接。
第一介電材料188與第二介電層128可包括相同材料，且第一介電材料188的形成製程可與第一介電層126的形成製程相同。在一些實施例中，第一介電材料188為含氮層如氮化物。在一些實施例中，第一介電材料188包括氮化矽。舉例來說，可採用化學機械研磨以移除遮罩184上的第一介電材料188，直到露出遮罩184的上表面191。在化學機械研磨之後，遮罩184的上表面191與第一介電材料188的上表面可在相同高度，如圖23A所示。
圖24A、24D、及24E分別為一些實施例中，半導體裝置100沿著圖12A的剖面B-B、D-D、及E-E的剖視圖。圖24B係一些實施例中，圖24A所示的半導體裝置結構100的一部分的區域199的放大圖。圖24C係一些實施例中，圖24A所示的半導體裝置結構100的一部分之區域177的放大圖。在圖24A中，移除遮罩184並形成導電層190於移除遮罩184的區域中。遮罩184的移除方法可採用任何合適製程，比如乾蝕刻、濕蝕刻、或上述之組合。在一些實施例中，移除製程為選擇性蝕刻製程，其移除遮罩184而不移除第一介電材料188、閘極層182、第一介電結構130、第二介電結構134、層間介電層164 (圖23B)、接點蝕刻停止層162 (圖23B)、相鄰的間隔物154 (圖23B)、界面層178、與高介電常數的介電層180。導電層190可為或包含釕、鉬、鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦、或氮化鉭，且其形成方法可為任何合適製程如物理氣相沉積、電化學鍍、或化學氣相沉積。在一些實施例中，導電層190可具有上述材料所組成的兩個或更多層，以幫助導電層190黏著至下方層。
一旦移除遮罩184，即可形成導電層190於移除遮罩184的區域中。導電層190可不形成於第一介電材料188上。導電層190接觸第一介電材料188、閘極層182、第一介電結構130、第二介電結構134、層間介電層164 (圖23B)、接點蝕刻停止層162 (圖23B)、相鄰的間隔物154 (圖23B)、與高介電常數的介電層180。導電層190的下表面可與閘極層182 (如182b及182c)、第一介電結構130、與第二介電結構134的上表面共平面。可進行平坦化製程，使導電層190的上表面171與第一介電材料188的上表面189 (圖23A)在相同高度。
接著形成第二介電材料192於導電層190與第一介電材料188上，直到達到所需厚度。第二介電材料192與第一介電材料188可為或包括相同材料。在一些實施例中，第二介電材料192包括氮化物如氮化矽。第一介電材料188與第二介電材料192可作為自對準的介電結構195，如圖24A所示。導電層190可提供訊號(如電流)至其下的閘極層182。在圖24A所示的實施例中，可經由導電層190提供訊號至相鄰的閘極層182 (如閘極層182a及182b)。在此例中，傳送至閘極層182a或閘極層182b的單一訊號可控制奈米片通道區。與此同時，自對準的介電結構195可切斷導電層190 (比如自對準的介電結構195使導電層190a及190b彼此分隔)。由於第一介電結構130亦隔離閘極182b與閘極層182c，因此不提供訊號(如電流)至導電層190a與直接接觸導電層190a的閘極層182a及182b，或者傳送至導電層190a與直接接觸導電層190a的閘極層182a及182b的訊號(如電流)將與自對準的介電結構195 (與第一介電結構130)的其他側上的導電層190b與閘極層182c共用。
圖24B所示的實施例依據圖19B所示的實施例，第一介電層126具有第一部分位於第一半導體層106a與第二介電層128之間並接觸第一半導體層106a與第二介電層128，以及第二部分位於高介電常數的介電層180與第二介電層128之間並接觸高介電常數的介電層180與第二介電層128。在一些實施例中，高介電常數的介電層180具有第一高介電常數的介電層部分180a位於閘極層182與界面層178之間並接觸閘極層182與界面層178；第二高介電常數的介電層部分180b位於閘極層182與第一介電層126之間並接觸閘極層182與第一介電層126；以及第三高介電常數的介電層部分180c連接第一高介電常數的介電層部分180a與第二高介電常數的介電層部分180b，且第三高介電常數的介電層部分180c接觸第一介電層126與界面層178。第一介電層126的第一部分具有第一厚度T1，而第一介電層126的第二部分具有第五厚度T5，且第五厚度T5小於第一厚度T1。第一介電層126其減少的第五厚度T5，可使閘極層182的表面(如表面125)朝第二介電層128延伸於第一介電層126與第一半導體層106a之間的界面174所定義的平面上。第一介電層126其減少的第五厚度T5，可使界面層178與高介電常數的介電層180朝第二介電層128延伸於界面174所定義的平面上。
圖24C所示的一些實施例依據圖19C所示的實施例，移除未直接接觸第一半導體層106 (如第一半導體層106a及106b)的第一介電層126的部分。在此例中，高介電常數的介電層180的一部分(如第三高介電常數的介電層部分180c)位於第二介電層128與閘極層182之間，並接觸第二介電層128與閘極層182。類似地，移除未接觸第一半導體層106的第一介電層126的部分，可使閘極層182的表面(如表面125)朝第二介電層128延伸於第一介電層126與第一半導體層106a之間的界面174所定義的平面上。在圖24B或24C的實施例中，延伸的閘極層182可提供較大的表面覆蓋於第一半導體層106周圍，且可對奈米片通道(如第一半導體層106a及106b)具有更佳的電性控制。
應理解可對半導體裝置結構100進行後續的互補式金氧半及/或後段製程，以形成多種結構如電晶體、接點/通孔、內連線金屬層、介電層、鈍化層、或類似物。半導體裝置結構100亦可包括背側接點(未圖示)於基板101的背側上，其形成方法可為翻轉半導體裝置結構100、移除基板101、並經由背側接點選擇性地連接磊晶源極/汲極結構160的源極或汲極結構或端點至背側電源軌(如正電壓VDD或負電壓VSS)。依據應用，磊晶源極/汲極結構160的源極或汲極結構或端點與閘極層182可連接至前側電源。
本發明實施例提供的半導體裝置結構100包括叉狀閘極電晶體(如叉片電晶體)，其可改善對奈米片通道的閘極控制。由於閘極層182不存在於奈米片通道與第一介電結構130之間，第一介電結構130以及與其貼合的奈米片通道(如第一半導體層106a及106b)形成的叉狀閘極電晶體，具有更緊密的鰭狀物對鰭狀物的空間(如圖5中的第二距離D2)。這可自第一半導體層106的一側沉積與圖案化閘極層，因此可簡化填入閘極層的製程。叉狀閘極結構位於相鄰的奈米片通道之間並與奈米片通道隔有第二介電結構134，且第二介電結構134亦與相鄰的奈米片通道隔有閘極層182。具體而言，第一介電結構130上的高介電常數的介電層的部分可橫向凹陷，使奈米片通道周圍的閘極層182具有更大的表面覆蓋。如此一來，可對奈米片通道具有更佳的電性控制。
本發明一實施例關於半導體裝置結構。結構包括介電結構，其包括第一介電層與第二介電層，第一介電層具有相對的第一側壁與第二側壁，且第二介電層接觸第一側壁的至少一部分與第二側壁的至少一部分。結構亦包括第一半導體層與第一側壁相鄰，且第一半導體層接觸第二介電層。結構更包括第一閘極層圍繞第一半導體層的至少三表面，其中第一閘極層具有面對第二介電層的表面，且閘極層的表面延伸於第二介電層與第一半導體層之間的界面所定義的平面上。
在一些實施例中，半導體裝置結構更包括第二半導體層與第二側壁相鄰，其中第二介電層的至少一部分位於第一介電層與第二半導體層之間並接觸第一介電層與第二半導體層。
在一些實施例中，半導體裝置結構更包括：第二閘極層，圍繞第二半導體層的至少三表面，其中第二閘極層與第一閘極層的材料相同。
在一些實施例中，半導體裝置結構更包括第一界面層，接觸第一半導體層的至少三表面；以及第二界面層，接觸第二半導體層的至少三表面。
在一些實施例中，半導體裝置結構更包括第一高介電常數的介電層，接觸第一界面層；以及第二高介電常數的介電層，接觸第二界面層。
在一些實施例中，半導體裝置結構更包括介電材料接觸第一介電層的上表面。
在一些實施例中，半導體裝置結構更包括第一導電層，接觸第一閘極層與介電材料，其中第一導電層的下表面與第一閘極層的上表面共平面；以及第二導電層，接觸第二閘極層與介電材料，其中第二導電層的下表面與第二閘極層的上表面共平面。
在一些實施例中，第一介電層的下表面接觸第二介電層，且第一介電層的下表面連接第一側壁與第二側壁。
本發明另一實施例關於半導體裝置結構。結構包括第一閘極層與第二閘極層，且第二閘極層與第一閘極層相鄰。結構包括第一介電結構位於第一閘極層與第二閘極層之間，且第一介電結構包括第一介電層，具有相對的第一側壁與第二側壁；以及第二介電層，接觸第一側壁的至少一部分與第二側壁的至少一部分。第二介電層的第一部分的第一厚度大於第二介電層的第二部分的第二厚度，且第二部分位於第一介電層與第一閘極層之間。結構亦包括第一半導體層接觸第一側壁上的第二介電層的第一部分，其中第一閘極層圍繞第一半導體層的至少三表面。
在一些實施例中，半導體裝置結構更包括第一導電層，接觸第一閘極層；第二導電層，接觸第二閘極層，其中第二導電層與第一導電層的材料相同；以及介電材料層，接觸第一導電層、第二導電層、與第一介電層的上表面。
在一些實施例中，半導體裝置結構更包括第二半導體層，接觸第二側壁上的第二介電層的第三部分，其中第二閘極層圍繞第二半導體層的至少三表面。
在一些實施例中，半導體裝置結構更包括第三半導體層，與第二半導體層相鄰；以及第三閘極層，圍繞第三半導體層。
在一些實施例中，第一閘極層、第二閘極層、與第三閘極層的材料相同。
在一些實施例中，半導體裝置結構更包括第二介電結構，位於第二半導體層與第三半導體層之間，且第二介電結構包括第三介電層，具有相對的第三側壁與第四側壁；以及第四介電層，接觸第三介電層的第三側壁與第四側壁。
在一些實施例中，第二導電層接觸第二介電結構與第三閘極層。
在一些實施例中，半導體裝置結構更包括界面層，接觸第一半導體層的至少三表面、第二半導體層、與第三半導體層；以及高介電常數的介電層，接觸界面層、第二介電層、與第四介電層。
在一些實施例中，第一介電層與第三介電層的組成為低介電常數的介電材料，且第二介電層與第四介電層的組成為高介電常數的介電材料。
在一些實施例中，第一介電層包括氧化矽、氮化矽、碳氮化矽、碳氧化矽、或碳氮氧化矽，而第三介電層包括碳氮化矽、碳氧化矽、或碳氮氧化矽。
本發明又一實施例關於半導體裝置結構的形成方法。方法包括自基板形成第一鰭狀物、第二鰭狀物、與第三鰭狀物，其中第一鰭狀物包括第一組半導體層，第二鰭狀物包括多個第二組半導體層，且第三鰭狀物包括第三組半導體層，且其中第一組半導體層、第二組半導體層、與第三組半導體層各自包括多個第一半導體層與多個第二半導體層。方法亦包括形成第一介電結構於第一鰭狀物與第二鰭狀物之間，其中第一介電結構具有第一介電層與第二介電層，且第二介電層位於第一組半導體層及第二組半導體層與第一介電層的側壁之間並接觸第一組半導體層及第二組半導體層與第一介電層的側壁。方法包括形成第二介電結構於第二鰭狀物與第三鰭狀物之間，其中第二介電結構具有第三介電層與第四介電層，且第四介電層接觸第三介電層的側壁。方法包括形成犧牲閘極堆疊於第一鰭狀物、第二鰭狀物、第三鰭狀物、第一介電結構、與第二介電結構的一部分上，並露出第一鰭狀物、第二鰭狀物、第三鰭狀物、第一介電結構、與第二介電結構的其他部分。方法包括移除犧牲閘極堆疊未覆蓋的第一鰭狀物、第二鰭狀物、與第三鰭狀物的露出部分的一部分。方法包括移除犧牲閘極堆疊以露出第一鰭狀物、第二鰭狀物、與第三鰭狀物的部分。方法包括移除第一組半導體層、第二組半導體層、與第三組半導體層的第二半導體層。方法包括移除不與第一組半導體層及第二組半導體層的第一半導體層接觸的第二介電層的部分。方法包括形成閘極層以圍繞第一組半導體層、第二組半導體層、與第三組半導體層的第一半導體層的至少三表面。
在一些實施例中，方法更包括形成第一導電層於第二介電結構之上以及圍繞第二組半導體層與第三組半導體層的第一半導體層的閘極層之上；形成第二導電層於圍繞第一組半導體層的第一半導體層的閘極層之上；以及形成介電材料層於第一介電結構上，其中介電材料層電性分隔第一導電層與第二導電層。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A,B-B,C-C,D-D,E-E:剖面 D1:第一距離 D2:第二距離 H1,H2:高度 T1:第一厚度 T2:第二厚度 T3:第三厚度 T4:第四厚度 T5:第五厚度 W01,W02:寬度 W1:第一寬度 W2:第二寬度 100:半導體裝置結構 101:基板 104:半導體層堆疊 106,106a,106b:第一半導體層 107:犧牲層 108,108a,108b:第二半導體層 110:遮罩結構 112,112a,112b,112c:鰭狀結構 114,114a,114b,114c,114d:溝槽 116:井部 118:絕緣材料 120:隔離區 121:第一側 123:第二側 125:表面 126:第一介電層 127,127a,127b,133,133a,133b:側壁 128:第二介電層 129,135:底部 130:第一介電結構 132:覆層 134:第二介電結構 136:第三介電層 137:導電結構 138:第四介電層 139:矽化物層 140,156,171,183,185,187,189:上表面 142:犧牲閘極堆疊 144:犧牲閘極介電層 146:犧牲閘極層 148:遮罩結構 150:含氧層 152:含氮層 154:間隔物 158:介電間隔物 160:磊晶源極/汲極結構 162:接點蝕刻停止層 164:層間介電層 166,186:開口 168,177,191,199:區域 174:界面 176:虛線圈 178:界面層 180:高介電常數的介電層 180a:第一高介電常數的介電層部分 180b:第二高介電常數的介電層部分 180c:第三高介電常數的介電層部分 182,182a,182b,182c:閘極層 184:遮罩 188:第一介電材料 190,190a,190b:導電層 192:第二介電材料 195:自對準的介電結構
圖1至4係一些實施例中，製造半導體裝置結構的多種階段的透視圖。 圖5至11係一些實施例中，製造半導體裝置結構的多種階段沿著圖4的剖面A-A的剖視圖。 圖12A係一些實施例中，製造半導體裝置結構的多種階段之一的透視圖。 圖12B及12C係一些實施例中，半導體裝置結構分別沿著圖12A的剖面B-B與剖面C-C的剖視圖。 圖13A及13B係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。 圖14A及14B係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。 圖15A及15B係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。 圖16A及16B係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。 圖17A及17B係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面B-B與剖面C-C的剖視圖。 圖18A及18B係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面B-B與剖面C-C的剖視圖。 圖19A係一些實施例中，半導體裝置結構的多種製作階段之一沿著圖12A的剖面B-B的剖視圖。 圖19B係一些實施例中，圖19A所示的半導體裝置結構的一部分的區域放大圖。 圖19C係一些實施例中，圖19A所示的半導體裝置結構的一部分的區域放大圖。 圖20係一些實施例中，半導體裝置結構的多種製造階段之一沿著圖12A的剖面B-B的剖視圖。 圖21A係一些實施例中，半導體裝置結構的多種製造階段之一沿著圖12A的剖面B-B的剖視圖。 圖21B係一些實施例中，半導體裝置結構的多種製造階段之一沿著圖12A的剖面C-C的剖視圖。 圖22A及22B係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面A-A與剖面C-C的剖視圖。 圖23A係一些實施例中，半導體裝置結構的多種製造階段之一沿著圖12A的剖面B-B的剖視圖。 圖23B係一些實施例中，半導體裝置結構的多種製造階段之一沿著圖12A的剖面C-C的剖視圖。 圖24A至24E係一些實施例中，半導體裝置結構的多種製造階段之一分別沿著圖12A的剖面B-B、D-D、及E-E的剖視圖。
106a:第一半導體層
125:表面
126:第一介電層
127a:側壁
128:第二介電層
130:第一介電結構
174:界面
178:界面層
180:高介電常數的介電層
182c:閘極層

Claims (1)

  1. 一種半導體裝置結構，包括： 一介電結構，包括： 一第一介電層，具有相對的一第一側壁與一第二側壁；以及 一第二介電層，接觸該第一側壁的至少一部分與該第二側壁的至少一部分； 一第一半導體層，與該第一側壁相鄰，且該第一半導體層接觸該第二介電層；以及 一第一閘極層，圍繞該第一半導體層的至少三表面， 其中該第一閘極層具有面對該第二介電層的一表面，且該閘極層的該表面延伸於該第二介電層與該第一半導體層之間的一界面所定義的一平面上。
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