TW202236599A - 半導體裝置結構 - Google Patents

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semiconductor
dielectric
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陳仕承
林志昌
張榮宏
張羅衡
姚茜甯
江國誠
王志豪
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台灣積體電路製造股份有限公司
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Abstract

此處說明半導體裝置結構與其形成方法。結構包括多個半導體層的堆疊，且半導體層彼此分開且對準；第一源極/汲極磊晶結構，接觸半導體層的堆疊的一或多個第一半導體層；以及第二源極/汲極磊晶結構，位於第一源極/汲極磊晶結構上。第二源極/汲極磊晶結構接觸半導體層的堆疊的一或多個第二半導體層。結構更包括第一介電材料，位於第一源極/汲極磊晶結構與第二源極/汲極磊晶結構之間；以及第一襯墊層，位於第一源極/汲極磊晶結構與第二源極/汲極磊晶結構之間。第一襯墊層接觸第一源極/汲極磊晶結構與第一介電材料。

Description

半導體裝置結構
本發明實施例關於半導體裝置結構，更特別關於互補式場效電晶體。
半導體積體電路產業已經歷指數成長。積體電路材料與設計中的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小通常有利於增加產能與降低相關成本。尺寸縮小亦會增加製造與處理積體電路的複雜度。
為了追求更高的裝置密度、更高效能、與更低成本，來自製作與設計問題的挑戰導致三維設計的發展，比如包含奈米片場效電晶體的多閘極場效電晶體。在奈米片場效電晶體中，閘極圍繞通道區的所有側表面，使通道區中的空乏更完全，並因較陡峭的次臨界電流擺盪與較小的汲極誘發阻障下降而具有較少的短通道效應。隨著電晶體尺寸持續減少，需要進一步改善奈米片場效電晶體。
一實施例為半導體裝置結構。結構包括多個半導體層的堆疊，且半導體層彼此分開且對準；第一源極/汲極磊晶結構，接觸半導體層的堆疊的一或多個第一半導體層；以及第二源極/汲極磊晶結構，位於第一源極/汲極磊晶結構上。第二源極/汲極磊晶結構接觸半導體層的堆疊的一或多個第二半導體層。結構更包括第一介電材料，位於第一源極/汲極磊晶結構與第二源極/汲極磊晶結構之間；以及第一襯墊層，位於第一源極/汲極磊晶結構與第二源極/汲極磊晶結構之間。第一襯墊層接觸第一源極/汲極磊晶結構與第一介電材料。
另一實施例為半導體裝置結構。結構包括第一場效電晶體，包括：第一源極磊晶結構；以及第一汲極磊晶結構。結構更包括第二場效電晶體，位於第一場效電晶體上。第二場效電晶體包括：第二源極磊晶結構，位於第一源極磊晶結構上並對準第一源極磊晶結構；以及第二汲極磊晶結構，位於第一汲極磊晶結構上並對準第一汲極磊晶結構。結構更包括第一介電材料，位於第一源極磊晶結構與第二源極磊晶結構之間；以及第一襯墊層，位於第一源極磊晶結構與第二源極磊晶結構之間。第一襯墊層接觸第一源極磊晶結構與第一介電材料。
又一實施例為半導體裝置結構的形成方法。方法包括形成半導體層的堆疊；形成第一源極/汲極磊晶結構以接觸半導體層的堆疊的一或多個第一半導體層；形成襯墊層於第一源極/汲極磊晶結構上以接觸第一源極/汲極磊晶結構；形成介電材料於襯墊層上；使介電材料凹陷以露出襯墊層的部分；移除襯墊層的露出部分；以及形成第二源極/汲極磊晶結構於襯墊層與介電材料上以接觸襯墊層與介電材料。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
應理解的是，下述揭露內容提供許多不同實施例或實例以實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90˚或其他角度，因此方向性用語僅用以說明圖示中的方向。
圖1至28B係一些實施例中，製造半導體裝置結構100的例示性製程流程。應理解的是，可在圖1至28B所示的製程之前、之中、與之後提供額外步驟，且方法的額外實施例可置換或省略一些下述步驟。步驟及/或製程的順序可調換。
圖1至12係一些實施例中，製造半導體裝置結構的多種階段的透視圖。如圖1所示，半導體層堆疊102形成於基板101上。基板101可為半導體基板。在一些實施例中，基板101包含單晶半導體層於基板101的至少一表面上。基板101可包含單晶的半導體材料，比如但不限於矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化鎵銦、磷化鎵銻、砷化鎵銻、或磷化銦。在此實施例中，基板101的組成為矽。在一些實施例中，基板101為絕緣層上矽基板，其可包含絕緣層(未圖示)於兩個矽層之間。在一實施例中，絕緣層為氧化物。
基板101可包含一或多個緩衝層(未圖示)於基板101的表面上。緩衝層可自基板101逐漸改變晶格常數至成長於基板101上的源極/汲極區。緩衝層可為磊晶成長的單晶半導體材料，比如但不限於矽、鍺、鍺錫、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化鋁銦、砷化鎵銦、磷化鎵銻、砷化鎵銻、氮化鎵、磷化鎵、或磷化銦。在一些實施例中，基板101包含矽鍺緩衝層，其磊晶成長於矽的基板101上。矽鍺緩衝層的鍺濃度可由最底部的緩衝層所用的30原子%增加至最頂部的緩衝層所用的70原子%。
基板101可包含多種區域，且可適當地摻雜雜質(如p型或n型雜質)。舉例來說，摻質可為硼以用於n型場效電晶體，或磷以用於p型場效電晶體。
半導體層堆疊102包括第一半導體層104 (如104a至104d)與第二半導體層106 (如106a至106d)。第一半導體層104與第二半導體層106的組成為蝕刻選擇性及/或氧化速率不同的導體材料。舉例來說，第一半導體層104的組成為矽，而第二半導體層106的組成為矽鍺。在一些實施例中，半導體層堆疊102包括交錯的第一半導體層104與第二半導體層106。第二半導體層106或其部分在後續階段可形成半導體裝置結構100的奈米片通道。半導體裝置結構100可包含奈米片電晶體。此處所述的用語「奈米片」指的是具有奈米尺寸(或甚至是微米尺寸)的任何材料部分，且可具有伸長的形狀，不論此部分的剖面形狀為何。因此此用語亦可指剖面為圓形或實質上圓形的伸長材料部分，且束狀或棒狀的材料部分亦可包含圓柱狀或實質上矩形的剖面。半導體裝置結構100的閘極層可圍繞奈米片通道。奈米片電晶體可是作奈米線電晶體、全繞式閘極電晶體、多橋通道電晶體、或具有閘極層圍繞通道的任何電晶體。採用第二半導體層106以定義半導體裝置結構100的通道，如下所述。
在一些實施例中，半導體裝置結構100包括互補式場效電晶體，而第二半導體層106包括兩個或更多奈米片場效電晶體所用的通道。舉例來說，第二半導體層106b定義第一場效電晶體如p型場效電晶體的通道，而第二半導體層106d定義第二場效電晶體如n型場效電晶體的通道。第二半導體層106b及106d的厚度選擇依據裝置效能考量。在一些實施例中，每一第二半導體層106b及106d的厚度為約7 nm至約9 nm。
第二半導體層106a在背側製程時可作為蝕刻停止層。第二半導體層106a的厚度可小於第二半導體層106b或106d的厚度。在一些實施例中，第二半導體層106a的厚度為約1 nm至約2 nm。第二半導體層106c可作為隔離層，以隔離閘極層與介電材料。第二半導體層106c的厚度小於第二半導體層106b或106d的厚度，並大於第二半導體層106a的厚度。在一些實施例中，第二半導體層106c的厚度可為約2 nm至約4 nm。採用第二半導體層106a、106b、106c、及106d形成兩個場效電晶體的隔離通道的作法如下所述。
最後可移除第一半導體層104b及104d，因此其可定義形成其中的閘極堆疊所用的空間。第一半導體層104b及104d的厚度選擇依據裝置效能考量。在一些實施例中，每一第一半導體層104b及104d的厚度為約7 nm至約11 nm。最後可移除第一半導體層104c，以定義形成其中的介電堆疊所用的空間。第一半導體層104c的厚度可小於第一半導體層104b或104d的厚度。在一些實施例中，第一半導體層104c的厚度為約5 nm至約9 nm。最後可移除第一半導體層104a以定義形成其中的蝕刻停止層所用的空間。第一半導體層104a的組成可與第一半導體層104b、104c、及104d的組成不同。在一些實施例中，第一半導體層104a、104b、104c、及104d包括矽鍺，而第一半導體層104a的鍺原子%大於第一半導體層104b、104c、及104d的鍺原子%。如此一來，第一半導體層104a的蝕刻速率大於第一半導體層104b、104c、及104d的蝕刻速率。第一半導體層104a的厚度可為約5 nm至約30 nm。
第一半導體層104與第二半導體層106的形成方法可為任何合適的沉積製程如磊晶。舉例來說，磊晶成長半導體層堆疊102的方法可微分子束磊晶製程、有機金屬化學氣相沉積製程、及/或其他合適的磊晶成長製程。
圖2係一些實施例中，製造半導體裝置結構100的多種階段的透視圖。如圖2所示，形成鰭狀物202。在一些實施例中，每一鰭狀物202包括自基板101形成的基板部分103、半導體層堆疊102的一部分、與遮罩結構110的一部分。在形成鰭狀物202之前，可形成遮罩結構110於半導體層堆疊102上。遮罩結構110可包括含氧層112與含氮層114。含氧層112可為墊氧化物層如氧化矽層。含氮層114可為墊氮化物層如氮化矽。遮罩結構110的形成方法可為任何合適的沉積製程，比如化學氣相沉積製程。
鰭狀物202的製作方法可採用合適製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物或芯之後可用於蝕刻半導體層堆疊102與基板101以圖案化鰭狀物202。蝕刻製程可包含乾蝕刻、濕蝕刻、反應性離子蝕刻、及/或其他合適製程。如圖2所示，形成兩個鰭狀物202，但鰭狀物的數目不限於2。
在一些實施例中，鰭狀物202的製作方法可採用合適製程，包括光微影與蝕刻製程。光微影製程可包含形成光阻層(未圖示)於遮罩結構110上，曝光光阻至一圖案，進行曝光後烘烤製程、並顯影光阻以形成圖案化的光阻。在一些實施例中，圖案化光阻以形成圖案化的光阻之步驟，可採用電子束微影製程。圖案化的光阻之後可用於保護基板101的區域以及形成其上的層狀物，而蝕刻製程可形成溝槽204於未保護的區域中，以穿過遮罩結構110、半導體堆疊102、且穿入基板101中，進而保留延伸的鰭狀物202。蝕刻溝槽204的方法可採用乾蝕刻(如反應性離子蝕刻)、濕蝕刻、及/或上述之組合。
如圖2所示，每一鰭狀物202包括多個第二半導體層106，其包括第一組第二半導體層106b、第二組第二半導體層106c、與第三組第二半導體層106d。第二組第二半導體層106c可位於第一組第二半導體層106b上，而第三組第二半導體層106d可位於第二組第二半導體層106b上。第一組第二半導體層106b、第二組第二半導體層106c、與第三組第二半導體層106d可沿著Z方向對準，而Z方向可實質上垂直於基板101的主要表面。在一些實施例中，第二半導體層106的至少兩個邊緣沿著Z方向對準。在一些實施例中，多個第二半導體層106包括第二半導體層106的堆疊，其彼此分開並對準。
圖3係一些實施例中，製造半導體裝置結構100的多種階段之一的透視圖。如圖3所示，襯墊層304形成於基板101與鰭狀物202上。在一些實施例中，可視情況形成襯墊層302於基板101與鰭狀物202上，且襯墊層304形成於視情況形成的襯墊層302上。襯墊層304的組成可為半導體材料如矽。在一些實施例中，襯墊層304的組成可與基板101的材料相同。視情況形成的襯墊層302之組成可為含氧材料如氧化物。襯墊層304可為順應性的層狀物，且其形成方法可為順應性製程如原子層沉積製程。此處所述的用語「順應性」可簡單說明層狀物在不同區域上具有實質上相同的厚度。視情況形成的襯墊層302可為順應性的層狀物，且其形成方法可為順應性製程如原子層沉積製程。
圖4係一些實施例中，製造半導體裝置結構100的多種階段之一的透視圖。如圖4所示，形成絕緣材料402於基板101上。絕緣材料402填入溝槽204 (圖2)。絕緣材料402可先形成於基板101上，使鰭狀物202埋置於絕緣材料402中。接著可進行平坦化步驟如化學機械研磨製程及/或回蝕刻製程，以自絕緣材料402露出鰭狀物202 的上表面(如襯墊層304)，如圖4所示。絕緣材料402的組成可為含氧材料(如氧化矽或氟矽酸鹽玻璃)、含氮材料(如氮化矽、氮氧化矽、碳氮氧化矽、或碳氮化矽)、低介電常數的介電材料、或任何合適的介電材料。絕緣材料402的形成方法可為任何合適方法，比如低壓化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。
接著如圖5所示，可移除相鄰的鰭狀物202之間的絕緣材料402的一部分，使絕緣材料402凹陷以形成溝槽502。溝槽502的形成方法可為任何合適的移除製程如乾蝕刻或濕蝕刻，其可選擇性移除絕緣材料402但不移除襯墊層304的半導體材料。凹陷的絕緣材料402可為淺溝槽隔離物。絕緣材料402的上表面504可低於或齊平與基板101的基板部分103接觸的第一半導體層104a的表面，
接著如圖6所示，覆層602形成於襯墊層304的露出表面(圖5)上，且圖式省略視情況形成的襯墊層302以求圖式清楚。在形成覆層602時，襯墊層304可擴散至覆層602中。因此在一些實施例中，視情況形成的襯墊層302不存在，而覆層602接觸半導體層堆疊102，如圖6所示。在一些實施例中，覆層602包括半導體材料。覆層602成長於半導體材料上而不成長於介電材料上。舉例來說，覆層602包括矽鍺且成長於襯墊層304的矽上，但不成長於絕緣材料402的介電材料上。在一些實施例中，覆層602的形成方法可為先形成半導體層於襯墊層304與絕緣材料402上，接著以蝕刻製程移除絕緣材料402上的半導體層的部分。蝕刻製程可移除鰭狀物202的頂部上的一些半導體層，而形成於鰭狀物202的頂部上的覆層602可具有弧形輪廓而非平坦輪廓。在一些實施例中，覆層602與第一半導體層104b、104c、及104d包含相同蝕刻選擇性的相同材料。舉例來說，覆層602與第一半導體層104b、104c、104d包含矽鍺。之後可移除覆層602與第一半導體層104b、104c、及104d，以產生閘極層所用的空間。
接著如圖7所示，形成襯墊層702於覆層602與絕緣材料402的上表面504上。襯墊層702可包含低介電常數(如低於7)的介電材料，比如氧化矽、氮化矽、碳氮化矽、碳氧化矽、或碳氮氧化矽。襯墊層702的形成方法可為順應性製程如原子層沉積製程。襯墊層702的厚度可為約1 nm至約6 nm。襯墊層702在後續移除覆層602時，可作為外殼以保護之後形成於溝槽502中的可流動的氧化物材料。因此若襯墊層702的厚度小於約1 nm，則可能不充分保護可流動的氧化物材料。另一方面，若襯墊層702的厚度大於約6 nm，則會填滿溝槽502 (圖5)。
介電材料704形成於溝槽502 (圖5)中與襯墊層702上，如圖7所示。介電材料704可為含氧材料如氧化物，其形成方法可為可流動的化學氣相沉積。含氧材料的介電常數小於約7，比如小於約3。可進行平坦化製程如化學機械研磨製程，以移除鰭狀物202上的襯墊層702與介電材料704的部分。在平坦化製程之後，可露出含氮層114上的覆層602的部分。
接著如圖8所示，使襯墊層702與介電材料704凹陷至最頂部的第二半導體層106d的高度。舉例來說，一些實施例在凹陷製程之後，介電材料704的上表面802可與最頂部的第二半導體層106d的上表面804實質上齊平。最頂部的第二半導體層106d的上表面804可接觸遮罩結構110，比如接觸含氧層112。可使襯墊層702凹陷以與介電材料704齊平。使襯墊層702與介電材料704凹陷的方法可為任何合適製程，比如乾蝕刻、濕蝕刻、或上述之組合。在一些實施例中，可進行第一蝕刻製程使介電材料704凹陷，接著進行第二蝕刻製程使襯墊層702凹陷。蝕刻製程可為選擇性蝕刻製程，其不移除覆層602的半導體材料。凹陷製程造成溝槽806形成於鰭狀物202之間。
介電材料904形成於溝槽806 (圖8)中，並形成於介電材料704與襯墊層702上，如圖9所示。介電材料904可包含氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或其他合適的介電材料。在一些實施例中，介電材料904包含高介電常數(如大於7)的介電材料。介電材料904的形成方法可為任何合適製程，比如化學氣相沉積、電漿輔助化學氣相沉積、可流動的化學氣相沉積、或原子層沉積製程。可進行平坦化製程以露出遮罩結構110的含氮層114，如圖9所示。平坦化製程可為任何合適製程，比如化學機械研磨製程。平坦化製程移除遮罩結構110上的介電材料904與覆層602的部分。襯墊層702、介電材料704、與介電材料904可一起視作介電結構906。介電結構906可為介電鰭狀物，其分開相鄰的源極/汲極磊晶結構與相鄰的閘極層。
接著如圖10所示，使覆層602凹陷並移除遮罩結構110。使覆層602凹陷的步驟可為任何合適製程，比如乾蝕刻、濕蝕刻、或上述之組合。可控制凹陷製程，使保留的覆層602與半導體層堆疊102中的最頂部的第二半導體層106d的上表面的高度實質上相同。蝕刻製程可為選擇性蝕刻製程，其不移除介電材料904。移除遮罩結構110的步驟可為任何合適製程，比如乾蝕刻、濕蝕刻、或上述之組合。移除遮罩結構110的步驟會露出半導體堆疊102中的最頂部的第二半導體層106d的上表面804。
接著如圖11所示，形成一或多個犧牲閘極堆疊1102於半導體裝置結構100上。犧牲閘極堆疊1102可包含犧牲閘極介電層1104、犧牲閘極層1106、與遮罩結構1108。犧牲閘極介電層1104可包含一或多層的介電材料如氧化矽、氮化矽、高介電常數的介電材料、及/或其他合適的介電材料。在一些實施例中，犧牲閘極介電層1104包括的材料可與介電材料904不同。在一些實施例中，犧牲閘極介電層1104的沉積方法可為化學氣相沉積製程、次壓化學氣相沉積製程、可流動的化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、或其他合適製程。犧牲閘極層1106可包含多晶矽。遮罩結構1108可包括含氧層1110與含氮層1112。在一些實施例中，犧牲閘極層1106與遮罩結構1108的形成方法可為多種製程如層狀物沉積法，比如化學氣相沉積(包含低壓化學氣相沉積與電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍、其他合適的沉積技術、或上述之組合。
犧牲閘極堆疊1102的形成方法可為先毯覆性沉積犧牲閘極介電層1104、犧牲閘極層1106、與遮罩結構1108的層狀物，接著進行圖案化與蝕刻製程。舉例來說，圖案化製程包括微影製程(如光微影或電子束微影)，其可進一步包含塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(如旋乾及/或硬烘烤)、其他合適的微影技術、及/或上述之組合。在一些實施例中，蝕刻製程可包含乾蝕刻(如反應性離子蝕刻)、濕蝕刻、其他蝕刻方法、及/或上述之組合。藉由圖案化犧牲閘極堆疊1102，可部分露出犧牲閘極堆疊1102的兩側上的鰭狀物202的半導體層堆疊102。如圖11所示，形成兩個犧牲閘極堆疊1102，但犧牲閘極堆疊1102的數目不限於2。在一些實施例中，可沿著Y方向配置超過兩個犧牲閘極堆疊1102。在一些實施例中，可沿著Y方向配置三個或更多個犧牲閘極堆疊1102，如圖13所示。
如圖12所示，形成間隔物1202於犧牲閘極堆疊1102的側壁上。間隔物1202的形成方法可為先沉積順應性的層狀物，接著回蝕刻層狀物以形成側壁間隔物1202。舉例來說，間隔物材料層可順應性地位於半導體裝置結構100的露出表面上。順應性間隔物材料層的形成方法可為原子層沉積製程。之後可在間隔物材料層上進行非等向蝕刻，比如反應性離子蝕刻。在非等向蝕刻製程時，可自水平表面(如鰭狀物202、覆層602、與介電材料904的頂部)移除主要的間隔物材料層，以保留間隔物1202於垂直表面(如犧牲閘極堆疊1102的側壁)上。間隔物1202的組成可為介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、及/或上述之組合。在一些實施例中，間隔物1202包括多層，比如主要間隔物牆、襯墊層、與類似物。
接著可採用一或多道合適的蝕刻製程(如乾蝕刻、濕蝕刻、或上述之組合)，使犧牲閘極堆疊1102與間隔物1202未覆蓋的介電材料904的露出部分與覆層602的露出部分選擇性凹陷。在一些實施例中，移除鰭狀物202的半導體層堆疊102的露出部分，以露出基板部分103的部分。如圖12所示，使鰭狀物202的露出部分凹陷至低於或齊平絕緣材料402的上表面504。凹陷製程可包含蝕刻製程，其可使鰭狀物202的露出部分與覆層602的露出部分凹陷。
在一些實施例中，蝕刻製程可使介電結構906的介電材料904的高度自高度H1減少至高度H2，如圖12所示。因此犧牲閘極堆疊1102與間隔物1202之下的介電材料904的第一部分1204具有高度H1，而源極/汲極磊晶結構1602 (圖17A)之間的介電材料904的第二部分1206具有高度H2，且高度H2小於高度H1。
圖13係一些實施例中，製造半導體裝置結構100的階段沿著圖12的剖線A-A的側剖視圖。如圖13所示，三個犧牲閘極堆疊1102位於鰭狀物202上，並移除犧牲閘極堆疊1102未覆蓋的半導體層堆疊102的部分，以露出基板部分103。在此階段中，犧牲閘極堆疊1102與間隔物1202之下的半導體層堆疊102的末端部分可具有實質上平坦的表面，其可與對應的間隔物1202齊平。在一些實施例中，可稍微水平地蝕刻犧牲閘極堆疊1102與間隔物1202之下的半導體層堆疊102之末端部分。
圖14係一些實施例中，製造半導體裝置結構之階段的透視圖。圖15係一些實施例中，製造圖14的半導體裝置結構的階段沿著圖12的剖線A-A的側剖視圖。在使犧牲閘極堆疊1102未覆蓋的露出材料凹陷之後，可移除第一半導體層104a、每一第一半導體層104b、104c、及104d的邊緣部分、與覆層602的邊緣部分。在一些實施例中，移除步驟為選擇性濕蝕刻製程。舉例來說，在第一半導體層104b、104c、及104d的組成為第一鍺原子%的矽鍺，且第一半導體層104a的組成為第二鍺原子%的矽鍺(第二鍺原子%大於第一鍺原子%)，覆層602的材料可與第一半導體層104b、104c、及104d相同，而第二半導體層106a、106b、106c、及106d的組成為矽時，選擇性濕蝕刻可採用氨與過氧化氫的混合物。氨與過氧化氫的混合物可由第一蝕刻速率蝕刻第一半導體層104a，由第二蝕刻速率蝕刻第一半導體層104b、104c、及104d與覆層602，且第二蝕刻速率小於第一蝕刻速率(因為層狀物中的鍺原子%不同)，並由第三蝕刻速率蝕刻第二半導體層106a、106b、106c、及106d，且第三蝕刻速率小於第二蝕刻速率。如此一來，可完全移除第一半導體層104a，可完全移除第一半導體層104b、104c、及104d的邊緣部分與覆層602的邊緣部分，而第二半導體層106a、106b、106c、及106d實質上不變。在一些實施例中，選擇性移除製程可包含氧化矽鍺與之後的移除矽鍺氧化物等製程。
接著如圖14及15所示，形成介電層1502於移除第一半導體層104a所產生的空間中，並形成介電間隔物1504於移除第一半導體層104b、104c、及104d的邊緣部分與覆層602的邊緣部分所產生的空間中。換言之，第一半導體層104a可置換成介電層1502。在一些實施例中，介電間隔物1504可與間隔物1202齊平。在一些實施例中，在移除第一半導體層104a、每一第一半導體層104b、104c、及104d的邊緣部分、以及覆層602的邊緣部分時，可少量移除每一第二半導體層106，且位於第一半導體層104的兩側上的介電間隔物1504比對應的第一半導體層104厚，如圖15所示。在一些實施例中，移除第二半導體層106a的邊緣部分，而第二半導體層106a的側部接觸介電間隔物1504。
在一些實施例中，介電層1502可包含低介電常數的介電材料如氧化矽、氮化矽、碳氮化矽、碳氧化矽、或碳氮氧化矽，或高介電常數的介電材料如氧化鉿、氧化鋯、氧化鋯鋁、氧化鉿鋁、氧化鉿矽、氧化鋁、或其他合適的介電材料。在一些實施例中，介電層1502可包含氧化鈦、氧化鉭、氧化鑭、氧化釔、碳氮化鉭、或氮化鋯。介電間隔物1504可包含低介電常數的介電材料，比如氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或氮化矽。在一些實施例中，介電層1502與介電間隔物1504可包含相同的介電材料。舉例來說，介電層1502與介電間隔物1504的形成方法可為先採用順應性的沉積製程如原子層沉積以形成順應性的介電層，接著以非等向蝕刻移除順應性介電層的部分而不移除介電層1502與介電間隔物1504。在非等向蝕刻製程時，第二半導體層106a、106b、106c、及106d可保護介電層1502與介電間隔物1504。介電層1502的厚度可為約5 nm至約30 nm。介電層1502在之後移除基板101時，可保護通道區。因此若介電層1502的厚度小於約5 nm，介電層1502可能不足以保護通道區。另一方面，若介電層1502的厚度大於約30 nm，則製造成本增加而無明顯優點。
接著如圖16A及16B所示，源極/汲極磊晶結構1602形成於鰭狀物202的基板部分103上。源極/汲極磊晶結構1602可包含一或多層的矽、磷化矽、碳化矽、或碳磷化矽以用於n型場效電晶體，或矽、矽鍺、或鍺以用於p型場效電晶體。在一些實施例中，源極/汲極磊晶結構1602包括一或多層的矽、矽鍺、與鍺以用於p型場效電晶體。可垂直與水平地成長源極/汲極磊晶結構1602以形成晶面，其對應基板部分103所用的材料之結晶平面。源極/汲極磊晶結構1602的形成方法可為磊晶成長法，其可採用化學氣相沉積、原子層沉積、或分子束磊晶。源極/汲極磊晶結構1602接觸第二半導體層106b、106c、及106d與介電間隔物1504，如圖17A及17B所示。源極/汲極磊晶結構1602可為源極/汲極區。在本發明實施例中，用與源極區與汲極區可交換使用，且其結構實質上相同。
接著如圖17A及17B所示，移除每一源極/汲極磊晶結構1602的一部分，以使源極/汲極磊晶結構1602凹陷。使源極/汲極磊晶結構1602凹陷的方法可為任何合適製程如乾蝕刻或濕蝕刻，其可選擇性移除源極/汲極磊晶結構1602的一部分，而不移除含氮層1112、間隔物1202、襯墊層702、與介電材料904的介電材料。如圖17B所示，源極/汲極磊晶結構1602接觸第二半導體層106b。在一些實施例中，半導體裝置結構100包括的奈米片p型場效電晶體，其源極磊晶結構如源極/汲極磊晶結構1602與汲極磊晶結構如源極/汲極磊晶結構1602均接觸一或多個第二半導體層106b或一或多個通道。在一些實施例中，奈米片的p型場效電晶體包括兩個第二半導體層106b，如圖17B所示。
接著如圖18所示，形成襯墊層1802於半導體裝置結構100的露出表面上。在一些實施例中，襯墊層1802形成於源極/汲極磊晶結構1602、基板部分103、犧牲閘極堆疊1102的側壁、與露出的第二半導體層106的側壁上。襯墊層2002可包含半導體材料如矽。在一些實施例中，襯墊層2002包含的材料與第二半導體層106相同。襯墊層2002可為順應性層，且其形成方法可為順應性製程如原子層沉積製程。圖20A及20B所示之不同位置的襯墊層2002，可由單一製程如單一的原子層沉積製程所形成。襯墊層1802的厚度可為約0.5 nm至約1.5 nm，比如約1 nm。襯墊層1802在後續使介電材料1902 (圖19)凹陷時，可保護含氮層1112、間隔物1202、第二半導體層106、介電間隔物1504、與介電層1502。因此若襯墊層1802的厚度小於約0.5 nm，襯墊層1802可能不足以保護材料。另一方面，若襯墊層1802的厚度大於約1.5 nm，後續移除襯墊層1802的部分之步驟可能會損傷第二半導體層106。
接著如圖19所示，形成介電材料1902於襯墊層1802與源極/汲極磊晶結構1602上。介電材料1902包含的材料可與絕緣材料402相同，且其形成方法可與形成絕緣材料402的方法相同。在一些實施例中，介電材料1902包括可流動的化學氣相沉積所形成的氧化物。介電材料1902可凹陷至低於第二半導體層106d的高度，如圖20A及20B所示。使介電材料1902凹陷的步驟可為任何合適製程如乾蝕刻或濕蝕刻，其可選擇性移除介電材料1902的一部分而不移除襯墊層1802。接著移除露出的襯墊層1802，如圖20A及20B所示。移除露出的襯墊層1802的方法可為任何合適製程如乾蝕刻或濕蝕刻，其可選擇性移除襯墊層1802的部分而不移除含氮層1112、間隔物1202、介電材料904、與介電材料1902的介電材料。由於襯墊層1802的厚度小於約1.5 nm，移除襯墊層1802的蝕刻製程可為短時間，因此蝕刻製程實質上不影響露出的第二半導體層106d。
保留的襯墊層1802可與凹陷的介電材料1902齊平，如圖20A及20B所示。襯墊層1802可接觸第二半導體層106c。保留的襯墊層1802與凹陷的介電材料1902可沿著X方向位於相鄰的介電結構906之間，且可沿著Y方向位於相鄰的第二半導體層106的堆疊之間。在一些實施例中，襯墊層1802可接觸相鄰的介電結構906的襯墊層702，並接觸相鄰的鰭狀物202的第二半導體層106c。此外，襯墊層1802可接觸源極/汲極磊晶結構1602。因此保留的襯墊層1802可圍繞凹陷的介電材料1902的五個表面，如圖20A及20B所示。
接著如圖21A及21B所示，形成源極/汲極磊晶結構2102於介電材料1902與襯墊層1802上。源極/汲極磊晶結構2102可包含一或多層的矽、磷化矽、碳化矽、或碳磷化矽以用於n型場效電晶體，或者矽、矽鍺、或鍺以用於p型場效電晶體。在一些實施例中，源極/汲極磊晶結構2102包括一或多層的矽、磷化矽、碳化矽、或碳磷化矽以用於n型場效電晶體。可自第二半導體層106d形成源極/汲極磊晶結構2102 (圖20A及20B)。可垂直與水平地成長源極/汲極磊晶結構2102以形成晶面，其可對應第二半導體層106d所用的材料之結晶平面。源極/汲極磊晶結構2102的形成方法可為磊晶成長方法，比如化學氣相沉積、原子層沉積、或分子束磊晶。源極/汲極磊晶結構2102可為源極/汲極區。
圖21A及21B所示的半導體裝置結構100可減少半導體裝置(如具有n型場效電晶體與p型場效電晶體的靜態隨機存取記憶體)的面積。n型場效電晶體與p型場效電晶體的源極區可垂直堆疊，而n型場效電晶體與p型場效電晶體的汲極區可垂直堆疊，以增加場效電晶體的密度。n型場效電晶體的源極與p型場效電晶體的源極可隔有襯墊層1802與介電材料1902。襯墊層1802在使介電材料1902凹陷時可保護材料，且襯墊層1802的厚度在移除襯墊層1802的部分時，可減少損傷第二半導體層106d的風險。
如圖22所示，可形成接點蝕刻停止層2202於源極/汲極磊晶結構2102與介電結構906上，並與間隔物1202相鄰。接點蝕刻停止層2202可包括含氧材料或含氮材料如氮化矽、碳氮化矽、氮氧化矽、氮化碳、氧化矽、碳氧化矽、類似物、或上述之組合。接點蝕刻停止層2202的形成方法可為化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或任何合適的沉積技術。在一些實施例中，接點蝕刻停止層2202為原子層沉積製程所形成的順應層。層間介電層2204可形成於接點蝕刻停止層2202上。層間介電層2204所用的材料可包含四乙氧基矽烷的氧化物、未摻雜的矽酸鹽玻璃、摻雜的氧化矽(如硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃、或硼矽酸鹽玻璃)、及/或其他合適的介電材料。層間介電層2204的沉積方法可為電漿輔助化學氣相沉積製程或其他合適的沉積技術。在一些實施例中，形成層間介電層2204之後，可對半導體裝置結構100進行熱製程以退火層間介電層2204。
進行平坦化製程以露出犧牲閘極層1106。平坦化製程可為任何合適製程，比如化學機械研磨製程。平坦化製程可移除層間介電層2204與接點蝕刻停止層2202位於犧牲閘極堆疊1102上的部分。平坦化製程亦可移除遮罩結構1108。可使層間介電層2204進一步凹陷至低於犧牲閘極層1106的頂部，且可形成含氮層2206如碳氮化矽層於凹陷的層間介電層2204上，如圖22所示。含氮層2206在後續蝕刻製程時可保護層間介電層2204。
圖23至27係一些實施例中，製造半導體裝置結構100的多種階段沿著圖22的剖線A-A的側剖視圖。如圖23所示，移除犧牲閘極層1106與犧牲閘極介電層1104，以露出第一半導體層104的堆疊的覆層602。可先由任何合適製程如乾蝕刻、濕蝕刻、或上述之組合先移除犧牲閘極層1106，接著以任何合適製程如乾蝕刻、濕蝕刻、或上述之組合移除犧牲閘極介電層1104。在一些實施例中，濕蝕刻劑如氫氧化四甲基銨溶液可用於選擇性移除犧牲閘極層1106，但不移除間隔物1202、含氮層2206、介電結構906的介電材料904、與接點蝕刻停止層2202。在一些實施例中，可採用移除犧牲閘極層1106及/或犧牲閘極介電層1104的蝕刻劑，使間隔物1202凹陷。
接著如圖24所示，移除覆層602與第一半導體層104。移除製程露出介電間隔物1504 (圖15)與第二半導體層106。移除製程可為任何合適製程如乾蝕刻、濕蝕刻、或上述之組合。蝕刻製程可為選擇性蝕刻製程，其移除覆層602與第一半導體層104，但不移除間隔物1202、接點蝕刻停止層2202、含氮層2206、介電材料904、與第二半導體層106。如此一來，可形成開口2402，如圖24所示。介電間隔物1504未覆蓋的第二半導體層106的部分，可露出於開口2402中。每一第二半導體層106b可為第一奈米片電晶體的奈米片通道，每一第二半導體層106d可為第二奈米片電晶體的奈米片通道，且第二奈米片電晶體位於第一奈米片電晶體上並對準第一奈米片電晶體。
如圖24所示，可形成含氧層2403於開口2402中的第二半導體層106其露出的表面周為。閘極介電層2404形成於開口2402中的介電結構906與含氧層2403上，如圖24所示。含氧層2403可為氧化物層，且閘極介電層2404可與犧牲閘極介電層1104 (圖11)包含相同材料。在一些實施例中，閘極介電層2404包括高介電常數的介電材料。含氧層2403與閘極介電層2404的形成方法可為任何合適製程如原子層沉積製程。在一些實施例中，含氧層2403與閘極介電層2404的形成方法為順應性製程。
接著如圖25所示，形成第一閘極層2502於每一開口2402中與閘極介電層2404上。第一閘極層2502形成於閘極介電層2404上，以圍繞每一第二半導體層106b的一部分。第一閘極層2502包括一或多層的導電材料，比如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、氮化鈦、氮化鎢、碳氮化鎢、鈦鋁、氮化鈦鉭、氮化鈦鋁、氮化鉭、碳氮化鉭、碳化鉭、氮化鉭矽、金屬合金、其他合適材料、及/或上述之組合。第一閘極層2502的形成方法可為物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、或其他合適方法。在一些實施例中，第一閘極層2502包括p型閘極層如氮化鈦、氮化鉭、氮化鈦鉭、氮化鈦鋁、碳氮化鎢、鎢、鎳、鈷、或其他合適材料，且第一閘極層2502為p型場效電晶體的閘極層。第一閘極層2502的形成方法可為先形成閘極層以填入開口2402，接著進行回蝕刻製程使閘極層凹陷至只低於最底部的第二半導體層106c，如圖25所示。
之後如圖26所示，形成隔離層2602於每一開口2402中與第一閘極層2502上。形成隔離層2602於閘極介電層2404上，以圍繞每一第二半導體層106c的一部分。隔離層2602可包含一或多層的介電材料，比如金屬氧化物如耐火金屬氧化物。隔離層2602的形成方法可為物理氣相沉積、化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、電鍍、或其他合適方法。隔離層2602的形成方法可為先形成介電層以填入開口2402，接著進行回蝕刻製程使介電層凹陷到只高於最頂部的第二半導體層106c，如圖26所示。
接著如圖27所示，形成第二閘極層2702於每一開口2402中與隔離層2602上。第二閘極層2702形成於閘極介電層2404上，以圍繞每一第二半導體層106d的一部分。第二閘極層2702包括一或多層的導電材料，比如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、氮化鈦、氮化鎢、碳氮化鎢、鈦鋁、氮化鈦鉭、氮化鈦鋁、氮化鉭、碳氮化鉭、碳化鉭、氮化鉭矽、金屬合金、其他合適材料、及/或上述之組合。第二閘極層2702的形成方法可為物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、或其他合適方法。第一閘極層2502與第二閘極層2702可包含相同材料或不同材料。在一些實施例中，第二閘極層2702包括n型閘極層如碳化鈦鋁、碳化鉭鋁、碳化鈦矽鋁、碳化鈦、碳化鉭矽鋁、或其他合適材料，且第二閘極層2702為n型場效電晶體的閘極層。
接著如圖28A所示，形成第二閘極層2702之後，可形成開口於層間介電層2204中以露出源極/汲極磊晶結構2102，且可形成導電結構2806於源極/汲極磊晶結構2102上的每一開口中。可形成矽化物層2808於源極/汲極磊晶結構2102與導電結構2806之間。導電結構2806的材料可包含釕、鉬、鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦、與氮化鉭的一或多者，且其形成方法可為任何合適製程如物理氣相沉積、電化學鍍、或化學氣相沉積。在翻轉半導體裝置結構100以進行背側製程於半導體裝置結構100上之前，可形成額外層或結構於半導體裝置結構100上。
在一些實施例中，上下翻轉半導體裝置結構100之後，可由任何合適方法移除基板101。在一些實施例中，可移除介電層1502 (圖27)。可形成介電材料2810於第一閘極層2502與源極/汲極磊晶結構1602上。可形成開口於介電材料2810中，且可形成導電結構2814及2818於開口中。導電結構2814可形成於第一閘極層2502上，且包含的材料可與第一閘極層2502相同。導電結構2818可形成於源極/汲極磊晶結構1602上，且導電結構2818包含的材料可與導電結構2806相同。矽化物層2820可形成於源極/汲極磊晶結構1602與導電結構2818之間。襯墊層2812及2816可形成於開口的側壁上。襯墊層2812可接觸導電結構2814，且襯墊層2816可接觸導電結構2818。襯墊層2812包含的材料可與閘極介電層2404相同，且襯墊層2812可形成於導電結構2814與第一閘極層2502之間。襯墊層2816包含的材料可與接點蝕刻停止層2202相同。
圖28B顯示另一實施例中的半導體裝置結構100。在形成第二閘極層2702之後，可形成不同深度的開口於半導體裝置結構100的前側上。舉例來說，一些實施例形成開口穿過源極/汲極磊晶結構2102、介電材料1902、與襯墊層1802，以露出源極/汲極磊晶結構1602。可形成另一開口穿過層間介電層2204，以露出源極/汲極磊晶結構2102。接著形成導電結構2822於露出源極/汲極磊晶結構1602的開口中，並形成導電結構2806於露出源極/汲極磊晶結構2102的開口中。形成矽化物層2820於導電結構2822與源極/汲極磊晶結構1602之間，並形成矽化物層2808於導電結構2806與源極/汲極磊晶結構2102之間。因此在一些實施例中，可由導電結構2822電性連接n型場效電晶體與p型場效電晶體的源極區或汲極區之一者，而n型場效電晶體與p型場效電晶體的源極區或汲極區的其他者可電性隔離。
與圖28A所示的半導體裝置結構100類似，在形成額外層與結構於前側上之後，亦可對半導體裝置結構100進行背側製程。舉例來說，可移除基板101並置換為介電材料2810，且導電結構2814可形成於介電材料2810中。導電結構2814可接觸襯墊層2812。與圖28A所示的導體裝置結構100不同，導電結構2818與襯墊層2816可置換為介電材料2826，如圖28B所示。介電材料2826包含的材料可與介電材料1902相同。在一些實施例中，不形成開口於介電材料2810中，而介電材料2826不存在。
本發明實施例提供的半導體裝置結構100可包含互補式場效電晶體，其具有第一場效電晶體與第二場效電晶體位於第一場效電晶體上。第一場效電晶體可為p型場效電晶體，而第二場效電晶體可為n型場效電晶體。n型場效電晶體與p型場效電晶體的源極區可垂直堆疊，而n型場效電晶體與p型場效電晶體的汲極區可垂直堆疊。n型場效電晶體的源極區與p型場效電晶體的源極區可隔有襯墊層1802與介電材料1902。一些實施例可達一些優點。舉例來說，襯墊層1802在使介電材料1902凹陷時可保護材料，且襯墊層1802的厚度在移除襯墊層1802的部分時可減少損傷第二半導體層106d的風險。此外，半導體裝置結構100可增加裝置密度。
一實施例為半導體裝置結構。結構包括多個半導體層的堆疊，且半導體層彼此分開且對準；第一源極/汲極磊晶結構，接觸半導體層的堆疊的一或多個第一半導體層；以及第二源極/汲極磊晶結構，位於第一源極/汲極磊晶結構上。第二源極/汲極磊晶結構接觸半導體層的堆疊的一或多個第二半導體層。結構更包括第一介電材料，位於第一源極/汲極磊晶結構與第二源極/汲極磊晶結構之間；以及第一襯墊層，位於第一源極/汲極磊晶結構與第二源極/汲極磊晶結構之間。第一襯墊層接觸第一源極/汲極磊晶結構與第一介電材料。
在一些實施例中，第一襯墊層接觸半導體層的堆疊的一或多個第三半導體層。
在一些實施例中，半導體裝置結構更包括兩個介電結構，其中第一源極/汲極磊晶結構、第二源極/汲極磊晶結構、第一介電材料、與第一襯墊層位於兩個介電結構之間。
在一些實施例中，每一介電結構包括：第二襯墊層，其中第一襯墊層接觸第二襯墊層；第二介電材料，接觸第二襯墊層；以及第三介電材料，位於第二襯墊層與第二介電材料上。
在一些實施例中，半導體層的堆疊的一或多個第一半導體層、一或多個第二半導體層、與一或多個第三半導體層各自包含兩個半導體層。
在一些實施例中，半導體裝置結構更包括：第一閘極層，位於半導體層的堆疊的一或多個第一半導體層的兩個半導體層之間；第二閘極層，位於半導體層的堆疊的一或多個第二半導體層的兩個半導體層之間；以及第四介電材料，位於半導體層的堆疊的一或多個第三半導體層的兩個半導體層之間。
在一些實施例中，第一閘極層與第二閘極層包括相同材料。
在一些實施例中，第一閘極層與第二閘極層包括不同材料。
另一實施例為半導體裝置結構。結構包括第一場效電晶體，包括：第一源極磊晶結構；以及第一汲極磊晶結構。結構更包括第二場效電晶體，位於第一場效電晶體上。第二場效電晶體包括：第二源極磊晶結構，位於第一源極磊晶結構上並對準第一源極磊晶結構；以及第二汲極磊晶結構，位於第一汲極磊晶結構上並對準第一汲極磊晶結構。結構更包括第一介電材料，位於第一源極磊晶結構與第二源極磊晶結構之間；以及第一襯墊層，位於第一源極磊晶結構與第二源極磊晶結構之間。第一襯墊層接觸第一源極磊晶結構與第一介電材料。
在一些實施例中，半導體裝置結構更包括：第二介電材料，位於第一汲極磊晶結構與第二汲極磊晶結構之間；以及第二襯墊層，位於第一汲極磊晶結構與第二汲極磊晶結構之間，其中第二襯墊層接觸第一汲極磊晶結構與第二介電材料。
在一些實施例中，半導體裝置結構更包括：第一導電結構，位於第一源極磊晶結構上；以及第二導電結構，位於第一汲極磊晶結構上。
在一些實施例中，半導體裝置結構更包括：第一矽化物層，位於第一導電結構與第一源極磊晶結構之間以接觸第一導電結構與第一源極磊晶結構；以及第二矽化物層，位於第二導電結構與第二汲極磊晶結構之間以接觸第二導電結構與第二汲極磊晶結構。
在一些實施例中，第一導電結構位於第二源極磊晶結構上，而第二導電結構位於第二汲極磊晶結構上。
在一些實施例中，半導體裝置結構更包括：第一矽化物層，位於第一導電結構與第二源極磊晶結構之間以接觸第一導電結構與第二源極磊晶結構；以及第二矽化物層，位於第二導電結構與第二汲極磊晶結構之間以接觸第二導電結構與第二汲極磊晶結構。
在一些實施例中，半導體裝置結構更包括：第三導電結構，位於第一源極磊晶結構之下；以及第四導電結構，位於第一汲極磊晶結構之下。
在一些實施例中，半導體裝置結構更包括：第三矽化物層，位於第三導電結構與第一源極磊晶結構之間以接觸第三導電結構與第一源極磊晶結構；以及第四矽化物層，位於第四導電結構與第一汲極磊晶結構之間以接觸第四導電結構與第一汲極磊晶結構。
又一實施例為半導體裝置結構的形成方法。方法包括形成半導體層的堆疊；形成第一源極/汲極磊晶結構以接觸半導體層的堆疊的一或多個第一半導體層；形成襯墊層於第一源極/汲極磊晶結構上以接觸第一源極/汲極磊晶結構；形成介電材料於襯墊層上；使介電材料凹陷以露出襯墊層的部分；移除襯墊層的露出部分；以及形成第二源極/汲極磊晶結構於襯墊層與介電材料上以接觸襯墊層與介電材料。
在一些實施例中，方法更包括形成兩個介電結構，其中第一源極/汲極磊晶結構、第二源極/汲極磊晶結構、襯墊層、與介電材料形成於兩個介電結構之間。
在一些實施例中，方法更包括形成導電結構於第二源極/汲極磊晶結構上，其中矽化物層形成於導電結構與第二源極/汲極磊晶結構之間以接觸導電結構與第二源極/汲極磊晶結構。
在一些實施例中，方法更包括形成導電結構以穿過第二源極/汲極磊晶結構、襯墊層、與介電材料，其中矽化物層形成於導電結構與第一源極/汲極磊晶結構之間以接觸導電結構與第一源極/汲極磊晶結構。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A:剖線 H1,H2:高度 100:半導體裝置結構 101:基板 102:半導體層堆疊 103:基板部分 104,104a,104b,104c,104d:第一半導體層 106,106a,106b,106c,106d:第二半導體層 110,1108:遮罩結構 112,1110, 2403:含氧層 114,1112,2206:含氮層 202:鰭狀物 204,502,806:溝槽 302,304,702,1802,2002,2812,2816:襯墊層 402:絕緣材料 504,802,804:上表面 602:覆層 704,904,1902,2810,2826:介電材料 906:介電結構 1102:犧牲閘極堆疊 1104:犧牲閘極介電層 1106:犧牲閘極層 1202:間隔物 1204:第一部分 1206:第二部分 1502:介電層 1504:介電間隔物 1602,2102:源極/汲極磊晶結構 2202:接點蝕刻停止層 2204:層間介電層 2402:開口 2404:閘極介電層 2502:第一閘極層 2602:隔離層 2702:第二閘極層 2806,2814,2818,2822:導電結構 2808,2820:矽化物層
圖1至12係一些實施例中，製造半導體裝置結構的多種階段之透視圖。 圖13係一些實施例中，製造半導體裝置結構的階段沿著圖12的剖線A-A的剖視圖。 圖14係一些實施例中，製造半導體裝置結構的階段之透視圖。 圖15係一些實施例中，製造圖14的半導體裝置結構的階段沿著圖12的剖線A-A的剖視圖。 圖16A係一些實施例中，製造半導體裝置結構的階段之透視圖。 圖16B係一些實施例中，製造圖16A的半導體裝置結構的階段沿著圖12的剖線A-A的剖視圖。 圖17A係一些實施例中，製造半導體裝置結構的階段之透視圖。 圖17B係一些實施例中，製造圖17A的半導體裝置結構的階段沿著圖12的剖線A-A的剖視圖。 圖18及19係一些實施例中，製造半導體裝置結構於基板上的不同位置之多種階段的側剖視圖。 圖20A係一些實施例中，製造半導體裝置結構的階段之透視圖。 圖20B係一些實施例中，製造圖20A的半導體裝置結構的階段沿著圖12的剖線A-A的剖視圖。 圖21A係一些實施例中，製造半導體裝置結構的階段之透視圖。 圖21B係一些實施例中，製造圖21A的半導體裝置結構的階段沿著圖12的剖線A-A的剖視圖。 圖22係一些實施例中，製造半導體裝置結構的階段之透視圖。 圖23至27係一些實施例中，製造半導體裝置結構之多種階段的側剖視圖。 圖28A及28B係一些實施例中，製造半導體裝置結構於基板上的不同位置之階段的側剖視圖。
106b,106c,106d:第二半導體層
1202:間隔物
1602,2102:源極/汲極磊晶結構
1802,2812,2816:襯墊層
1902,2810:介電材料
2204:層間介電層
2404:閘極介電層
2502:第一閘極層
2602:隔離層
2702:第二閘極層
2806,2814,2818:導電結構
2808,2820:矽化物層

Claims (1)

  1. 一種半導體裝置結構，包括： 多個半導體層的堆疊，且該些半導體層彼此分開且對準； 一第一源極/汲極磊晶結構，接觸該些半導體層的堆疊的一或多個第一半導體層； 一第二源極/汲極磊晶結構，位於該第一源極/汲極磊晶結構上，其中該第二源極/汲極磊晶結構接觸該些半導體層的堆疊的一或多個第二半導體層； 一第一介電材料，位於該第一源極/汲極磊晶結構與該第二源極/汲極磊晶結構之間；以及 一第一襯墊層，位於該第一源極/汲極磊晶結構與該第二源極/汲極磊晶結構之間，其中該第一襯墊層接觸該第一源極/汲極磊晶結構與該第一介電材料。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11915984B2 (en) 2020-07-17 2024-02-27 Synopsys, Inc. Forming a wrap-around contact to connect a source or drain epitaxial growth of a complimentary field effect transistor (CFET) to a buried power rail (BPR) of the CFET
US11742247B2 (en) * 2020-07-17 2023-08-29 Synopsys, Inc. Epitaxial growth of source and drain materials in a complementary field effect transistor (CFET)
US11450663B2 (en) * 2020-11-25 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US20230343823A1 (en) * 2022-04-26 2023-10-26 Samsung Electronics Co., Ltd. 3d-stacked semiconductor device including source/drain inner spacers formed using channel isolation structure including thin silicon layer
KR20230171143A (ko) * 2022-06-13 2023-12-20 삼성전자주식회사 반도체 장치
EP4300560A1 (en) * 2022-06-30 2024-01-03 Imec VZW A method for forming a stacked transistor device
US20240113162A1 (en) * 2022-09-29 2024-04-04 International Business Machines Corporation Monolithic stacked field effect transistor (sfet) with dual middle dielectric isolation (mdi) separation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9837414B1 (en) * 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires
US10304832B1 (en) * 2017-11-16 2019-05-28 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors and method
US10741456B2 (en) * 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor
US11450663B2 (en) * 2020-11-25 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

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