TW202213522A - 半導體裝置結構 - Google Patents

半導體裝置結構 Download PDF

Info

Publication number
TW202213522A
TW202213522A TW110102850A TW110102850A TW202213522A TW 202213522 A TW202213522 A TW 202213522A TW 110102850 A TW110102850 A TW 110102850A TW 110102850 A TW110102850 A TW 110102850A TW 202213522 A TW202213522 A TW 202213522A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
gate electrode
conductive layer
disposed
Prior art date
Application number
TW110102850A
Other languages
English (en)
Inventor
潘冠廷
江國誠
張尚文
蔡慶威
程冠倫
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202213522A publication Critical patent/TW202213522A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本揭示案提供一種半導體裝置結構及其形成方法。結構包括第一閘極電極層、第二閘極電極層及設置在第一閘極電極層與第二閘極電極層之間的介電特徵。介電特徵具有第一表面。結構進一步包括設置在第一閘極電極層上的具有第二表面之第一導電層。結構進一步包括設置在第二閘極電極層上的具有第三表面之第二導電層，且第一表面、第二表面及第三表面為共平面。結構進一步包括設置在第一導電層上的第三導電層、設置在第二導電層上的第四導電層、以及設置在介電特徵之第一表面上的介電層。介電層設置在第三導電層與第四導電層之間。

Description

半導體裝置結構及其形成方法
無
半導體積體電路（integrated circuit，IC）行業經歷了指數級增長。IC材料及設計的技術進步已產生若干代IC，其中每一代比前一代具有更小而更複雜的電路。在IC演進的過程中，功能密度（即，每一晶圓區域互連的裝置的數目）通常增大，而幾何尺寸（即，可使用製造製程產生的最小組件（或線））通常減小。裝置尺寸縮小的過程通常藉由提高生產效率且降低相關聯成本來提供收益。裝置尺寸縮小已增加IC製程之複雜性。
因此，IC製程需進行改良。
無
以下的揭示內容提供許多不同的實施例或範例，以繪示本揭示案的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭示案敘述。當然，這些特定範例並非用於限定本揭示案。例如，若是本說明書以下的揭示內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本揭示案說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖中一元件或特徵部件與另一（些）元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及例如此類用語。除了圖中所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時（例如，旋轉90度或者其他方位），則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。
第1圖至第34B圖根據本揭示案的實施例的繪示製造半導體裝置結構100的例示性過程。應理解，對於此方法的額外實施例，可在第1圖至第34B圖所示的過程之前、期間及之後提供額外操作，且可替換或消除以下描述的操作中的一些。操作/過程的次序並非限制性的，且可互換。
第1圖至第18圖為根據一些實施例繪示製造半導體裝置結構的各個製程階段的等角示意圖。如第1圖所示，半導體層堆疊104在基板101之上。基板101可為半導體基板。在一些實施例中，基板101包括單晶半導體層在基板101之至少部分表面上。基板101可為半導體基板。基板101可包括單晶半導體材料，例如但不限於矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、銻化銦（InSb）、磷化鎵（GaP）、銻化鎵（GaSb）、砷化銦鋁（InAlAs）、砷化銦鎵（InGaAs）、磷化鎵銻（GaSbP）、砷化鎵鎵（GaAsSb）及磷化銦（InP）。在一些實施例中，基板101由Si製成。在一些實施例中，基板101為絕緣體上矽（silicon-on-insulator，SOI）基板，此基板具有設置在兩個矽層之間以增強的絕緣層（未繪示）。在一態樣中，絕緣層為含氧層。
基板101可包括一或多個緩衝層（未繪出） 在基板101之表面上。由於基板之晶格常數和生長在基板101上的源極/汲極（S/D）區之晶格常數之間有落差，此落差可藉由緩衝層使晶格常數的變化較平緩。緩衝層可由磊晶生長的單晶半導體材料形成，這些磊晶生長的單晶半導體材料例如但不限於Si、Ge、鍺錫（GeSn）、SiGe、GaAs、InSb、GaP、GaSb、InAlA、InGaA、GaSbP、GaAsSb、GaN、GaP及InP。在一個實施例中，基板101包括磊晶生長SiGe緩衝層在矽基板101上。SiGe緩衝層之鍺濃度可自最底緩衝層之30原子百分比的鍺增加至最頂緩衝層之70原子百分比的鍺。
基板101可包括各種已摻有雜質（例如，具有p型或n型摻雜劑）的區域。例如，依據電路設計，對於n型場效應電晶體（n-type field effect transistor，NFET），摻雜劑可為硼，對於p型場效應電晶體（p-type field effect transistor，PFET），摻雜劑可為磷。
半導體層堆疊104包括第一半導體層106及第二半導體層108。第一半導體層106及第二半導體層108由具有不同蝕刻選擇性及/或氧化速率的半導體材料製成。例如，第一半導體層106由Si製成，且第二半導體層108由SiGe製成。在一些實施例中，半導體層堆疊104包括交替的第一半導體層106及第二半導體層108。在後續的製造階段中，第一半導體層106或其部分可形成半導體裝置結構100的奈米片通道（nanosheet channel）。在半導體裝置結構100中。半導體裝置結構100可包括奈米片電晶體。術語奈米片在本文中用於表示具有奈米級或甚至微米級尺寸且具有細長形狀的材料，而與此材料的橫截面形狀無關。因此，此術語既指橫截面為圓形及基本上為圓形的細長材料，亦指束或棒形材料，例如包括圓柱形或橫截面基本上為矩形。半導體裝置結構100的奈米片通道可由閘極電極層圍繞。奈米片電晶體可稱為奈米線電晶體、環繞閘極（all-gate-around,GAA）電晶體、多橋通道（multi-bridge channel，MBC）電晶體或任何具有由閘極電極層圍繞通道的電晶體。下文進一步論述使用第一半導體層106來界定半導體裝置結構100的一或多個通道。在一些實施例中，使用單一半導體材料取代第一半導體層106及第二半導體層108，並連接到基板101，這樣的裝置為鰭式場效電晶體（Fin-based field effect transistor, FET）。
應注意的是，在第1圖中3層第一半導體層106及3層第二半導體層108彼此交替配置，第1圖僅出於說明目的，且並不旨在限制申請專利範圍中具體記載的內容。可瞭解的是，可在半導體層堆疊104中形成任何數量的第一半導體層106及第二半導體層108，且層的數量取決於半導體裝置結100的預定通道數量。在一些實施例中，第一半導體層106之數量，即通道之數量，介於3與8之間。
下文將進行更詳細地描述，第一半導體層106可用作半導體裝置結構100之通道，且第一半導體層106的厚度取決於裝置性能之考量。在一些實施例中，每一第一半導體層106的厚度可在約6奈米（nm）至約12 nm之間。第二半導體層108最終會被移除，並且第二半導體層108的厚度會決定半導體裝置結構100中相鄰通道之間的垂直距離，其中第二半導體層108的厚度取決於裝置性能之考量。在一些實施例中，每一第二半導體層108的厚度在約2 nm至約6 nm之間。
可使用任何合適和沈積製程，例如磊晶製程，形成第一半導體層106及第二半導體層108。舉例而言，可藉由分子束磊晶（molecular beam epitaxy，MBE）製程、金屬有機化學氣相沈積（metalorganic chemical vapor deposition，MOCVD）製程及/或其他合適的磊晶生長製程來執行半導體層堆疊104中各層的磊晶生長。
遮罩結構110形成在半導體層堆疊104之上。遮罩結構110可包括含氧層112及含氮層114。含氧層112可為襯墊氧化物層（pad oxide layer），例如SiO 2層。含氮層114可為襯墊氮化物層（pad nitride layer），例如Si 3N 4層。可藉由任何合適的沈積製程，例如化學氣相沈積（chemical vapor deposition, CVD）製程來形成遮罩結構110。
第2圖為根據一些實施例繪示製造半導體裝置結構100的其中一個製程階段的等角示意圖。如第2圖所示，形成鰭202a及202b。在一些實施例中，每個鰭202a、202b包括來自基板101的基板部分102a、102b、半導體層堆疊104之一部分及遮罩結構110之一部分。可使用合適的製程，包括雙重圖案化製程或多重圖案化製程，來形成鰭202a、202b。一般而言，雙重圖案化或多重圖案化製程組合了光微影製程及自對準製程，藉此允許產生例如間距小於使用單個直接光微影製程原本可獲得的間距之圖案。例如，在一些實施例中，在基板之上形成犧牲層且使用光微影製程對犧牲層進行圖案化。使用自對準製程在經圖案化之犧牲層旁邊形成間隔物。然後移除犧牲層，且接著使用留下的間隔物，或心軸，對半導體層堆疊104及基板101進行圖案化，從而形成鰭202a、202b。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etch, RIE）及/或其他合適的製程。如第2圖所示，形成2個鰭，但鰭之數量不限於2個。在一些實施例中，在X方向上配置3個或更多個鰭，如第20圖所示。
在一些實施例中，可使用合適的製程，包括光微影製程及蝕刻製程，來形成鰭202a、202b。光微影製程可包括形成光阻層（未繪出）在遮罩結構110之上、將光阻層暴露於圖案、執行暴露後烘烤製程，並圖案化光阻層。在一些實施例中，可使用電子束（e-beam）微影製程來圖案化光阻層。然後，可使用圖案化光阻層來保護基板101部分區域。蝕刻製程在未受到保護的區域蝕刻出溝槽114，溝槽114深度範圍包括遮罩結構110、半導體層堆疊104並至基板101，藉此留下數個延伸的鰭結構202a、202b。可使用乾式蝕刻（例如，RIE）、濕式蝕刻及/或上述之組合來蝕刻出溝槽114。
第3圖為根據一些實施例繪示製造半導體裝置結構100的其中一個製程階段的等角示意圖。如第3圖所示，襯裡304形成在基板101及鰭202a、202b之上。在一些實施例中，選擇性襯裡302可形成在基板101及鰭202a、202b上，且襯裡304形成在選擇性襯裡302上。襯裡304可由半導體材料例如Si，製成。在一些實施例中，襯裡304由與基板101相同的材料製成。選擇性襯裡302可由含氧材料，例如氧化物，製成。襯裡304可為保形層，且可藉由保形沉積製程，例如原子層沈積（atomic layer deposition，ALD）製程，來形成。本文中可使用術語「保形」，以簡明地描述沉積的厚度在不同位置上基本上都相同。選擇性襯裡302可為保形層，且可藉由保形沉積製程，例如ALD製程，來形成。
第4圖為根據一些實施例繪示製造半導體裝置結構100的其中一個製程階段的等角示意圖。如第4圖所示，絕緣材料402形成在基板101上。絕緣材料402填充溝槽204 （第2圖）。首先，絕緣材料402可形成在基板101之上，使得鰭202a、202b嵌埋在絕緣材料402中。然後，執行平坦化製程，例如化學機械研磨（chemical mechanical polishing, CMP）製程及/或回蝕製程，使鰭202a、202b之頂部（例如，襯裡304）從絕緣材料402暴露出來，如第4圖所示。絕緣材料402的材料可包括氧材料如氧化矽或摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、含氮材料如氮化矽、氧氮化矽（SiON）、SiOCN、SiCN、低介電常數介電材料、或任何合適的介電材料。可使用任何合適的方法，例如低壓化學氣相沈積（low-pressure chemical vapor deposition，LPCVD）、電漿增強CVD （plasma enhanced CVD，PECVD）或流動式CVD （flowable CVD，FCVD），來形成絕緣材料402來形成。
接著，如第5圖所示，移除位於相鄰鰭202a、202b之間的絕緣材料402之一部分，使絕緣材料402產生凹陷並形成溝槽502。溝槽502的形成包括使用任何合適的移除製程，例如乾式蝕刻或濕式蝕刻，以選擇性地移除絕緣材料402但不移除襯裡304。凹陷的絕緣材料402可作為淺溝槽隔離（shallow trench isolation, STI）。絕緣材料402包括頂表面504，頂表面504的位置可等於或是低於第二半導體層108的表面，其中第二半導體層108的表面接觸基板101的基板部分102a、102b。
接著，如第6圖所示，包覆層602形成在襯裡304之暴露表面（第5圖）上，且為清楚起見而沒繪出選擇性襯裡302。在包覆層602形成過程中，襯裡304可擴散到包覆層602中。因此，在一些實施例中，當選擇性襯裡302不存在時，包覆層602會接觸半導體層堆疊104，如第6圖所示。在一些實施例中，包覆層602包括半導體材料。包覆層602生長在半導體材料上而非在介電材料上。例如，包覆層602包括SiGe，且生長在襯裡304的Si上而非生長在絕緣材料402的介電材料上。在一些實施例中，包覆層602的製程包括先形成半導體層在襯裡304及絕緣材料402上，接著再進行蝕刻製程以移除位在絕緣材料402上的半導體層。在蝕刻製程過程中，位在鰭202a、202b頂部上的半導體層可能會被移除掉一些，因此形成在鰭202a、202b頂部上的包覆層602可能具有曲面輪廓而不是平面輪廓。在一些實施例中，包覆層602及第二半導體層108可為相同材料，具有相同的蝕刻選擇性。例如，包覆層602及第二半導體層108包括SiGe。在後續階段中可能會移除包覆層602及第二半導體層108以提供閘極電極層的空間。
接著，如第7圖所示，襯裡702形成在包覆層602及絕緣材料402的頂表面504上。襯裡702可包括低介電常數材料（例如，介電常數值小於7的材料），例如SiO 2、SiN、SiCN、SiOC或SiOCN。襯裡702可藉由保形沉積製程，例如ALD製程，來形成。襯裡702的厚度在約1 nm至約6 nm之間。在後續移除包覆層602的過程中，702可作為外殼以保護形成在溝槽502 （第5圖）中的流動性氧化物材料。因此，若襯裡702之厚度小於約1 nm，則無法充分保護流動性氧化物材料。另一方面，若襯裡702之厚度大於約6 nm，則會填滿溝槽502 （第5圖）。
介電材料704形成在溝槽502 （第5圖）中和形成在襯裡702上，如第7圖所示。704可為含氧材料，例如氧化物，並可藉由FCVD來形成。含氧材料的介電常數可小於約7 ，例如小於約3。介電材料704沿X方向的寬度取決於溝槽502之寬度及襯裡702之厚度。在一些實施例中，介電材料704的寬度在約8 nm至約30 nm之間。執行平坦化製程，例如CMP製程，以移除位在鰭202a、202b上的襯裡702及介電材料704。在平坦化製程之後，設置在含氮層114上的包覆層602可暴露出來。
接著，如第8圖所示，使襯裡702及介電材料704產生凹陷，凹陷至與最高位置的第一半導體層106等高。例如，在一些實施例中，在凹陷製程後，介電材料704可具有頂表面802，其中頂表面802基本上和最高位置的第一半導體層106之頂表面804等高。最高位置的第一半導體層106之頂表面804接觸遮罩結構110，例如接觸含氧層112。凹陷的襯裡702與凹陷的介電材料704等高。可藉任何合適的製程，例如乾式蝕刻、濕式蝕刻或上述之組合，使襯裡702及介電材料704產生凹陷。在一些實施例中，首先執行第一蝕刻製程以使介電材料704凹陷，接著進行第二蝕刻製程以使襯裡702凹陷。蝕刻製程可為選擇性蝕刻製程因此不移除包覆層602。蝕刻製程之後，溝槽806形成在鰭202a、202b之間。
高介電常數襯裡902形成在溝槽806 （第8圖）中和形成在介電材料704、襯裡702及包覆層602之側壁上，如第9圖所示。高介電常數襯裡902可包括高介電常數材料（例如，具有的介電常數大於7的材料），例如HfO 2、ZrO 2、HfAlO x、HfSiO x或Al 2O 3。可藉由保形沉積製程，例如ALD製程，來形成高介電常數襯裡902。高介電常數襯裡902的厚度可在約1 nm至約6 nm之間。在後續移除製程（例如移除包覆層602）的過程中，高介電常數襯裡902可做外殼以保護形成在溝槽806 （第8圖）中的低介電常數材料。因此，若高介電常數襯裡902之厚度小於約1 nm，則無法充分保護低介電常數材料。另一方面，若高介電常數襯裡902之厚度大於約6 nm，則會填滿溝槽806 （第8圖）。
低介電常數材料904形成在高介電常數襯裡902上，且低介電常數材料904可能填滿溝槽806 （第8圖）。低介電常數材料904可為介電常數低於7的材料，例如SiO 2、SiN、SiCN、SiOC或SiOCN。執行平坦化製程，例如CMP製程，以暴露遮罩結構110之含氮層114。執行平坦化製程以移除位在遮罩結構110上的高介電常數襯裡902、低介電常數材料904及包覆層602。襯裡702、介電材料704、高介電常數襯裡902及低介電常數材料904合稱為介電特徵906。介電特徵906包括底部部分908，底部部分908具有殼和核心，其中殼為襯裡702以及核心為介電材料704。介電特徵進一步包括頂部部分910，頂部部分910具有殼和核心，其中殼為高介電常數襯裡902以及核心為低介電常數材料904。介電特徵906可作為介電鰭，以隔開相鄰的源極/汲極（S/D）磊晶特徵1502 （第15圖）及隔開相鄰閘極電極層1906 （第19圖）。
接著，如第10圖所示，使包覆層602產生凹陷，並且移除遮罩結構110。可藉由任何合適製程，例如乾式蝕刻、濕式蝕刻、或上述之組合，使包覆層602產生凹陷。控制凹陷製程使凹陷的包覆層602基本上和最高位置的第一半導體層106之頂表面804等高。蝕刻製程可為選擇性蝕刻製程因此不移除高介電常數襯裡902及低介電常數材料904。可藉由任何合適製程，例如乾式蝕刻、濕式蝕刻、或上述之組合，移除遮罩結構110。遮罩結構110的移除使半導體層堆疊104中最高位置的第一半導體層106之頂表面804暴露出來。
如第10圖所示，低介電常數材料904沿X方向的寬度W1在約8 nm至約30 nm之間。寬度W1取決於相鄰鰭202a、202b之間的距離及高介電常數襯裡902之厚度。介電特徵906沿X方向的厚度W2在約10 nm至約42 nm之間。作為外殼的襯裡702及高介電常數襯裡902分別保護作為核心的介電材料704及低介電常數材料904免於受到後續蝕刻製程的影響。核心（介電材料704及低介電常數材料904）可為低介電常數（例如小於約7）材料，並以厚度W2來電性隔開相鄰的源極/汲極（S/D）磊晶特徵1502 （第15圖）及電性隔開相鄰閘極電極層1906 （第19圖）。厚度W2小於習知技術中用來隔開相鄰的S/D磊晶特徵與隔開相鄰的閘極電極層的介電材料之厚度。因此，具有襯裡702、介電材料704、高介電常數襯裡902及低介電常數材料904的介電特徵906可增加裝置密度、減少閘極-汲極電容（gate drain capacitance, C gd）及改善裝置速度/功率。
介電特徵906之頂部部分910 （例如，高介電常數襯裡902及低介電常數材料904）可具有沿Z方向的高度H1。高度H1在約6 nm至約15 nm之間。介電特徵906之頂部部分910可設置在介電材料704之頂表面802上，且頂表面802可與半導體層堆疊104中最高位置的第一半導體層106之頂表面804共面。因此，為了將相鄰閘極電極層1906 （第20圖）分隔或切斷，介電特徵906之頂部部分910可在由頂表面804界定的平面之上延伸高度H1。若高度H1小於約6 nm，則無法充分分隔或切斷閘極電極層1906 （第20圖）。另一方面，若高度H1大於約15 nm，則增加製造成本且無顯著優點。
接著，如第11圖所示，一或多個犧牲閘極堆疊1102形成在半導體裝置結構100上。犧牲閘極堆疊1102可包括犧牲閘極介電層1104、犧牲閘極電極層1106及遮罩結構1108。犧牲閘極介電層1104可包括一或多層的介電材料，例如例如SiO 2、SiN、高介電常數材料及/或其他合適的介電材料。在一些實施例中，犧牲閘極介電層1104的材料包括異於高介電常數襯裡902之材料。在一些實施例中，犧牲閘極介電層1104可藉由CVD製程、次大氣壓CVD （sub-atmospheric CVD, SACVD）製程、FCVD製程、ALD製程、物理氣相沉積（physical vapor deposition, PVD）製程或其他合適的製程來沈積。犧牲閘極電極層1106可包括多晶矽。遮罩結構1108可包括含氧層1110及含氮層1112。在一些實施例中，犧牲閘極電極層1106及遮罩結構1108藉由各種製程來進行層的沈積，例如CVD （包括LPCVD及PECVD二者）、PVD、ALD、熱氧化、電子束蒸發、或其他合適的沈積技術或上述之組合。
可藉由先沈積犧牲閘極介電層1104、犧牲閘極電極層1106及遮罩結構1108之毯覆層、之後進行圖案化及蝕刻製程來形成犧牲閘極堆疊1102。舉例來說，圖案化製程包括微影製程（例如，光微影或電子束微影），微影製程可進一步包括光阻劑塗佈（例如，旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、沖洗、乾燥（例如，離心法脫水及/或硬烘烤）、其他合適的微影術技術及/或上述之組合。在一些實施例中，蝕刻製程可包括乾式蝕刻（例如，RIE）、濕式蝕刻、其他蝕刻方法及/或上述之組合。藉由對犧牲閘極堆疊1102進行圖案化，部分的鰭202a、202b之半導體層堆疊104暴露在犧牲閘極堆疊1102之相對側上。如第11圖所示，形成2個犧牲閘極堆疊1102，但犧牲閘極堆疊1102之數目不限於2個。在一些實施例中，在Y方向上配置多於2個犧牲閘極堆疊1102。
如第12圖所示，間隔物1202形成在犧牲閘極堆疊1102之相對側上。可藉由先沈積間隔物1202的保形層、之後進行回蝕製程來形成間隔物1202。例如，間隔物材料層可保形沈積在半導體裝置結構100之暴露表面上。保形間隔物材料層可藉由ALD製程來形成。隨後，使用非等向性蝕刻，例如RIE，在間隔物材料層上。在非等向性蝕刻製程期間，從水平表面上，例如鰭202a、202b之頂部、包覆層602之頂部、高介電常數襯裡902之頂部及低介電常數材料904之頂部，移除了大部分間隔物材料層，從而在垂直表面，例如犧牲閘極堆疊1102之側壁，留下間隔物1202。間隔物1202可由介電材料製成，此介電材料例如氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN、氧碳化矽、SiOCN及/或上述之組合。在一些實施例中，間隔物1202可為多層，例如主要間隔壁、襯裡層、諸如此類。
接著，藉由一或多個合適的蝕刻製程，例如乾式蝕刻、濕式蝕刻或上述之組合，使未被犧牲閘極堆疊1102及間隔物1202覆蓋的鰭202a、202b之暴露部分、包覆層602之暴露部分、高介電常數襯裡902之暴露部分及低介電常數材料904之暴露部分產生選擇性凹陷。在一些實施例中，鰭202a、202b中半導體層堆疊104之暴露部分（第11圖）經移除後，基板部分102a、102b之部分暴露出來。如第12圖所示，鰭202a、202b之暴露部分經凹陷後，其高度等於或低於絕緣材料402之頂表面504。使鰭202a、202b之暴露部分及包覆層602之暴露部分產生凹陷的製程可包括蝕刻製程。
在一些實施例中，蝕刻製程可使介電特徵906之暴露頂部部分910之高度自H1減小到H2，如第12圖所示。因此，位於犧牲閘極堆疊1102及間隔物1202下方為頂部部分910的第一部分1204且具有高度H1，而位於S/D磊晶特徵1502 （第15圖）之間為頂部部分910的第二部分1206且具有小於高度H1的高度H2。
在此階段，位於犧牲閘極堆疊1102及間隔物1202下方的半導體層堆疊104之端部部分大致上為平整的表面，且表面可與間隔物1202齊平。在一些實施例中，位於犧牲閘極堆疊1102及間隔物1202下方的半導體層堆疊104之端部部分略微水平地蝕刻。
接著，如第13圖所示，每個第二半導體層108之邊緣部分及包覆層602之邊緣部分經移除後，形成縫隙1302。在一些實施例中，藉由選擇性濕式蝕刻製程來移除半導體層108及包覆層602之部分而不移除第一半導體層106。例如，在第二半導體層108由SiGe製成且第一半導體層106由矽製成的情況下，可使用包括氨及過氧化氫混合物（ammonia and hydrogen peroxide mixture, APM）的選擇性濕式蝕刻。
接著，如第14圖所示，介電間隔物1402形成在縫隙1302中。在一些實施例中，介電間隔物1402可由低介電常數材料製成，例如SiON、SiCN、SiOC、SiOCN或SiN。在一些實施例中，可藉由先使用保形沈積製程，例如ALD，來形成保形介電層、之後進行非等向性蝕刻以移除介電間隔物1402之外的保形介電層。介電間隔物1402可在非等向性蝕刻製程期間受第一半導體層106及間隔物1202保護。在一些實施例中，介電間隔物1402可與間隔物1202齊平。
接著，如第15圖所示，S/D磊晶特徵1502形成在鰭202a、202b之基板部分102a、102b上。S/D磊晶特徵1502可包括一或多層，例如用於n通道FET的Si、SiP、SiC及SiCP或用於p通道FET的Si、SiGe、Ge。S/D磊晶特徵1502可在垂直及水平二者上生長以形成晶面，所形成的晶面可對應基板部分102a、102b的材料之結晶平面。S/D磊晶特徵1502的形成可使用磊晶生長製程，例如CVD、ALD或MBE。S/D磊晶特徵1502接觸第一半導體層106及介電間隔物1402 （第14圖）。S/D磊晶特徵1502可為S/D區。在本揭示案中，源極及汲極可互換使用，且源極及汲極的結構實質上相同。
如第15圖所示，介電特徵906分隔了形成在鰭202a、202b上的S/D磊晶特徵1502。在一些實施例中，每個S/D磊晶特徵1502可通過矽化物層與導電特徵接觸。在一些實施例中，如第34A圖所示，相鄰S/D磊晶特徵1502可共享導電特徵3402 （第34A圖），其中導電特徵3402設置在相鄰S/D磊晶特徵1502之間的介電特徵906之上。
接著，如第16圖所示，接觸蝕刻終止層（contact etch stop layer，CESL） 1602可形成在S/D磊晶特徵1502、介電特徵906及相鄰間隔物1202上。 CESL 1602可包括含氧材料或含氮材料，例如氮化矽、碳氮化矽、氧氮化矽、氮化碳、氧化矽、碳氧化矽、類似者或上述之組合。CESL 1602可藉由CVD、PECVD、ALD或任何合適的沈積技術來形成。在一些實施例中，CESL 1602是藉由ALD製程形成的保形層。可在CESL 1602上形成層間介電（interlayer dielectric，ILD）層1604。用於ILD層1604的材料可包括四乙氧基矽烷（TEOS）氧化物、無摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、熔融矽石玻璃（fused silica glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、摻硼矽（酸鹽）玻璃（boron doped silicon glass，BSG）及/或其他合適的介電材料。ILD層1604可藉由PECVD製程或其他合適的沈積技術來沈積。在一些實施例中，在ILD層1604形成之後，對半導體裝置結構100進行熱處理以對ILD層1604進行退火。
執行平坦化製程以暴露犧牲閘極電極層1106，如第16圖所示。平坦化製程可為任何合適的製程，例如CMP製程。平坦化製程移除位在犧牲閘極堆疊1102上的ILD層1604及CESL 1602之形成部分。平坦化製程亦可移除遮罩結構1108 （第11圖）。ILD層1604產生的凹陷高度低於犧牲閘極電極層1106之頂部，並且可在ILD層1604產生的凹陷處形成含氮層1606 （例如SiCN層），如第16圖所示。含氮層1606可在後續蝕刻製程期間保護ILD層1604。
第17圖為根據一些實施例繪示製造半導體裝置結構100的其中一個製程階段沿第16圖之線A-A的等角示意圖。如第17圖所示，犧牲閘極電極層1106 （第16圖）及犧牲閘極介電層1104經移除後，包覆層602及半導體層堆疊104從而暴露出來。可先進行任何合適製程，例如乾式蝕刻、濕式蝕刻或上述之組合，來移除犧牲閘極電極層1106，再進行任何合適製程，例如乾式蝕刻、濕式蝕刻或上述之組合來移除犧牲閘極介電層1104。在一些實施例中，濕式蝕刻劑，例如四甲基氫氧化銨（TMAH）溶液，可選擇性地移除犧牲閘極電極層1106，而不移除含氮層1606、介電特徵906之頂部部分910及CESL 1602。在一些實施例中，可藉由移除犧牲閘極電極層1106的蝕刻製程來移除部分的間隔物1202，如第17圖所示。
接著，如第18圖所示，移除包覆層602及第二半導體層108。移除製程使介電間隔物1402及第一半導體層106暴露出來。移除製程可以是任何合適製程，例如乾式蝕刻、濕式蝕刻或上述之組合。蝕刻製程可以是移除包覆層602及第二半導體層108，而不移除高介電常數襯裡902、低介電常數材料904及第一半導體層106的選擇性蝕刻製程。因此，可形成開口1802，如第18圖所示。在一些實施例中，襯裡702接觸介電材料704側壁的尺寸可能會縮小，使得介電特徵906之底部部分908的寬度W3小於介電特徵906之頂部部分910的寬度W2。在一些實施例中，在不縮小襯裡702尺寸的情況下，寬度W2及寬度W3可大致上相同（第19圖）。在開口1802中，介電間隔物1402未覆蓋到的第一半導體層106可能會暴露出來。每個第一半導體層106可為奈米片電晶體中的奈米片通道。
第19圖及第20圖為根據一些實施例繪示製造半導體裝置結構100的不同製程階段沿第18圖之線A-A的截面圖。如第19圖所示，含氧層1902形成在開口1802中的第一半導體層106周圍及鰭202a、202b之基板部分102a、102b之暴露表面，接著閘極介電層1904形成在含氧層1902上。含氧層1902可以是氧化物層，且閘極介電層1904可以是相同於犧牲閘極介電層1104 （第11圖）的材料。在一些實施例中，閘極介電層1904包括高介電常數材料，其中此高介電常數材料與高介電常數襯裡902之材料相同。含氧層1902及閘極介電層1904可藉由任何合適製程來形成，例如ALD製程。在一些實施例中，含氧層1902及閘極介電層1904藉由保形沉積製程來形成。
接著，閘極電極層1906形成在開口1802中及閘極介電層1904上。閘極電極層1906形成在閘極介電層1904上並包圍每個第一半導體層106的一部分。閘極電極層1906包括一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦（TiN）、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料及/或上述之組合。閘極電極層1906可藉由PVD、CVD、ALD、電鍍或其他合適方法來形成。
接著，閘極電極層1906產生凹陷，閘極電極層1906凹陷後的高度低於介電特徵906之低介電常數材料904之頂表面2004，並且導電層2002形成在閘極電極層1906上，如第20圖所示。額外的鰭202c、202d、202e可形成自基板101。鰭202a、202b、202c、202d、202e可具有不同的寬度。例如，鰭202a、202b各自的寬度大於鰭202c、202d、202e各自的寬度。較寬的鰭寬度可產生較寬的通道，且不同的裝置可具有不同的通道寬度。例如，具有較寬通道的裝置可適用於高速之裝置應用，例如NAND裝置。具有較窄通道的裝置可適用於低功率及低洩漏之裝置應用，例如反向器裝置。相鄰閘極電極層1906之間的距離可不同。換句話說，介電特徵906之寬度可不同。例如，如第20圖所示，設置在基板部分102c之上的閘極電極層1906與基板部分102d之上的閘極電極層1906之間的介電特徵906比設置在基板部分102d之上的閘極電極層1906與基板部分102e之上的閘極電極層1906之間的介電特徵906更寬。
閘極電極層1906之凹陷製程可以是任何合適製程，例如乾式蝕刻、濕式蝕刻或上述之組合。在一些實施例中，凹陷製程可以是選擇性乾式蝕刻製程，而實質上不影響含氮層1606 （第18圖）、間隔物1202 （第18圖）及CESL 1602 （第18圖）。凹陷製程之後，介電特徵906分隔或切斷相鄰的閘極電極層1906。凹陷的閘極電極層1906之頂表面可處在不同的高度。形成在閘極電極層1906之頂表面上的導電層2002可大致上與表面2003共平面。與表面2003共平面的導電層2002亦可與低介電常數材料904之頂表面2004共平面。因此，介電特徵906電性隔離相鄰的閘極電極層1906，亦電性隔離設置在閘極電極層1906上的導電層2002。介電特徵906將導電層2002分隔成數個段。例如，形成在相鄰閘極電極層1906之間的介電特徵906將形成在相鄰閘極電極層1906上的導電層2002分隔成2段。導電層2002可包括金屬，例如鎢、釕、鈷或任何合適的金屬。在一些實施例中，導電層2002包括無氟鎢。導電層2002可形成在閘極電極層1906之導電材料上，而非形成在半導體裝置結構100之其他暴露表面之介電材料上。導電層2002可藉由任何合適製程，例如CVD、PVD、ALD或電化學鍍（electro-chemical plating, ECP），來形成。
第21圖為根據一些實施例繪示第20圖的半導體裝置結構100的俯視圖。如第21圖所示，半導體裝置結構100包括以點線繪示的複數個鰭202a、202b、202c、202d、202e。ILD層1604形成在鰭202a、202b、202c、202d、202e之一部分之上。為清楚起見省略了CESL 1602及含氮層1606。溝槽2102形成在鰭202a，202b，202c，202d，202e的一部分之上並位於ILD層1604之間。溝槽2102之底部包括導電層2002，其中介電特徵906之低介電常數材料904分隔了導電層2002。為清楚起見省略了高介電常數襯裡902及間隔物1202。
第22A圖至第22C圖為根據一些實施例分別繪示製造半導體裝置結構100的其中一個階段沿第21圖的線A-A、線B-B及線C-C的截面側視圖。第22A圖及第22C圖是在介電特徵906上方的溝槽2102的截面側視圖，且第22B圖是在導電層2002上方的溝槽2102的截面側視圖。如第22A圖、第22B圖、第22C圖所示，可在ILD層1604之間形成溝槽2102。ILD層1604可設置在CESL 1602上，且含氮層1606可設置在ILD層1604上。間隔物1202可與CESL 1602接觸。如第22A圖及第22C圖所示，介電特徵906之頂部部分910包括第一部分1204及第二部分1206。介電特徵906之頂部部分910之第一部分1204可以是第22A圖及第22C圖所示之溝槽2102的底部。在一些實施例中，第一部分1204之頂表面2004a可與間隔物1202之底表面同高，如第22A圖及第22C圖所示。在一些實施例中，第一部分1204之頂表面2004b可自間隔物1202之底表面凹陷，如第22A圖及第22C圖中的點線所展示。
位在不同位置的溝槽2102具有不同底部，例如第22A圖、第22C圖中介電特徵906之第一部分1204及第22B圖中導電層2002。在一些實施例中，導電層2002之表面2003及低介電常數材料904之表面2004共平面。
第23A圖至第23D圖為根據一些實施例分別繪示製造半導體裝置結構100的其中一個階段沿第21圖的線D-D、線A-A、線B-B及線C-C的截面側視圖。如第23A圖所示，在導電層2002之表面2003及低介電常數材料904之表面2004上形成半導體層2302，且在半導體層2302上形成介電層2304。如第23B圖至第23D圖所示，半導體層2302填充溝槽2102，且形成在含氮層1606上。半導體層2302具有不同的蝕刻選擇性相對於含氮層1606、間隔物1202、低介電常數材料904及介電層2304之介電材料。半導體層2302可藉由任何合適製程，例如CVD、PECVD、MOCVD或MBE，來形成。在一些實施例中，半導體層2302包括非晶矽。介電層2304可以為含氮層，例如氮化物。在一些實施例中，介電層2304包括氮化矽。介電層2304可藉由任何合適製程，例如CVD或PECVD，來形成。
接著，如第24A圖及第24B圖所示，開口2402形成在介電層2304及半導體層2302中，以暴露一些介電特徵906中的低介電常數材料904之表面2004。半導體層2302及介電層2304覆蓋著導電層2002之表面2003及介電特徵906中的其他低介電常數材料904之表面2004，如第24C圖及第24D圖所示。如第24A圖所示，一個開口2402形成在介電特徵906之上，其中此介電特徵906位在基板部分102c、102d上的閘極電極層1906之間，而另一個開口2402形成在介電特徵906之上，其中此介電特徵906位在基板部分102e、102a上的閘極電極層1906之間。開口2402的位置是預先決定好的，在後續製程中將連接位在開口2402之間的閘極電極層1906 ，例如基板部分102d、102e上的閘極電極層1906。
在一些實施例中，藉由兩個蝕刻製程來形成開口2402。第一蝕刻製程中移除介電層2304的一部分，以暴露設置在溝槽2102中及含氮層1606上的部分半導體層2302。第一蝕刻製程可以為乾式蝕刻、濕式蝕刻或上述之組合。第一蝕刻製程可以是選擇性蝕刻製程以移除介電層2304且不移除半導體層2302。第二蝕刻製程中移除半導體層2302 （包括位於溝槽2102中的半導體層2302）之暴露部分，以形成開口2402，如第24B圖所示。第二蝕刻製程可以為乾式蝕刻、濕式蝕刻或上述之組合。第二蝕刻製程可以是選擇性蝕刻製程以移除半導體層2302之一部分而不移除介電層2304、含氮層1606、間隔物1202及低介電常數材料904。
接著，如第25A圖及第25B圖所示，在每個開口2402中形成介電層2502。介電層2502可包括與介電層2304相同的材料，且可藉由與介電層2304相同的製程來形成。介電層2502可形成在介電層2304上。可執行平坦化製程以移除介電層2304上的介電層2502、介電層2304及部分的半導體層2302，以暴露含氮層1606，如第25B圖、第25C圖、第25D圖所示。如第25A圖至第25D圖所示，介電層2502形成在部分的介電特徵906上方，同時半導體層2302形成在半導體層2002及其他介電特徵906上。在後續製程中將製作導電層電性連接至閘極電極層1906，介電層2502經配置以切斷此導電層。
接著，如第26A圖至第26D圖所示，移除半導體層2302。半導體層2302可藉由任何合適製程，例如乾式蝕刻、濕式蝕刻或上述之組合，來移除。半導體層2302之移除可以為選擇性蝕刻以移除半導體層2302不移除含氮層1606及介電層2502。如第26A圖所示，在移除半導體層2302之後，溝槽2102被介電層2502分隔成段2602。半導體層2002及部分的介電特徵906暴露在溝槽2102的段2602中，如第26A圖、第26C圖、第26D圖所示。
第27A圖至第27C為根據一些實施例分別繪示製造半導體裝置結構100的其中一個階段沿第21圖的線A-A、線B-B及線C-C的截面側視圖。在介電層2502將溝槽2102分隔成段2602之後，在半導體裝置結構100之暴露表面上形成晶種層2702。晶種層2702形成在含氮層1606及介電層2502上，如第27A圖所示。晶種層2702亦形成在段2602中，例如第27B圖中的CESL 1602之側壁、間隔物1202之側壁、導電層2002及第27C圖的低介電常數材料904。晶種層2702可包括導電材料，例如TiN，且可具有厚度在約0.5 nm至約2 nm之間。在一些實施例中，不形成晶種層2702。晶種層2702有助於後續製程中形成的導電層3102 （第31B圖）具有更好的黏附性。因此，若晶種層2702之厚度大於約2 nm，則會增加製造成本而沒有顯著優點。晶種層2702可藉由任何合適製程，例如PVD、CVD或ALD，來形成。
接著，如第28A圖至第28C圖所示，在晶種層2702上形成遮罩2802。遮罩2802可填充溝槽2102之段2602且位於含氮層1606之上，如第28B圖、第28C圖所示。遮罩2802可以為底部抗反射塗佈（bottom antireflective coating，BARC）層，此BARC層可以是旋塗有機層。可使遮罩2802凹陷，如第29A圖至第29C圖所示。移除位在含氮層1606之上的遮罩2802，且使位在段2602中的遮罩2802產生凹陷，從而暴露出位在含氮層1606、CESL 1602及間隔物1202上的晶種層。遮罩2802之凹陷製程可以是任何合適製程，例如乾式蝕刻、濕式蝕刻或上述之組合。凹陷製程可以是選擇性蝕刻製程以移除遮罩2802而不移除晶種層2702。接著，移除晶種層2702之暴露部分，如第29A圖至第29C圖所示。在一些實施例中，移除設置在遮罩2802與間隔物1202之間的晶種層2702，如第29B圖、第29C圖所示。剩餘遮罩2802保護了形成在低介電常數材料904、導電層2002及間隔物1202上的晶種層2702。晶種層2702可藉由任何合適製程，例如乾式蝕刻、濕式蝕刻或上述之組合，來移除。移除製程可以是選擇性蝕刻以移除晶種層2702而不移除含氮層1606、CESL 1602及間隔物1202。
接著，如第30A圖至第30C圖所示，移除剩下的遮罩2802。移除遮罩2802的製程和遮罩2802產生凹陷的製程相同，如第29A圖至第29C圖所示。形成在段2602中的晶種層2702可具有U形截面形狀，如第30B圖、第30C圖所示。在溝槽2102之段2602中的晶種層2702上形成導電層3102，如第31B圖、第31C圖所示。導電層3102不形成在含氮層1606及介電層2502之介電材料上，如第31A圖所示。導電層3102的材料可與導電層2002的材料相同，且導電層3102的製程可與導電層2002的製程相同。導電層3102沿Z方向的厚度在約2 nm至約6 nm之間。導電層3102可經利用而作為閘極電極層1906的電性路徑。因此，若導電層3102之厚度小於約2 nm，則可能提高電阻。另一方面，若導電層3102之厚度大於約6 nm，則增加製造成本而沒有顯著優點。
第32A圖至第32B圖為根據一些實施例分別繪示製造半導體裝置結構100的其中一個階段沿第21圖的線D-D的截面側視圖。在一些實施例中，如第32A圖所示，導電層3102形成在晶種層2702上，且介電層2502將導電層3102及晶種層2702分隔成不同的段。在一些實施例中，如第32B圖所示，在沒有晶種層2702的情況下，導電層3102形成在導電層2002及介電特徵906上。導電層3102連同晶種層2702一起（或在沒有晶種層2702的情況下）將位在導電層3102下方的二或更多個閘極電極層1906電性連接起來。
第33A圖至第33D圖為根據一些實施例分別繪示製造半導體裝置結構100的其中一個階段沿第21圖的線D-D、線A-A、線B-B及線C-C的截面側視圖。如第33A圖至第33D圖所示，介電層3302形成在溝槽2102之段2602中，且可執行平坦化製程以暴露含氮層1606。介電層3302的材料可與介電層2502的材料相同，且介電層3302的製程可與介電層2502的製程相同。介電層3302可形成在導電層3102上，而介電層2502形成在介電特徵906上。導電特徵3304形成並穿過介電層3302、導電層3102及晶種層2702，並接觸導電層2002，如第33A圖所示。導電特徵3304可包括具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中之一或多者的材料，且可藉由任何合適製程，例如PVD、ECP或CVD，來形成。導電特徵3304可傳遞信號，例如電流，到位於導電特徵3304下面的閘極電極層1906。另外，導電層3102 （在一些實施例中，連同晶種層2702）可傳遞信號到相鄰的閘極電極層1906。因此，透過導電層3102，相鄰的閘極電極層1906可接收到來自一個導電特徵3304的信號。介電層2502切斷導電層3102，所以信號無法提供至位於介電層2502之另一側上的導電層3102。
接著，如第34A圖所示，在一些實施例中，可穿過ILD層1604及CESL 1602形成導電特徵3402，並藉由矽化物層3404與S/D磊晶特徵1502接觸。導電特徵3402的材料可與導電特徵3304的材料相同，且導電特徵3402的製程可與導電特徵3304的製程相同。導電特徵3402可形成在相鄰S/D磊晶特徵1502上及形成在相鄰S/D磊晶特徵1502之間的介電特徵906上。第34B圖為在相鄰S/D磊晶特徵1502之間形成的介電特徵906在ZY平面之截面圖。如第34B圖所示，可在介電特徵906及S/D磊晶特徵1502 （第34A圖）之上形成導電特徵3402，且導電特徵3402可由包括CESL 1602、間隔物1202、可選晶種層2702、導電層3102及介電層3302的結構分隔。此結構可形成在閘極電極層1906 （第33C圖）之上。
本揭示案提供半導體裝置結構100，此種半導體裝置結構100包括由介電特徵906分隔的第一及第二閘極電極層1906。在第一及第二閘極電極層1906上形成導電層2002，且導電層2002具有頂表面2003，頂表面2003與介電特徵906之低介電常數材料904之頂表面2004共平面。在每個導電層2002之上形成導電層3102，且在頂表面2004上且導電層3102之間形成介電層2502。一些實施例可達成優點。例如，介電特徵906及可電性連接的相鄰閘極電極層1906可增加裝置密度，降低C gd及改善裝置速度及功率。
本揭示案的一實施例是一種半導體裝置結構。半導體裝置結構包括第一閘極電極層、與第一閘極電極層相鄰的第二閘極電極層、以及設置在第一閘極電極層與第二閘極電極層之間的一介電特徵。介電特徵具有第一表面。半導體裝置結構進一步包括設置在第一閘極電極層上的第一導電層。第一導電層具有第二表面。半導體裝置結構進一步包括設置在第二閘極電極層上的第二導電層。第二導電層具有第三表面，且第一表面、第二表面及第三表面為共平面。半導體裝置結構進一步包括設置在第一導電層上的第三導電層、設置在第二導電層上的第四導電層、以及設置在介電特徵之第一表面上的介電層。介電層設置在第三導電層與第四導電層之間。
另一實施例是一種半導體裝置結構。半導體裝置結構包括第一閘極電極層、與第一閘極電極層相鄰的第二閘極電極層、以及設置在第一閘極電極層與第二閘極電極層之間的介電特徵。介電特徵包括襯裡、設置在襯裡上的介電材料、設置在襯裡及介電材料上的高介電常數襯裡、以及設置在高介電常數襯裡上的低介電常數材料。半導體裝置結構進一步包括設置在低介電常數材料上的介電層、設置在第一閘極電極層上的第一導電層、以及設置在第二閘極電極層上的第二導電層。介電層設置在第一導電層與第二導電層之間。
另一個實施例是一種方法。方法包括自基板形成第一鰭及第二鰭。第一鰭包括第一複數個半導體層，且第二鰭包括第二複數個半導體層。方法進一步包括形成介電特徵在第一鰭與第二鰭之間、形成閘極電極層用以包圍第一半導體層及第二半導體層、形成第一介電層在介電特徵上、以及形成第一導電層在閘極電極層上。第一介電層將第一導電層分隔成兩個段。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地將本揭示案用作用於設計或修改其他製程及結構的基礎以實現與本文所介紹之實施例相同的目的及/或達成與其相同的優點。熟習此項技術者亦應認識到，此類等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文中作出各種改變、替換及變更。
100:半導體裝置結構 101:基板 102a,102b,102c,102d,102e:基板部分 104:半導體層堆疊 106:第一半導體層 108:第二半導體層 110:遮罩結構 112:含氧層 114:含氮層 202a,202b,202c,202d,202e:鰭 204:溝槽 302:選擇性襯裡 304:襯裡 402:絕緣材料 502:溝槽 504:頂表面 602:包覆層 702:襯裡 704:介電材料 802:頂表面 804:頂表面 806:溝槽 902:高介電常數襯裡 904:低介電常數材料 906:介電特徵 908:底部部分 910:頂部部分 1102:犧牲閘極堆疊 1104:犧牲閘極介電層 1106:犧牲閘極介電層 1108:遮罩結構 1110:含氧層 1112:含氮層 1202:間隔物 1204:第一部分 1206:第二部分 1302:縫隙 1402:介電間隔物 1502:源極/汲極（S/D）磊晶特徵 1602:含氮層 1604:層間介電層/ILD層 1606:含氮層 1802:開口 1902:含氧層 1904:閘極介電層 1906:閘極電極層 2002:導電層 2003:表面 2004:頂表面 2004a:頂表面 2004b:頂表面 2102:含氧層 2302:半導體層 2304:介電層 2402:開口 2502:介電層 2602:段 2702:晶種層 2802:遮罩 3102:導電層 3302:介電層 3304:導電特徵 3402:導電特徵 3404:矽化物層 A-A:線 B-B:線 C-C:線 D-D:線 W1,W2:寬度 H1,H2:高度 X,Y,Z:軸
閱讀以下實施方法時搭配附圖以清楚理解本揭示案的觀點。應注意的是，根據業界的標準做法，各種特徵並未按照比例繪製。事實上，為了能清楚地討論，各種特徵的尺寸可能任意地放大或縮小。 第1圖至第18圖為根據一些實施例繪示製造半導體裝置結構的不同製程階段的等角示意圖。 第19圖及第20圖為根據一些實施例繪示製造半導體裝置結構的不同階段沿第18圖的線A-A的截面側視圖。 第21圖為根據一些實施例繪示第20圖的半導體裝置結構的俯視圖。 第22A圖至第22C圖為根據一些實施例分別繪示製造半導體裝置結構的其中一個階段沿第21圖的線A-A、線B-B及線C-C的截面側視圖。 第23A圖至第23D圖為根據一些實施例分別繪示製造半導體裝置結構的其中一個階段沿第21圖的線D-D、線A-A、線B-B及線C-C的截面側視圖。 第24A圖至第24D圖為根據一些實施例分別繪示製造半導體裝置結構的其中一個階段沿第21圖的線D-D、線A-A、線B-B及線C-C的截面側視圖。 第25A圖至第25D圖為根據一些實施例分別繪示製造半導體裝置結構的其中一個階段沿第21圖的線D-D、線A-A、線B-B及線C-C的截面側視圖。 第26A圖至第26D圖為根據一些實施例分別繪示製造半導體裝置結構的其中一個階段沿第21圖的線D-D、線A-A、線B-B及線C-C的截面側視圖。 第27A圖至第31A圖為根據一些實施例分別繪示製造半導體裝置結構的不同階段沿第21圖的線A-A的截面側視圖。 第27B圖至第31B圖為根據一些實施例分別繪示製造半導體裝置結構的不同階段沿第21圖的線B-B的截面側視圖。 第27C圖至第31C圖為根據一些實施例分別繪示製造半導體裝置結構的不同階段沿第21圖的線C-C的截面側視圖。 第32A圖至第32B圖為根據一些實施例分別繪示製造半導體裝置結構的不同階段沿第21圖的線D-D的截面側視圖。 第33A圖至第33D圖為根據一些實施例分別繪示製造半導體裝置結構的其中一個階段沿第21圖的線D-D、線A-A、線B-B及線C-C的截面側視圖。 第34A圖至第34B圖為根據一些實施例繪示半導體裝置結構的截面側視圖。
國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無
100:半導體裝置結構
101:基板
102a,102b,102c,102d,102e:基板部分
106:第一半導體層
202a,202b,202c,202d,202e:鰭
402:絕緣材料
702:襯裡
904:低介電常數材料
906:介電特徵
1906:閘極電極層
2002:導電層
2004:頂表面
2502:介電層
2702:晶種層
3102:導電層
3302:介電層
3304:導電特徵
X,Z:軸

Claims (20)

  1. 一種半導體裝置結構，包含： 一第一閘極電極層； 一第二閘極電極層，與該第一閘極電極層相鄰； 一介電特徵，設置在該第一閘極電極層與該第二閘極電極層之間，其中該介電特徵具有一第一表面； 一第一導電層，設置在該第一閘極電極層上，其中該第一導電層具有一第二表面； 一第二導電層，設置在該第二閘極電極層上，其中該第二導電層具有一第三表面，其中該第一表面、該第二表面及該第三表面為共平面； 一第三導電層，設置在該第一導電層之上； 一第四導電層，設置在該第二導電層之上；以及 一介電層，設置在該介電特徵之該第一表面上，其中該介電層設置在該第三導電層與該第四導電層之間。
  2. 如請求項1所述之半導體裝置結構，進一步包含： 一第一複數個半導體層，其中該第一閘極電極層包圍該些第一半導體層；以及 一第二複數個半導體層，其中該第二閘極電極層包圍該些第二半導體層。
  3. 如請求項2所述之半導體裝置結構，進一步包括： 一第一源極/汲極磊晶特徵，與該些第一半導體層接觸；以及 一第二源極/汲極磊晶特徵，與該些第二半導體層接觸。
  4. 如請求項3所述之半導體裝置結構，其中該介電特徵設置在該第一源極/汲極磊晶特徵與該第二源極/汲極磊晶特徵之間。
  5. 如請求項4所述之半導體裝置結構，進一步包括： 一第一晶種層，該第一晶種層設置在該第一導電層上，其中該第三導電層設置在該第一晶種層上；以及 一第二晶種層，該第二晶種層設置在該第二導電層上，其中該第四導電層設置在該第二晶種層上。
  6. 如請求項5所述之半導體裝置結構，其中該第一晶種層及該第二晶種層相對於該半導體裝置結構之一截面圖各自具有一U形形狀。
  7. 一種半導體裝置結構，包含： 一第一閘極電極層； 一第二閘極電極層，與該第一閘極電極層相鄰； 一介電特徵，設置在該第一閘極電極層與該第二閘極電極層之間，其中該介電特徵包括： 一襯裡； 一介電材料，設置在該襯裡上； 一高介電常數襯裡，設置在該襯裡及該介電材料上；以及 一低介電常數材料，設置在該高介電常數襯裡上； 一介電層，設置在該低介電常數材料上； 一第一導電層，設置在該第一閘極電極層之上；以及 一第二導電層，設置在該第二閘極電極層之上，其中該介電層設置在該第一導電層與該第二導電層之間。
  8. 如請求項7所述之半導體裝置結構，其中該高介電常數襯裡包含HfO 2、ZrO 2、HfAlO x、HfSiO x或Al 2O 3。
  9. 如請求項7所述之半導體裝置結構，其中該低介電常數材料包含SiO 2、SiN、SiCN、SiOC或SiOCN。
  10. 如請求項7所述之半導體裝置結構，進一步包含： 一第一複數個半導體層，其中該第一閘極電極層包圍該些第一半導體層；以及 一第二複數個半導體層，其中該第二閘極電極層包圍該些第二半導體層。
  11. 如請求項10所述之半導體裝置結構，進一步包含： 一第一源極/汲極磊晶特徵，與該些第一半導體層接觸；以及 一第二源極/汲極磊晶特徵，與該些第二半導體層接觸。
  12. 如請求項11所述之半導體裝置結構，其中該介電特徵設置在該第一源極/汲極磊晶特徵與該第二源極/汲極磊晶特徵之間。
  13. 如請求項7所述之半導體裝置結構，進一步包含： 一第三導電層，設置在該第一閘極電極層上，其中該第一導電層設置在該第三導電層之上；以及 一第四導電層，設置在該第二閘極電極層上，其中該第二導電層設置在該第四導電層之上。
  14. 如請求項13所述之半導體裝置結構，進一步包含： 一第一晶種層，該第一晶種層設置在該第三導電層上，其中該第一導電層設置在該第一晶種層上；及 一第二晶種層，該第二晶種層設置在該第四導電層上，其中該第二導電層設置在該第二晶種層上。
  15. 如請求項14所述之半導體裝置結構，其中該第一晶種層及該第二晶種層相對於該半導體裝置結構之一截面圖各自具有一U形形狀。
  16. 一種用於形成半導體裝置結構的方法，包含： 自一基板形成一第一鰭及一第二鰭，其中該第一鰭包括一第一複數個半導體層，且該第二鰭包括一第二複數個半導體層； 形成一介電特徵在該第一鰭與該第二鰭之間； 形成一閘極電極層，該閘極電極層包圍該些第一半導體層及該些第二半導體層； 形成一第一介電層在該介電特徵上；以及 形成一第一導電層在該閘極電極層之上，其中該第一介電層將該第一導電層分隔成兩個段。
  17. 如請求項16所述之用於形成半導體裝置結構的方法，其中形成該介電特徵包含： 形成一襯裡在該第一鰭與該第二鰭之間； 形成一介電材料在該襯裡上； 形成一高介電常數襯裡在該襯裡及該介電材料上；以及 形成一低介電常數材料在該高介電常數襯裡上。
  18. 如請求項16所述之用於形成半導體裝置結構的方法，進一步包含形成一第二導電層在該閘極電極層上，其中該介電特徵將該第二導電層分隔成兩個段。
  19. 如請求項18所述之用於形成半導體裝置結構的方法，進一步包含形成一晶種層在該第二導電層上，其中該第一導電層形成在該晶種層上，且其中該第一介電層將該晶種層分隔成兩個段。
  20. 如請求項18所述之用於形成半導體裝置結構的方法，其中該形成該第一介電層包含： 形成一半導體層在該第二導電層上； 形成一第二介電層在該半導體層上； 形成一開口在該半導體層及該第二介電層中； 移除該第二介電層； 形成該第一介電層在該開口中；以及 移除該半導體層。
TW110102850A 2020-09-21 2021-01-26 半導體裝置結構 TW202213522A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/027,282 US11355398B2 (en) 2020-09-21 2020-09-21 Semiconductor device structure and methods of forming the same
US17/027,282 2020-09-21

Publications (1)

Publication Number Publication Date
TW202213522A true TW202213522A (zh) 2022-04-01

Family

ID=78488857

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110102850A TW202213522A (zh) 2020-09-21 2021-01-26 半導體裝置結構

Country Status (3)

Country Link
US (3) US11355398B2 (zh)
CN (1) CN113658950A (zh)
TW (1) TW202213522A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355398B2 (en) * 2020-09-21 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
KR20220144076A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) * 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US11677026B2 (en) * 2019-03-04 2023-06-13 International Business Machines Corporation Transistor having wrap-around source/drain contacts
US11355398B2 (en) * 2020-09-21 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same

Also Published As

Publication number Publication date
CN113658950A (zh) 2021-11-16
US20220093471A1 (en) 2022-03-24
US11355398B2 (en) 2022-06-07
US20220310454A1 (en) 2022-09-29
US20230369125A1 (en) 2023-11-16
US11735482B2 (en) 2023-08-22

Similar Documents

Publication Publication Date Title
US11967594B2 (en) Semiconductor device structure and methods of forming the same
US20230369125A1 (en) Semiconductor device structure and methods of forming the same
TW202201793A (zh) 半導體元件結構
US20240153958A1 (en) Semiconductor device structure and methods of forming the same
US20230290780A1 (en) Semiconductor device structure and methods of forming the same
US11302693B2 (en) Semiconductor device structure and methods of forming the same
US11676864B2 (en) Semiconductor device structure and methods of forming the same
TWI841170B (zh) 半導體裝置結構及其形成方法
US11581437B2 (en) Semiconductor device structure and methods of forming the same
US11942478B2 (en) Semiconductor device structure and methods of forming the same
US20230361184A1 (en) Semiconductor device structure and methods of forming the same
US20240030318A1 (en) Semiconductor device structure and methods of forming the same
US20230062026A1 (en) Semiconductor device structure and methods of forming the same
US20230260993A1 (en) Semiconductor device structure and methods of forming the same
TW202239005A (zh) 半導體裝置結構