CN113658950A - 半导体装置结构 - Google Patents

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CN113658950A CN202110105106.8A CN202110105106A CN113658950A CN 113658950 A CN113658950 A CN 113658950A CN 202110105106 A CN202110105106 A CN 202110105106A CN 113658950 A CN113658950 A CN 113658950A
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dielectric
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semiconductor
conductive layer
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潘冠廷
江国诚
张尚文
蔡庆威
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本揭示案提供一种半导体装置结构。结构包括第一栅极电极层、第二栅极电极层及设置在第一栅极电极层与第二栅极电极层之间的介电特征。介电特征具有第一表面。结构进一步包括设置在第一栅极电极层上的第一导电层。第一导电层具有第二表面。结构进一步包括设置在第二栅极电极层上的第二导电层。第二导电层具有第三表面，且第一表面、第二表面及第三表面为共平面。结构进一步包括设置在第一导电层上的第三导电层、设置在第二导电层上的第四导电层、以及设置在介电特征的第一表面上的介电层。介电层设置在第三导电层与第四导电层之间。

Description

半导体装置结构
技术领域
本揭示案实施例是关于半导体装置结构。
背景技术
半导体集成电路(integrated circuit，IC)行业经历了指数级增长。IC材料及设计的技术进步已产生若干代IC，其中每一代比前一代具有更小而更复杂的电路。在IC演进的过程中，功能密度(即，每一晶圆区域互连的装置的数目)通常增大，而几何尺寸(即，可使用制造制程产生的最小组件(或线))通常减小。装置尺寸缩小的过程通常通过提高生产效率且降低相关联成本来提供收益。装置尺寸缩小已增加IC制程的复杂性。
因此，IC制程需进行改良。
发明内容
根据本揭示案的一些实施例，一种半导体装置结构包括第一栅极电极层、与第一栅极电极层相邻的第二栅极电极层、以及设置在第一栅极电极层与第二栅极电极层之间的一介电特征。介电特征具有第一表面。半导体装置结构进一步包括设置在第一栅极电极层上的第一导电层。第一导电层具有第二表面。半导体装置结构进一步包括设置在第二栅极电极层上的第二导电层。第二导电层具有第三表面，且第一表面、第二表面及第三表面为共平面。半导体装置结构进一步包括设置在第一导电层上的第三导电层、设置在第二导电层上的第四导电层、以及设置在介电特征的第一表面上的介电层。介电层设置在第三导电层与第四导电层之间。
附图说明
阅读以下实施方法时搭配附图以清楚理解本揭示案的观点。应注意的是，根据业界的标准做法，各种特征并未按照比例绘制。事实上，为了能清楚地讨论，各种特征的尺寸可能任意地放大或缩小。
图1至图18为根据一些实施例绘示制造半导体装置结构的不同制程阶段的等角示意图；
图19及图20为根据一些实施例绘示制造半导体装置结构的不同阶段沿图18的线A-A的截面侧视图；
图21为根据一些实施例绘示图20的半导体装置结构的俯视图；
图22A至图22C为根据一些实施例分别绘示制造半导体装置结构的其中一个阶段沿图21的线A-A、线B-B及线C-C的截面侧视图；
图23A至图23D为根据一些实施例分别绘示制造半导体装置结构的其中一个阶段沿图21的线D-D、线A-A、线B-B及线C-C的截面侧视图；
图24A至图24D为根据一些实施例分别绘示制造半导体装置结构的其中一个阶段沿图21的线D-D、线A-A、线B-B及线C-C的截面侧视图；
图25A至图25D为根据一些实施例分别绘示制造半导体装置结构的其中一个阶段沿图21的线D-D、线A-A、线B-B及线C-C的截面侧视图；
图26A至图26D为根据一些实施例分别绘示制造半导体装置结构的其中一个阶段沿图21的线D-D、线A-A、线B-B及线C-C的截面侧视图；
图27A至图31A为根据一些实施例分别绘示制造半导体装置结构的不同阶段沿图21的线A-A的截面侧视图；
图27B至图31B为根据一些实施例分别绘示制造半导体装置结构的不同阶段沿图21的线B-B的截面侧视图；
图27C至图31C为根据一些实施例分别绘示制造半导体装置结构的不同阶段沿图21的线C-C的截面侧视图；
图32A至图32B为根据一些实施例分别绘示制造半导体装置结构的不同阶段沿图21的线D-D的截面侧视图；
图33A至图33D为根据一些实施例分别绘示制造半导体装置结构的其中一个阶段沿图21的线D-D、线A-A、线B-B及线C-C的截面侧视图；
图34A至图34B为根据一些实施例绘示半导体装置结构的截面侧视图。
【符号说明】
100:半导体装置结构
101:基板
102a,102b,102c,102d,102e:基板部分
104:半导体层堆叠
106:第一半导体层
108:第二半导体层
110:遮罩结构
112:含氧层
114:含氮层
202a,202b,202c,202d,202e:鳍
204:沟槽
302:选择性衬里
304:衬里
402:绝缘材料
502:沟槽
504:顶表面
602:包覆层
702:衬里
704:介电材料
802:顶表面
804:顶表面
806:沟槽
902:高介电常数衬里
904:低介电常数材料
906:介电特征
908:底部部分
910:顶部部分
1102:牺牲栅极堆叠
1104:牺牲栅极介电层
1106:牺牲栅极介电层
1108:遮罩结构
1110:含氧层
1112:含氮层
1202:间隔物
1204:第一部分
1206:第二部分
1302:缝隙
1402:介电间隔物
1502:源极/漏极(S/D)磊晶特征
1602:含氮层
1604:层间介电层/ILD层
1606:含氮层
1802:开口
1902:含氧层
1904:栅极介电层
1906:栅极电极层
2002:导电层
2003:表面
2004:顶表面
2004a:顶表面
2004b:顶表面
2102:含氧层
2302:半导体层
2304:介电层
2402:开口
2502:介电层
2602:段
2702:晶种层
2802:遮罩
3102:导电层
3302:介电层
3304:导电特征
3402:导电特征
3404:硅化物层
A-A:线
B-B:线
C-C:线
D-D:线
W1,W2:宽度
H1,H2:高度
X,Y,Z:轴
具体实施方式
以下的揭示内容提供许多不同的实施例或范例，以绘示本揭示案的不同特征。以下将揭示本说明书各部件及其排列方式的特定范例，用以简化本揭示案叙述。当然，这些特定范例并非用于限定本揭示案。例如，若是本说明书以下的揭示内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外，本揭示案说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结构之间的关系。
再者，为了方便描述图中一元件或特征部件与另一(些)元件或特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及例如此类用语。除了图中所绘示的方位外，空间相关用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位来解释。
图1至图34B根据本揭示案的实施例的绘示制造半导体装置结构100的例示性过程。应理解，对于此方法的额外实施例，可在图1至图34B所示的过程之前、期间及之后提供额外操作，且可替换或消除以下描述的操作中的一些。操作/过程的次序并非限制性的，且可互换。
图1至图18为根据一些实施例绘示制造半导体装置结构的各个制程阶段的等角示意图。如图1所示，半导体层堆叠104在基板101之上。基板101可为半导体基板。在一些实施例中，基板101包括单晶半导体层在基板101的至少部分表面上。基板101可为半导体基板。基板101可包括单晶半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、砷化镓镓(GaAsSb)及磷化铟(InP)。在一些实施例中，基板101由Si制成。在一些实施例中，基板101为绝缘体上硅(silicon-on-insulator，SOI)基板，此基板具有设置在两个硅层之间以增强的绝缘层(未绘示)。在一态样中，绝缘层为含氧层。
基板101可包括一或多个缓冲层(未绘出)在基板101的表面上。由于基板的晶格常数和生长在基板101上的源极/漏极(S/D)区的晶格常数之间有落差，此落差可通过缓冲层使晶格常数的变化较平缓。缓冲层可由磊晶生长的单晶半导体材料形成，这些磊晶生长的单晶半导体材料例如但不限于Si、Ge、锗锡(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlA、InGaA、GaSbP、GaAsSb、GaN、GaP及InP。在一个实施例中，基板101包括磊晶生长SiGe缓冲层在硅基板101上。SiGe缓冲层的锗浓度可自最底缓冲层的30原子百分比的锗增加至最顶缓冲层的70原子百分比的锗。
基板101可包括各种已掺有杂质(例如，具有p型或n型掺杂剂)的区域。例如，依据电路设计，对于n型场效应晶体管(n-type field effect transistor，NFET)，掺杂剂可为硼，对于p型场效应晶体管(p-type field effect transistor，PFET)，掺杂剂可为磷。
半导体层堆叠104包括第一半导体层106及第二半导体层108。第一半导体层106及第二半导体层108由具有不同蚀刻选择性及/或氧化速率的半导体材料制成。例如，第一半导体层106由Si制成，且第二半导体层108由SiGe制成。在一些实施例中，半导体层堆叠104包括交替的第一半导体层106及第二半导体层108。在后续的制造阶段中，第一半导体层106或其部分可形成半导体装置结构100的纳米片通道(nanosheet channel)。在半导体装置结构100中。半导体装置结构100可包括纳米片晶体管。术语纳米片在本文中用于表示具有纳米级或甚至微米级尺寸且具有细长形状的材料，而与此材料的横截面形状无关。因此，此术语既指横截面为圆形及基本上为圆形的细长材料，亦指束或棒形材料，例如包括圆柱形或横截面基本上为矩形。半导体装置结构100的纳米片通道可由栅极电极层围绕。纳米片晶体管可称为纳米线晶体管、环绕栅极(all-gate-around,GAA)晶体管、多桥通道(multi-bridge channel，MBC)晶体管或任何具有由栅极电极层围绕通道的晶体管。下文进一步论述使用第一半导体层106来界定半导体装置结构100的一或多个通道。在一些实施例中，使用单一半导体材料取代第一半导体层106及第二半导体层108，并连接到基板101，这样的装置为鳍式场效晶体管(Fin-based field effect transistor,FET)。
应注意的是，在图1中3层第一半导体层106及3层第二半导体层108彼此交替配置，图1仅出于说明目的，且并不旨在限制权利要求书中具体记载的内容。可了解的是，可在半导体层堆叠104中形成任何数量的第一半导体层106及第二半导体层108，且层的数量取决于半导体装置结100的预定通道数量。在一些实施例中，第一半导体层106的数量，即通道的数量，介于3与8之间。
下文将进行更详细地描述，第一半导体层106可用作半导体装置结构100的通道，且第一半导体层106的厚度取决于装置性能的考量。在一些实施例中，每一第一半导体层106的厚度可在约6纳米(nm)至约12nm之间。第二半导体层108最终会被移除，并且第二半导体层108的厚度会决定半导体装置结构100中相邻通道之间的垂直距离，其中第二半导体层108的厚度取决于装置性能的考量。在一些实施例中，每一第二半导体层108的厚度在约2nm至约6nm之间。
可使用任何合适和沉积制程，例如磊晶制程，形成第一半导体层106及第二半导体层108。举例而言，可通过分子束磊晶(molecular beam epitaxy，MBE)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)制程及/或其他合适的磊晶生长制程来执行半导体层堆叠104中各层的磊晶生长。
遮罩结构110形成在半导体层堆叠104之上。遮罩结构110可包括含氧层112及含氮层114。含氧层112可为衬垫氧化物层(pad oxide layer)，例如SiO2层。含氮层114可为衬垫氮化物层(pad nitride layer)，例如Si3N4层。可通过任何合适的沉积制程，例如化学气相沉积(chemical vapor deposition,CVD)制程来形成遮罩结构110。
图2为根据一些实施例绘示制造半导体装置结构100的其中一个制程阶段的等角示意图。如图2所示，形成鳍202a及202b。在一些实施例中，每个鳍202a、202b包括来自基板101的基板部分102a、102b、半导体层堆叠104的一部分及遮罩结构110的一部分。可使用合适的制程，包括双重图案化制程或多重图案化制程，来形成鳍202a、202b。一般而言，双重图案化或多重图案化制程组合了光微影制程及自对准制程，借此允许产生例如间距小于使用单个直接光微影制程原本可获得的间距的图案。例如，在一些实施例中，在基板之上形成牺牲层且使用光微影制程对牺牲层进行图案化。使用自对准制程在经图案化的牺牲层旁边形成间隔物。然后移除牺牲层，且接着使用留下的间隔物，或心轴，对半导体层堆叠104及基板101进行图案化，从而形成鳍202a、202b。蚀刻制程可包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etch,RIE)及/或其他合适的制程。如图2所示，形成2个鳍，但鳍的数量不限于2个。在一些实施例中，在X方向上配置3个或更多个鳍，如图20所示。
在一些实施例中，可使用合适的制程，包括光微影制程及蚀刻制程，来形成鳍202a、202b。光微影制程可包括形成光阻层(未绘出)在遮罩结构110之上、将光阻层暴露于图案、执行暴露后烘烤制程，并图案化光阻层。在一些实施例中，可使用电子束(e-beam)微影制程来图案化光阻层。然后，可使用图案化光阻层来保护基板101部分区域。蚀刻制程在未受到保护的区域蚀刻出沟槽114，沟槽114深度范围包括遮罩结构110、半导体层堆叠104并至基板101，借此留下数个延伸的鳍结构202a、202b。可使用干式蚀刻(例如，RIE)、湿式蚀刻及/或上述的组合来蚀刻出沟槽114。
图3为根据一些实施例绘示制造半导体装置结构100的其中一个制程阶段的等角示意图。如图3所示，衬里304形成在基板101及鳍202a、202b之上。在一些实施例中，选择性衬里302可形成在基板101及鳍202a、202b上，且衬里304形成在选择性衬里302上。衬里304可由半导体材料例如Si，制成。在一些实施例中，衬里304由与基板101相同的材料制成。选择性衬里302可由含氧材料，例如氧化物，制成。衬里304可为保形层，且可通过保形沉积制程，例如原子层沉积(atomic layer deposition，ALD)制程，来形成。本文中可使用术语“保形”，以简明地描述沉积的厚度在不同位置上基本上都相同。选择性衬里302可为保形层，且可通过保形沉积制程，例如ALD制程，来形成。
图4为根据一些实施例绘示制造半导体装置结构100的其中一个制程阶段的等角示意图。如图4所示，绝缘材料402形成在基板101上。绝缘材料402填充沟槽204(图2)。首先，绝缘材料402可形成在基板101之上，使得鳍202a、202b嵌埋在绝缘材料402中。然后，执行平坦化制程，例如化学机械研磨(chemical mechanical polishing,CMP)制程及/或回蚀制程，使鳍202a、202b的顶部(例如，衬里304)从绝缘材料402暴露出来，如图4所示。绝缘材料402的材料可包括氧材料如氧化硅或掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、含氮材料如氮化硅、氧氮化硅(SiON)、SiOCN、SiCN、低介电常数介电材料、或任何合适的介电材料。可使用任何合适的方法，例如低压化学气相沉积(low-pressure chemicalvapor deposition，LPCVD)、电浆增强CVD(plasma enhanced CVD，PECVD)或流动式CVD(flowable CVD，FCVD)，来形成绝缘材料402来形成。
接着，如图5所示，移除位于相邻鳍202a、202b之间的绝缘材料402的一部分，使绝缘材料402产生凹陷并形成沟槽502。沟槽502的形成包括使用任何合适的移除制程，例如干式蚀刻或湿式蚀刻，以选择性地移除绝缘材料402但不移除衬里304。凹陷的绝缘材料402可作为浅沟槽隔离(shallow trench isolation,STI)。绝缘材料402包括顶表面504，顶表面504的位置可等于或是低于第二半导体层108的表面，其中第二半导体层108的表面接触基板101的基板部分102a、102b。
接着，如图6所示，包覆层602形成在衬里304的暴露表面(图5)上，且为清楚起见而没绘出选择性衬里302。在包覆层602形成过程中，衬里304可扩散到包覆层602中。因此，在一些实施例中，当选择性衬里302不存在时，包覆层602会接触半导体层堆叠104，如图6所示。在一些实施例中，包覆层602包括半导体材料。包覆层602生长在半导体材料上而非在介电材料上。例如，包覆层602包括SiGe，且生长在衬里304的Si上而非生长在绝缘材料402的介电材料上。在一些实施例中，包覆层602的制程包括先形成半导体层在衬里304及绝缘材料402上，接着再进行蚀刻制程以移除位于绝缘材料402上的半导体层。在蚀刻制程过程中，位于鳍202a、202b顶部上的半导体层可能会被移除掉一些，因此形成在鳍202a、202b顶部上的包覆层602可能具有曲面轮廓而不是平面轮廓。在一些实施例中，包覆层602及第二半导体层108可为相同材料，具有相同的蚀刻选择性。例如，包覆层602及第二半导体层108包括SiGe。在后续阶段中可能会移除包覆层602及第二半导体层108以提供栅极电极层的空间。
接着，如图7所示，衬里702形成在包覆层602及绝缘材料402的顶表面504上。衬里702可包括低介电常数材料(例如，介电常数值小于7的材料)，例如SiO2、SiN、SiCN、SiOC或SiOCN。衬里702可通过保形沉积制程，例如ALD制程，来形成。衬里702的厚度在约1nm至约6nm之间。在后续移除包覆层602的过程中，702可作为外壳以保护形成在沟槽502(图5)中的流动性氧化物材料。因此，若衬里702的厚度小于约1nm，则无法充分保护流动性氧化物材料。另一方面，若衬里702的厚度大于约6nm，则会填满沟槽502(图5)。
介电材料704形成在沟槽502(图5)中和形成在衬里702上，如图7所示。704可为含氧材料，例如氧化物，并可通过FCVD来形成。含氧材料的介电常数可小于约7，例如小于约3。介电材料704沿X方向的宽度取决于沟槽502的宽度及衬里702的厚度。在一些实施例中，介电材料704的宽度在约8nm至约30nm之间。执行平坦化制程，例如CMP制程，以移除位于鳍202a、202b上的衬里702及介电材料704。在平坦化制程之后，设置在含氮层114上的包覆层602可暴露出来。
接着，如图8所示，使衬里702及介电材料704产生凹陷，凹陷至与最高位置的第一半导体层106等高。例如，在一些实施例中，在凹陷制程后，介电材料704可具有顶表面802，其中顶表面802基本上和最高位置的第一半导体层106的顶表面804等高。最高位置的第一半导体层106的顶表面804接触遮罩结构110，例如接触含氧层112。凹陷的衬里702与凹陷的介电材料704等高。可通过任何合适的制程，例如干式蚀刻、湿式蚀刻或上述的组合，使衬里702及介电材料704产生凹陷。在一些实施例中，首先执行第一蚀刻制程以使介电材料704凹陷，接着进行第二蚀刻制程以使衬里702凹陷。蚀刻制程可为选择性蚀刻制程因此不移除包覆层602。蚀刻制程之后，沟槽806形成在鳍202a、202b之间。
高介电常数衬里902形成在沟槽806(图8)中和形成在介电材料704、衬里702及包覆层602的侧壁上，如图9所示。高介电常数衬里902可包括高介电常数材料(例如，具有的介电常数大于7的材料)，例如HfO2、ZrO2、HfAlOx、HfSiOx或Al2O3。可通过保形沉积制程，例如ALD制程，来形成高介电常数衬里902。高介电常数衬里902的厚度可在约1nm至约6nm之间。在后续移除制程(例如移除包覆层602)的过程中，高介电常数衬里902可做外壳以保护形成在沟槽806(图8)中的低介电常数材料。因此，若高介电常数衬里902的厚度小于约1nm，则无法充分保护低介电常数材料。另一方面，若高介电常数衬里902的厚度大于约6nm，则会填满沟槽806(图8)。
低介电常数材料904形成在高介电常数衬里902上，且低介电常数材料904可能填满沟槽806(图8)。低介电常数材料904可为介电常数低于7的材料，例如SiO2、SiN、SiCN、SiOC或SiOCN。执行平坦化制程，例如CMP制程，以暴露遮罩结构110的含氮层114。执行平坦化制程以移除位于遮罩结构110上的高介电常数衬里902、低介电常数材料904及包覆层602。衬里702、介电材料704、高介电常数衬里902及低介电常数材料904合称为介电特征906。介电特征906包括底部部分908，底部部分908具有壳和核心，其中壳为衬里702以及核心为介电材料704。介电特征进一步包括顶部部分910，顶部部分910具有壳和核心，其中壳为高介电常数衬里902以及核心为低介电常数材料904。介电特征906可作为介电鳍，以隔开相邻的源极/漏极(S/D)磊晶特征1502(图15)及隔开相邻栅极电极层1906(图19)。
接着，如图10所示，使包覆层602产生凹陷，并且移除遮罩结构110。可通过任何合适制程，例如干式蚀刻、湿式蚀刻、或上述的组合，使包覆层602产生凹陷。控制凹陷制程使凹陷的包覆层602基本上和最高位置的第一半导体层106的顶表面804等高。蚀刻制程可为选择性蚀刻制程因此不移除高介电常数衬里902及低介电常数材料904。可通过任何合适制程，例如干式蚀刻、湿式蚀刻、或上述的组合，移除遮罩结构110。遮罩结构110的移除使半导体层堆叠104中最高位置的第一半导体层106的顶表面804暴露出来。
如图10所示，低介电常数材料904沿X方向的宽度W1在约8nm至约30nm之间。宽度W1取决于相邻鳍202a、202b之间的距离及高介电常数衬里902的厚度。介电特征906沿X方向的厚度W2在约10nm至约42nm之间。作为外壳的衬里702及高介电常数衬里902分别保护作为核心的介电材料704及低介电常数材料904免于受到后续蚀刻制程的影响。核心(介电材料704及低介电常数材料904)可为低介电常数(例如小于约7)材料，并以厚度W2来电性隔开相邻的源极/漏极(S/D)磊晶特征1502(图15)及电性隔开相邻栅极电极层1906(图19)。厚度W2小于已知技术中用来隔开相邻的S/D磊晶特征与隔开相邻的栅极电极层的介电材料的厚度。因此，具有衬里702、介电材料704、高介电常数衬里902及低介电常数材料904的介电特征906可增加装置密度、减少栅极-漏极电容(gate drain capacitance,Cgd)及改善装置速度/功率。
介电特征906的顶部部分910(例如，高介电常数衬里902及低介电常数材料904)可具有沿Z方向的高度H1。高度H1在约6nm至约15nm之间。介电特征906的顶部部分910可设置在介电材料704的顶表面802上，且顶表面802可与半导体层堆叠104中最高位置的第一半导体层106的顶表面804共面。因此，为了将相邻栅极电极层1906(图20)分隔或切断，介电特征906的顶部部分910可在由顶表面804界定的平面之上延伸高度H1。若高度H1小于约6nm，则无法充分分隔或切断栅极电极层1906(图20)。另一方面，若高度H1大于约15nm，则增加制造成本且无显著优点。
接着，如图11所示，一或多个牺牲栅极堆叠1102形成在半导体装置结构100上。牺牲栅极堆叠1102可包括牺牲栅极介电层1104、牺牲栅极电极层1106及遮罩结构1108。牺牲栅极介电层1104可包括一或多层的介电材料，例如SiO2、SiN、高介电常数材料及/或其他合适的介电材料。在一些实施例中，牺牲栅极介电层1104的材料包括异于高介电常数衬里902的材料。在一些实施例中，牺牲栅极介电层1104可通过CVD制程、次大气压CVD(sub-atmospheric CVD,SACVD)制程、FCVD制程、ALD制程、物理气相沉积(physical vapordeposition,PVD)制程或其他合适的制程来沉积。牺牲栅极电极层1106可包括多晶硅。遮罩结构1108可包括含氧层1110及含氮层1112。在一些实施例中，牺牲栅极电极层1106及遮罩结构1108通过各种制程来进行层的沉积，例如CVD(包括LPCVD及PECVD二者)、PVD、ALD、热氧化、电子束蒸发、或其他合适的沉积技术或上述的组合。
可通过先沉积牺牲栅极介电层1104、牺牲栅极电极层1106及遮罩结构1108的毯覆层、之后进行图案化及蚀刻制程来形成牺牲栅极堆叠1102。举例来说，图案化制程包括微影制程(例如，光微影或电子束微影)，微影制程可进一步包括光阻剂涂布(例如，旋转涂布)、软烘烤、遮罩对准、曝光、曝光后烘烤、光阻剂显影、冲洗、干燥(例如，离心法脱水及/或硬烘烤)、其他合适的微影术技术及/或上述的组合。在一些实施例中，蚀刻制程可包括干式蚀刻(例如，RIE)、湿式蚀刻、其他蚀刻方法及/或上述的组合。通过对牺牲栅极堆叠1102进行图案化，部分的鳍202a、202b的半导体层堆叠104暴露在牺牲栅极堆叠1102的相对侧上。如图11所示，形成2个牺牲栅极堆叠1102，但牺牲栅极堆叠1102的数目不限于2个。在一些实施例中，在Y方向上配置多于2个牺牲栅极堆叠1102。
如图12所示，间隔物1202形成在牺牲栅极堆叠1102的相对侧上。可通过先沉积间隔物1202的保形层、之后进行回蚀制程来形成间隔物1202。例如，间隔物材料层可保形沉积在半导体装置结构100的暴露表面上。保形间隔物材料层可通过ALD制程来形成。随后，使用非等向性蚀刻，例如RIE，在间隔物材料层上。在非等向性蚀刻制程期间，从水平表面上，例如鳍202a、202b的顶部、包覆层602的顶部、高介电常数衬里902的顶部及低介电常数材料904的顶部，移除了大部分间隔物材料层，从而在垂直表面，例如牺牲栅极堆叠1102的侧壁，留下间隔物1202。间隔物1202可由介电材料制成，此介电材料例如氧化硅、氮化硅、碳化硅、氧氮化硅、SiCN、氧碳化硅、SiOCN及/或上述的组合。在一些实施例中，间隔物1202可为多层，例如主要间隔壁、衬里层、诸如此类。
接着，通过一或多个合适的蚀刻制程，例如干式蚀刻、湿式蚀刻或上述的组合，使未被牺牲栅极堆叠1102及间隔物1202覆盖的鳍202a、202b的暴露部分、包覆层602的暴露部分、高介电常数衬里902的暴露部分及低介电常数材料904的暴露部分产生选择性凹陷。在一些实施例中，鳍202a、202b中半导体层堆叠104的暴露部分(图11)经移除后，基板部分102a、102b的部分暴露出来。如图12所示，鳍202a、202b的暴露部分经凹陷后，其高度等于或低于绝缘材料402的顶表面504。使鳍202a、202b的暴露部分及包覆层602的暴露部分产生凹陷的制程可包括蚀刻制程。
在一些实施例中，蚀刻制程可使介电特征906的暴露顶部部分910的高度自H1减小到H2，如图12所示。因此，位于牺牲栅极堆叠1102及间隔物1202下方为顶部部分910的第一部分1204且具有高度H1，而位于S/D磊晶特征1502(图15)之间为顶部部分910的第二部分1206且具有小于高度H1的高度H2。
在此阶段，位于牺牲栅极堆叠1102及间隔物1202下方的半导体层堆叠104的端部部分大致上为平整的表面，且表面可与间隔物1202齐平。在一些实施例中，位于牺牲栅极堆叠1102及间隔物1202下方的半导体层堆叠104的端部部分略微水平地蚀刻。
接着，如图13所示，每个第二半导体层108的边缘部分及包覆层602的边缘部分经移除后，形成缝隙1302。在一些实施例中，通过选择性湿式蚀刻制程来移除半导体层108及包覆层602的部分而不移除第一半导体层106。例如，在第二半导体层108由SiGe制成且第一半导体层106由硅制成的情况下，可使用包括氨及过氧化氢混合物(ammonia and hydrogenperoxide mixture,APM)的选择性湿式蚀刻。
接着，如图14所示，介电间隔物1402形成在缝隙1302中。在一些实施例中，介电间隔物1402可由低介电常数材料制成，例如SiON、SiCN、SiOC、SiOCN或SiN。在一些实施例中，可通过先使用保形沉积制程，例如ALD，来形成保形介电层、之后进行非等向性蚀刻以移除介电间隔物1402之外的保形介电层。介电间隔物1402可在非等向性蚀刻制程期间受第一半导体层106及间隔物1202保护。在一些实施例中，介电间隔物1402可与间隔物1202齐平。
接着，如图15所示，S/D磊晶特征1502形成在鳍202a、202b的基板部分102a、102b上。S/D磊晶特征1502可包括一或多层，例如用于n通道FET的Si、SiP、SiC及SiCP或用于p通道FET的Si、SiGe、Ge。S/D磊晶特征1502可在垂直及水平二者上生长以形成晶面，所形成的晶面可对应基板部分102a、102b的材料的结晶平面。S/D磊晶特征1502的形成可使用磊晶生长制程，例如CVD、ALD或MBE。S/D磊晶特征1502接触第一半导体层106及介电间隔物1402(图14)。S/D磊晶特征1502可为S/D区。在本揭示案中，源极及漏极可互换使用，且源极及漏极的结构实质上相同。
如图15所示，介电特征906分隔了形成在鳍202a、202b上的S/D磊晶特征1502。在一些实施例中，每个S/D磊晶特征1502可通过硅化物层与导电特征接触。在一些实施例中，如图34A所示，相邻S/D磊晶特征1502可共享导电特征3402(图34A)，其中导电特征3402设置在相邻S/D磊晶特征1502之间的介电特征906之上。
接着，如图16所示，接触蚀刻终止层(contact etch stop layer，CESL)1602可形成在S/D磊晶特征1502、介电特征906及相邻间隔物1202上。CESL 1602可包括含氧材料或含氮材料，例如氮化硅、碳氮化硅、氧氮化硅、氮化碳、氧化硅、碳氧化硅、类似者或上述的组合。CESL 1602可通过CVD、PECVD、ALD或任何合适的沉积技术来形成。在一些实施例中，CESL1602是通过ALD制程形成的保形层。可在CESL 1602上形成层间介电(interlayerdielectric，ILD)层1604。用于ILD层1604的材料可包括四乙氧基硅烷(TEOS)氧化物、无掺杂硅酸盐玻璃或掺杂氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融硅石玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、掺硼硅(酸盐)玻璃(boron doped silicon glass，BSG)及/或其他合适的介电材料。ILD层1604可通过PECVD制程或其他合适的沉积技术来沉积。在一些实施例中，在ILD层1604形成之后，对半导体装置结构100进行热处理以对ILD层1604进行退火。
执行平坦化制程以暴露牺牲栅极电极层1106，如图16所示。平坦化制程可为任何合适的制程，例如CMP制程。平坦化制程移除位于牺牲栅极堆叠1102上的ILD层1604及CESL1602的形成部分。平坦化制程亦可移除遮罩结构1108(图11)。ILD层1604产生的凹陷高度低于牺牲栅极电极层1106的顶部，并且可在ILD层1604产生的凹陷处形成含氮层1606(例如SiCN层)，如图16所示。含氮层1606可在后续蚀刻制程期间保护ILD层1604。
图17为根据一些实施例绘示制造半导体装置结构100的其中一个制程阶段沿图16的线A-A的等角示意图。如图17所示，牺牲栅极电极层1106(图16)及牺牲栅极介电层1104经移除后，包覆层602及半导体层堆叠104从而暴露出来。可先进行任何合适制程，例如干式蚀刻、湿式蚀刻或上述的组合，来移除牺牲栅极电极层1106，再进行任何合适制程，例如干式蚀刻、湿式蚀刻或上述的组合来移除牺牲栅极介电层1104。在一些实施例中，湿式蚀刻剂，例如四甲基氢氧化铵(TMAH)溶液，可选择性地移除牺牲栅极电极层1106，而不移除含氮层1606、介电特征906的顶部部分910及CESL 1602。在一些实施例中，可通过移除牺牲栅极电极层1106的蚀刻制程来移除部分的间隔物1202，如图17所示。
接着，如图18所示，移除包覆层602及第二半导体层108。移除制程使介电间隔物1402及第一半导体层106暴露出来。移除制程可以是任何合适制程，例如干式蚀刻、湿式蚀刻或上述的组合。蚀刻制程可以是移除包覆层602及第二半导体层108，而不移除高介电常数衬里902、低介电常数材料904及第一半导体层106的选择性蚀刻制程。因此，可形成开口1802，如图18所示。在一些实施例中，衬里702接触介电材料704侧壁的尺寸可能会缩小，使得介电特征906的底部部分908的宽度W3小于介电特征906的顶部部分910的宽度W2。在一些实施例中，在不缩小衬里702尺寸的情况下，宽度W2及宽度W3可大致上相同(图19)。在开口1802中，介电间隔物1402未覆盖到的第一半导体层106可能会暴露出来。每个第一半导体层106可为纳米片晶体管中的纳米片通道。
图19及图20为根据一些实施例绘示制造半导体装置结构100的不同制程阶段沿图18的线A-A的截面图。如图19所示，含氧层1902形成在开口1802中的第一半导体层106周围及鳍202a、202b的基板部分102a、102b的暴露表面，接着栅极介电层1904形成在含氧层1902上。含氧层1902可以是氧化物层，且栅极介电层1904可以是相同于牺牲栅极介电层1104(图11)的材料。在一些实施例中，栅极介电层1904包括高介电常数材料，其中此高介电常数材料与高介电常数衬里902的材料相同。含氧层1902及栅极介电层1904可通过任何合适制程来形成，例如ALD制程。在一些实施例中，含氧层1902及栅极介电层1904通过保形沉积制程来形成。
接着，栅极电极层1906形成在开口1802中及栅极介电层1904上。栅极电极层1906形成在栅极介电层1904上并包围每个第一半导体层106的一部分。栅极电极层1906包括一或多层的导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、氮化钛(TiN)、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适材料及/或上述的组合。栅极电极层1906可通过PVD、CVD、ALD、电镀或其他合适方法来形成。
接着，栅极电极层1906产生凹陷，栅极电极层1906凹陷后的高度低于介电特征906的低介电常数材料904的顶表面2004，并且导电层2002形成在栅极电极层1906上，如图20所示。额外的鳍202c、202d、202e可形成自基板101。鳍202a、202b、202c、202d、202e可具有不同的宽度。例如，鳍202a、202b各自的宽度大于鳍202c、202d、202e各自的宽度。较宽的鳍宽度可产生较宽的通道，且不同的装置可具有不同的通道宽度。例如，具有较宽通道的装置可适用于高速的装置应用，例如NAND装置。具有较窄通道的装置可适用于低功率及低泄漏的装置应用，例如反向器装置。相邻栅极电极层1906之间的距离可不同。换句话说，介电特征906的宽度可不同。例如，如图20所示，设置在基板部分102c之上的栅极电极层1906与基板部分102d之上的栅极电极层1906之间的介电特征906比设置在基板部分102d之上的栅极电极层1906与基板部分102e之上的栅极电极层1906之间的介电特征906更宽。
栅极电极层1906的凹陷制程可以是任何合适制程，例如干式蚀刻、湿式蚀刻或上述的组合。在一些实施例中，凹陷制程可以是选择性干式蚀刻制程，而实质上不影响含氮层1606(图18)、间隔物1202(图18)及CESL 1602(图18)。凹陷制程之后，介电特征906分隔或切断相邻的栅极电极层1906。凹陷的栅极电极层1906的顶表面可处在不同的高度。形成在栅极电极层1906的顶表面上的导电层2002可大致上与表面2003共平面。与表面2003共平面的导电层2002亦可与低介电常数材料904的顶表面2004共平面。因此，介电特征906电性隔离相邻的栅极电极层1906，亦电性隔离设置在栅极电极层1906上的导电层2002。介电特征906将导电层2002分隔成数个段。例如，形成在相邻栅极电极层1906之间的介电特征906将形成在相邻栅极电极层1906上的导电层2002分隔成2段。导电层2002可包括金属，例如钨、钌、钴或任何合适的金属。在一些实施例中，导电层2002包括无氟钨。导电层2002可形成在栅极电极层1906的导电材料上，而非形成在半导体装置结构100的其他暴露表面的介电材料上。导电层2002可通过任何合适制程，例如CVD、PVD、ALD或电化学镀(electro-chemicalplating,ECP)，来形成。
图21为根据一些实施例绘示图20的半导体装置结构100的俯视图。如图21所示，半导体装置结构100包括以点线绘示的多个鳍202a、202b、202c、202d、202e。ILD层1604形成在鳍202a、202b、202c、202d、202e的一部分之上。为清楚起见省略了CESL 1602及含氮层1606。沟槽2102形成在鳍202a，202b，202c，202d，202e的一部分之上并位于ILD层1604之间。沟槽2102的底部包括导电层2002，其中介电特征906的低介电常数材料904分隔了导电层2002。为清楚起见省略了高介电常数衬里902及间隔物1202。
图22A至图22C为根据一些实施例分别绘示制造半导体装置结构100的其中一个阶段沿图21的线A-A、线B-B及线C-C的截面侧视图。图22A及图22C是在介电特征906上方的沟槽2102的截面侧视图，且图22B是在导电层2002上方的沟槽2102的截面侧视图。如图22A、图22B、图22C所示，可在ILD层1604之间形成沟槽2102。ILD层1604可设置在CESL 1602上，且含氮层1606可设置在ILD层1604上。间隔物1202可与CESL 1602接触。如图22A及图22C所示，介电特征906的顶部部分910包括第一部分1204及第二部分1206。介电特征906的顶部部分910的第一部分1204可以是图22A及图22C所示的沟槽2102的底部。在一些实施例中，第一部分1204的顶表面2004a可与间隔物1202的底表面同高，如图22A及图22C所示。在一些实施例中，第一部分1204的顶表面2004b可自间隔物1202的底表面凹陷，如图22A及图22C中的点线所展示。
位于不同位置的沟槽2102具有不同底部，例如图22A、图22C中介电特征906的第一部分1204及图22B中导电层2002。在一些实施例中，导电层2002的表面2003及低介电常数材料904的表面2004共平面。
图23A至图23D为根据一些实施例分别绘示制造半导体装置结构100的其中一个阶段沿图21的线D-D、线A-A、线B-B及线C-C的截面侧视图。如图23A所示，在导电层2002的表面2003及低介电常数材料904的表面2004上形成半导体层2302，且在半导体层2302上形成介电层2304。如图23B至图23D所示，半导体层2302填充沟槽2102，且形成在含氮层1606上。半导体层2302具有不同的蚀刻选择性相对于含氮层1606、间隔物1202、低介电常数材料904及介电层2304的介电材料。半导体层2302可通过任何合适制程，例如CVD、PECVD、MOCVD或MBE，来形成。在一些实施例中，半导体层2302包括非晶硅。介电层2304可以为含氮层，例如氮化物。在一些实施例中，介电层2304包括氮化硅。介电层2304可通过任何合适制程，例如CVD或PECVD，来形成。
接着，如图24A及图24B所示，开口2402形成在介电层2304及半导体层2302中，以暴露一些介电特征906中的低介电常数材料904的表面2004。半导体层2302及介电层2304覆盖着导电层2002的表面2003及介电特征906中的其他低介电常数材料904的表面2004，如图24C及图24D所示。如图24A所示，一个开口2402形成在介电特征906之上，其中此介电特征906位于基板部分102c、102d上的栅极电极层1906之间，而另一个开口2402形成在介电特征906之上，其中此介电特征906位于基板部分102e、102a上的栅极电极层1906之间。开口2402的位置是预先决定好的，在后续制程中将连接位于开口2402之间的栅极电极层1906，例如基板部分102d、102e上的栅极电极层1906。
在一些实施例中，通过两个蚀刻制程来形成开口2402。第一蚀刻制程中移除介电层2304的一部分，以暴露设置在沟槽2102中及含氮层1606上的部分半导体层2302。第一蚀刻制程可以为干式蚀刻、湿式蚀刻或上述的组合。第一蚀刻制程可以是选择性蚀刻制程以移除介电层2304且不移除半导体层2302。第二蚀刻制程中移除半导体层2302(包括位于沟槽2102中的半导体层2302)的暴露部分，以形成开口2402，如图24B所示。第二蚀刻制程可以为干式蚀刻、湿式蚀刻或上述的组合。第二蚀刻制程可以是选择性蚀刻制程以移除半导体层2302的一部分而不移除介电层2304、含氮层1606、间隔物1202及低介电常数材料904。
接着，如图25A及图25B所示，在每个开口2402中形成介电层2502。介电层2502可包括与介电层2304相同的材料，且可通过与介电层2304相同的制程来形成。介电层2502可形成在介电层2304上。可执行平坦化制程以移除介电层2304上的介电层2502、介电层2304及部分的半导体层2302，以暴露含氮层1606，如图25B、图25C、图25D所示。如图25A至图25D所示，介电层2502形成在部分的介电特征906上方，同时半导体层2302形成在半导体层2002及其他介电特征906上。在后续制程中将制作导电层电性连接至栅极电极层1906，介电层2502经配置以切断此导电层。
接着，如图26A至图26D所示，移除半导体层2302。半导体层2302可通过任何合适制程，例如干式蚀刻、湿式蚀刻或上述的组合，来移除。半导体层2302的移除可以为选择性蚀刻以移除半导体层2302不移除含氮层1606及介电层2502。如图26A所示，在移除半导体层2302之后，沟槽2102被介电层2502分隔成段2602。半导体层2002及部分的介电特征906暴露在沟槽2102的段2602中，如图26A、图26C、图26D所示。
图27A至第27C为根据一些实施例分别绘示制造半导体装置结构100的其中一个阶段沿图21的线A-A、线B-B及线C-C的截面侧视图。在介电层2502将沟槽2102分隔成段2602之后，在半导体装置结构100的暴露表面上形成晶种层2702。晶种层2702形成在含氮层1606及介电层2502上，如图27A所示。晶种层2702亦形成在段2602中，例如图27B中的CESL 1602的侧壁、间隔物1202的侧壁、导电层2002及图27C的低介电常数材料904。晶种层2702可包括导电材料，例如TiN，且可具有厚度在约0.5nm至约2nm之间。在一些实施例中，不形成晶种层2702。晶种层2702有助于后续制程中形成的导电层3102(图31B)具有更好的粘附性。因此，若晶种层2702的厚度大于约2nm，则会增加制造成本而没有显著优点。晶种层2702可通过任何合适制程，例如PVD、CVD或ALD，来形成。
接着，如图28A至图28C所示，在晶种层2702上形成遮罩2802。遮罩2802可填充沟槽2102的段2602且位于含氮层1606之上，如图28B、图28C所示。遮罩2802可以为底部抗反射涂布(bottom antireflective coating，BARC)层，此BARC层可以是旋涂有机层。可使遮罩2802凹陷，如图29A至图29C所示。移除位于含氮层1606之上的遮罩2802，且使位于段2602中的遮罩2802产生凹陷，从而暴露出位于含氮层1606、CESL 1602及间隔物1202上的晶种层。遮罩2802的凹陷制程可以是任何合适制程，例如干式蚀刻、湿式蚀刻或上述的组合。凹陷制程可以是选择性蚀刻制程以移除遮罩2802而不移除晶种层2702。接着，移除晶种层2702的暴露部分，如图29A至图29C所示。在一些实施例中，移除设置在遮罩2802与间隔物1202之间的晶种层2702，如图29B、图29C所示。剩余遮罩2802保护了形成在低介电常数材料904、导电层2002及间隔物1202上的晶种层2702。晶种层2702可通过任何合适制程，例如干式蚀刻、湿式蚀刻或上述的组合，来移除。移除制程可以是选择性蚀刻以移除晶种层2702而不移除含氮层1606、CESL 1602及间隔物1202。
接着，如图30A至图30C所示，移除剩下的遮罩2802。移除遮罩2802的制程和遮罩2802产生凹陷的制程相同，如图29A至图29C所示。形成在段2602中的晶种层2702可具有U形截面形状，如图30B、图30C所示。在沟槽2102的段2602中的晶种层2702上形成导电层3102，如图31B、图31C所示。导电层3102不形成在含氮层1606及介电层2502的介电材料上，如图31A所示。导电层3102的材料可与导电层2002的材料相同，且导电层3102的制程可与导电层2002的制程相同。导电层3102沿Z方向的厚度在约2nm至约6nm之间。导电层3102可经利用而作为栅极电极层1906的电性路径。因此，若导电层3102的厚度小于约2nm，则可能提高电阻。另一方面，若导电层3102的厚度大于约6nm，则增加制造成本而没有显著优点。
图32A至图32B为根据一些实施例分别绘示制造半导体装置结构100的其中一个阶段沿图21的线D-D的截面侧视图。在一些实施例中，如图32A所示，导电层3102形成在晶种层2702上，且介电层2502将导电层3102及晶种层2702分隔成不同的段。在一些实施例中，如图32B所示，在没有晶种层2702的情况下，导电层3102形成在导电层2002及介电特征906上。导电层3102连同晶种层2702一起(或在没有晶种层2702的情况下)将位于导电层3102下方的二或更多个栅极电极层1906电性连接起来。
图33A至图33D为根据一些实施例分别绘示制造半导体装置结构100的其中一个阶段沿图21的线D-D、线A-A、线B-B及线C-C的截面侧视图。如图33A至图33D所示，介电层3302形成在沟槽2102的段2602中，且可执行平坦化制程以暴露含氮层1606。介电层3302的材料可与介电层2502的材料相同，且介电层3302的制程可与介电层2502的制程相同。介电层3302可形成在导电层3102上，而介电层2502形成在介电特征906上。导电特征3304形成并穿过介电层3302、导电层3102及晶种层2702，并接触导电层2002，如图33A所示。导电特征3304可包括具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或多者的材料，且可通过任何合适制程，例如PVD、ECP或CVD，来形成。导电特征3304可传递信号，例如电流，到位于导电特征3304下面的栅极电极层1906。另外，导电层3102(在一些实施例中，连同晶种层2702)可传递信号到相邻的栅极电极层1906。因此，透过导电层3102，相邻的栅极电极层1906可接收到来自一个导电特征3304的信号。介电层2502切断导电层3102，所以信号无法提供至位于介电层2502的另一侧上的导电层3102。
接着，如图34A所示，在一些实施例中，可穿过ILD层1604及CESL 1602形成导电特征3402，并通过硅化物层3404与S/D磊晶特征1502接触。导电特征3402的材料可与导电特征3304的材料相同，且导电特征3402的制程可与导电特征3304的制程相同。导电特征3402可形成在相邻S/D磊晶特征1502上及形成在相邻S/D磊晶特征1502之间的介电特征906上。图34B为在相邻S/D磊晶特征1502之间形成的介电特征906在ZY平面的截面图。如图34B所示，可在介电特征906及S/D磊晶特征1502(图34A)之上形成导电特征3402，且导电特征3402可由包括CESL 1602、间隔物1202、可选晶种层2702、导电层3102及介电层3302的结构分隔。此结构可形成在栅极电极层1906(图33C)之上。
本揭示案提供半导体装置结构100，此种半导体装置结构100包括由介电特征906分隔的第一及第二栅极电极层1906。在第一及第二栅极电极层1906上形成导电层2002，且导电层2002具有顶表面2003，顶表面2003与介电特征906的低介电常数材料904的顶表面2004共平面。在每个导电层2002之上形成导电层3102，且在顶表面2004上且导电层3102之间形成介电层2502。一些实施例可达成优点。例如，介电特征906及可电性连接的相邻栅极电极层1906可增加装置密度，降低Cgd及改善装置速度及功率。
本揭示案的一实施例是一种半导体装置结构。半导体装置结构包括第一栅极电极层、与第一栅极电极层相邻的第二栅极电极层、以及设置在第一栅极电极层与第二栅极电极层之间的一介电特征。介电特征具有第一表面。半导体装置结构进一步包括设置在第一栅极电极层上的第一导电层。第一导电层具有第二表面。半导体装置结构进一步包括设置在第二栅极电极层上的第二导电层。第二导电层具有第三表面，且第一表面、第二表面及第三表面为共平面。半导体装置结构进一步包括设置在第一导电层上的第三导电层、设置在第二导电层上的第四导电层、以及设置在介电特征的第一表面上的介电层。介电层设置在第三导电层与第四导电层之间。在一些实施例中，半导体装置结构进一步包括第一半导体层以及第二个半导体层，其中第一栅极电极层包围第一半导体层，第二栅极电极层包围第二半导体层。在一些实施例中，半导体装置结构进一步包括与第一半导体层接触的第一源极/漏极磊晶特征以及与第二半导体层接触的第二源极/漏极磊晶特征。在一些实施例中，介电特征设置在第一源极/漏极磊晶特征与第二源极/漏极磊晶特征之间。在一些实施例中，半导体装置结构进一步包括第一晶种层，其中第一晶种层设置在该第一导电层上，且第三导电层设置在该第一晶种层上。半导体装置结构进一步包括第二晶种层，其中第二晶种层设置在第二导电层上，且第四导电层设置在第二晶种层上。在一些实施例中，第一晶种层及第二晶种层在半导体装置结构的截面图中各自具有一U形形状。
本揭示案的另一实施例是一种半导体装置结构。半导体装置结构包括第一栅极电极层、与第一栅极电极层相邻的第二栅极电极层、以及设置在第一栅极电极层与第二栅极电极层之间的介电特征。介电特征包括衬里、设置在衬里上的介电材料、设置在衬里及介电材料上的高介电常数衬里、以及设置在高介电常数衬里上的低介电常数材料。半导体装置结构进一步包括设置在低介电常数材料上的介电层、设置在第一栅极电极层上的第一导电层、以及设置在第二栅极电极层上的第二导电层。介电层设置在第一导电层与第二导电层之间。在一些实施例中，高介电常数衬里包含HfO2、ZrO2、HfAlOx、HfSiOx或Al2O3。在一些实施例中，低介电常数材料包含SiO2、SiN、SiCN、SiOC或SiOCN。在一些实施例中，半导体装置结构进一步包括第一半导体层以及第二个半导体层，其中第一栅极电极层包围第一半导体层，第二栅极电极层包围第二半导体层。在一些实施例中，半导体装置结构进一步包括与第一半导体层接触的第一源极/漏极磊晶特征以及与第二半导体层接触的第二源极/漏极磊晶特征。在一些实施例中，介电特征设置在第一源极/漏极磊晶特征与第二源极/漏极磊晶特征之间。在一些实施例中，半导体装置结构进一步包括第三导电层，其中第三导电层设置在第一栅极电极层上，且第一导电层设置在第三导电层之上。半导体装置结构进一步包括第四导电层，其中第四导电层设置在第二栅极电极层上，且第二导电层设置在第四导电层之上。在一些实施例中，半导体装置结构进一步包括第一晶种层，其中第一晶种层设置在第三导电层上，且第一导电层设置在第一晶种层上。半导体装置结构进一步包括第二晶种层，其中第二晶种层设置在第四导电层上，且第二导电层设置在第二晶种层上。在一些实施例中，第一晶种层及第二晶种层在半导体装置结构的截面图中各自具有一U形形状。
本揭示案的另一个实施例是一种用于形成半导体装置结构的方法。方法包括自基板形成第一鳍及第二鳍。第一鳍包括第一复数个半导体层，且第二鳍包括第二复数个半导体层。方法进一步包括形成介电特征在第一鳍与第二鳍之间、形成栅极电极层用以包围第一半导体层及第二半导体层、形成第一介电层在介电特征上、以及形成第一导电层在栅极电极层上。第一介电层将第一导电层分隔成两个段。在一些实施例中，形成介电特征包括形成衬里在第一鳍与第二鳍之间、形成介电材料在衬里上、形成高介电常数衬里在衬里及介电材料上、以及形成低介电常数材料在高介电常数衬里上。在一些实施例中，用于形成半导体装置结构的方法进一步包括形成第二导电层在栅极电极层上，其中介电特征将第二导电层分隔成两个段。在一些实施例中，用于形成半导体装置结构的方法进一步包括形成晶种层在第二导电层上，其中第一导电层形成在晶种层上，且其中第一介电层将晶种层分隔成两个段。在一些实施例中，形成第一介电层包括形成半导体层在第二导电层上、形成第二介电层在半导体层上、形成开口在半导体层及第二介电层中、移除第二介电层、形成第一介电层在开口中、以及移除半导体层。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地将本揭示案用作用于设计或修改其他制程及结构的基础以实现与本文所介绍的实施例相同的目的及/或达成与其相同的优点。熟悉此项技术者亦应认识到，此类等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文中作出各种改变、替换及变更。

Claims (1)

1.一种半导体装置结构，其特征在于，包含：
一第一栅极电极层；
一第二栅极电极层，与该第一栅极电极层相邻；
一介电特征，设置在该第一栅极电极层与该第二栅极电极层之间，其中该介电特征具有一第一表面；
一第一导电层，设置在该第一栅极电极层上，其中该第一导电层具有一第二表面；
一第二导电层，设置在该第二栅极电极层上，其中该第二导电层具有一第三表面，其中该第一表面、该第二表面及该第三表面为共平面；
一第三导电层，设置在该第一导电层之上；
一第四导电层，设置在该第二导电层之上；以及
一介电层，设置在该介电特征的该第一表面上，其中该介电层设置在该第三导电层与该第四导电层之间。
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