KR20230171143A - 반도체 장치 - Google Patents

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KR20230171143A
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성유리
김주연
서명수
이기환
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삼성전자주식회사
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 영역 및 제2 영역이 정의되는 기판, 기판의 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 제2 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트, 제1 식각 정지막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극, 및 제2 식각 정지막 상에서 제2 수평 방향으로 연장되고, 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, PMOS 영역에 형성되는 나노시트를 실리콘 게르마늄(SiGe)으로 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 소오스/드레인 영역이 식각되는 것을 방지하는 반도체 장치를 제공하는 것이다. 이로 인해, 게이트 전극과 소오스/드레인 영역 사이의 누설 전류 특성을 개선할 수 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는, PMOS 영역의 나노시트 하부에 절연 물질을 포함하는 식각 정지막을 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 실리콘(Si)을 포함하는 액티브 패턴이 식각되는 것을 방지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 영역 및 제2 영역이 정의되는 기판, 기판의 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 제2 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트, 제1 식각 정지막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극, 및 제2 식각 정지막 상에서 제2 수평 방향으로 연장되고, 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, PMOS 영역 및 NMOS 영역이 정의되는 기판, 기판의 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 NMOS 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트, 제1 액티브 패턴 상에서 제1 복수의 나노시트의 적어도 일 측에 배치되고, 제1 식각 정지막과 접하는 제1 소오스/드레인 영역, 및 제2 액티브 패턴 상에서 제2 복수의 나노시트의 적어도 일 측에 배치되고, 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, PMOS 영역 및 NMOS 영역이 정의되는 기판, 기판의 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 NMOS 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하고, 제1 복수의 나노시트와 다른 레벨에 배치되는 제2 복수의 나노시트, 제1 식각 정지막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극, 제2 식각 정지막 상에서 제2 수평 방향으로 연장되고, 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극, 제1 액티브 패턴 상에서 제1 게이트 전극의 적어도 일 측에 배치되고, 제1 식각 정지막과 접하는 제1 소오스/드레인 영역, 및 제2 액티브 패턴 상에서 제2 게이트 전극의 적어도 일 측에 배치되고, 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A' 선 및 B-B' 선 각각을 따라 절단한 단면도이다.
도 3은 도 1의 C-C' 선 및 D-D' 선 각각을 따라 절단한 단면도이다.
도 4 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21 및 도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 23 내지 도 28은 도 21 및 도 22에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A' 선 및 B-B' 선 각각을 따라 절단한 단면도이다. 도 3은 도 1의 C-C' 선 및 D-D' 선 각각을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 및 제2 액티브 패턴(101, 102), 필드 절연막(105), 제1 및 제2 복수의 나노시트(NW1, NW2), 제1 및 제2 게이트 전극(G1, G2), 제1 및 제2 식각 정지막(111, 112), 제1 및 제2 게이트 스페이서(121, 131), 제1 및 제2 게이트 절연막(122, 132), 제1 및 제2 캡핑 패턴(123, 133), 내부 스페이서(134), 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 층간 절연막(140), 제1 및 제2 게이트 컨택(CB1, CB2), 제3 식각 정지막(150), 제2 층간 절연막(160), 제1 및 제2 비아(V1, V2)를 포함한다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 예를 들어, 기판(100)의 제1 영역(Ⅰ)은 PMOS 영역으로 정의될 수 있다. 즉, 기판(100)의 제1 영역(Ⅰ) 상에는 PMOS 트랜지스터가 형성될 수 있다. 예를 들어, 기판(100)의 제2 영역(Ⅱ)은 NMOS 영역으로 정의될 수 있다. 즉, 기판(100)의 제2 영역(Ⅱ) 상에는 NMOS 트랜지스터가 형성될 수 있다.
제1 액티브 패턴(101)은 기판(100)의 제1 영역(Ⅰ) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(102)은 기판(100)의 제2 영역(Ⅱ) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제1 및 제2 액티브 패턴(101, 102) 각각은 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 이하에서, 제2 수평 방향(DR2)은 제1 수평 방향(DR1)과 다른 방향으로 정의되고, 수직 방향(DR3)은 제1 및 제2 수평 방향(DR1, DR2) 각각과 수직인 방향으로 정의될 수 있다.
제1 및 제2 액티브 패턴(101, 102) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 및 제2 액티브 패턴(101, 102) 각각은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 및 제2 액티브 패턴(101, 102) 각각은 화합물 반도체를 포함할 수 있고, 예를 들어, Ⅳ-Ⅳ족 화합물 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 및 제2 액티브 패턴(101, 102) 각각의 측벽을 둘러쌀 수 있다. 제1 및 제2 액티브 패턴(101, 102) 각각은 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 식각 정지막(111)은 제1 액티브 패턴(101) 상에 배치될 수 있다. 제1 식각 정지막(111)은 제1 수평 방향(DR1)으로 연장될 수 있다. 제1 식각 정지막(111)은 제1 액티브 패턴(101)과 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제1 식각 정지막(111)의 제2 수평 방향(DR2)의 측벽은 제1 액티브 패턴(101)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다. 예를 들어, 제1 식각 정지막(111)의 하면은 필드 절연막(105)의 상면보다 높게 형성될 수 있다.
제2 식각 정지막(112)은 제2 액티브 패턴(102) 상에 배치될 수 있다. 제2 식각 정지막(112)은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 식각 정지막(112)은 제2 액티브 패턴(102)과 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제2 식각 정지막(112)의 제2 수평 방향(DR2)의 측벽은 제2 액티브 패턴(102)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다. 예를 들어, 제2 식각 정지막(112)의 하면은 필드 절연막(105)의 상면보다 높게 형성될 수 있다. 예를 들어, 제2 식각 정지막(112)은 제1 식각 정지막(111)과 동일 레벨에 배치될 수 있다. 여기에서, 동일 레벨은 기판(100)의 상면으로부터의 높이 동일한 것을 의미한다. 이하에서도 동일 레벨은 기판(100)의 상면으로부터의 높이 동일한 것을 의미한다.
예를 들어, 제1 및 제2 식각 정지막(111, 112) 각각은 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 식각 정지막(111, 112) 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2 및 도 3에는 제1 및 제2 식각 정지막(111, 112) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 및 제2 식각 정지막(111, 112) 각각은 다중막으로 형성될 수 있다.
제1 복수의 나노시트(NW1)는 제1 식각 정지막(111) 상에 배치될 수 있다. 제1 복수의 나노시트(NW1)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제1 복수의 나노시트(NW1)는 제1 액티브 패턴(101)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다.
예를 들어, 제1 복수의 나노시트(NW1) 중 최하부 나노시트는 제1 식각 정지막(111)과 수직 방향(DR3)으로 이격될 수 있다. 예를 들어, 제1 복수의 나노시트(NW1) 각각의 제2 수평 방향(DR2)의 측벽은 제1 식각 정지막(111)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다. 예를 들어, 제1 복수의 나노시트(NW1)는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
제2 복수의 나노시트(NW2)는 제2 식각 정지막(112) 상에 배치될 수 있다. 제2 복수의 나노시트(NW2)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제2 복수의 나노시트(NW2)는 제2 액티브 패턴(102)과 제2 게이트 전극(G2)이 교차하는 부분에 배치될 수 있다.
예를 들어, 제2 복수의 나노시트(NW2) 중 최하부 나노시트는 제2 식각 정지막(112)의 상면과 접할 수 있다. 예를 들어, 제2 복수의 나노시트(NW2) 각각의 제2 수평 방향(DR2)의 측벽은 제2 식각 정지막(112)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다.
제2 복수의 나노시트(NW2) 각각 및 제1 복수의 나노시트(NW1) 각각은 서로 다른 레벨에 배치될 수 있다. 예를 들어, 제2 복수의 나노시트(NW2) 중 최상부 나노시트는 제1 복수의 나노시트(NW1) 중 최상부 나노시트보다 낮게 형성될 수 있다. 예를 들어, 제2 복수의 나노시트(NW2)는 제1 복수의 나노시트(NW1)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 복수의 나노시트(NW2)는 실리콘(Si)을 포함할 수 있다.
도 2 및 도 3에는 제1 및 제2 복수의 나노시트(NW1, NW2) 각각이 수직 방향(DR3)으로 서로 이격되어 적층된 3개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것을 아니다. 다른 몇몇 실시예에서, 제1 및 제2 복수의 나노시트(NW1, NW2) 각각은 수직 방향(DR3)으로 서로 이격되어 적층된 4개 이상의 나노시트를 포함할 수 있다.
제1 게이트 스페이서(121)는 기판(100)의 제1 영역(Ⅰ) 상에 배치될 수 있다. 제1 게이트 스페이서(121)는 제1 복수의 나노시트(NW1) 중 최상부 나노시트 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제1 게이트 스페이서(121)는 제1 복수의 나노시트(NW1) 중 최상부 나노시트의 상면과 접할 수 있다. 제1 게이트 스페이서(121)는 제1 수평 방향(DR1)으로 서로 이격된 2개의 스페이서를 포함할 수 있다. 제1 게이트 스페이서(121)의 2개의 스페이서 사이에 제1 게이트 트렌치(GT1)가 정의될 수 있다.
제2 게이트 스페이서(131)는 기판(100)의 제2 영역(Ⅱ) 상에 배치될 수 있다. 제2 게이트 스페이서(131)는 제2 복수의 나노시트(NW2) 중 최상부 나노시트 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제2 게이트 스페이서(131)는 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 수직 방향(DR3)으로 이격될 수 있다. 제2 게이트 스페이서(131)는 제1 수평 방향(DR1)으로 서로 이격된 2개의 스페이서를 포함할 수 있다. 제2 게이트 스페이서(131)의 2개의 스페이서 사이에 제2 게이트 트렌치(GT2)가 정의될 수 있다.
제1 및 제2 게이트 스페이서(121, 131) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(G1)은 제1 식각 정지막(111) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(G1)은 제1 게이트 트렌치(GT1)의 내부에 배치될 수 있다. 또한, 제1 게이트 전극(G1)은 제1 복수의 나노시트(NW1)를 둘러쌀 수 있다. 예를 들어, 제1 게이트 전극(G1)의 적어도 일부는 제1 식각 정지막(111)과 제1 복수의 나노시트(NW1) 중 최하부 나노시트 사이에 배치될 수 있다.
제2 게이트 전극(G2)은 제2 식각 정지막(112) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G2)은 제2 게이트 트렌치(GT2)의 내부에 배치될 수 있다. 또한, 제2 게이트 전극(G2)은 제2 복수의 나노시트(NW2)를 둘러쌀 수 있다. 예를 들어, 제2 게이트 전극(G2)은 제2 복수의 나노시트(NW2) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에 배치되지 않는다.
제1 및 제2 게이트 전극(G1, G2) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 전극(G1, G2) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 게이트 전극(G1)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 게이트 전극(G1)의 양 측에 배치될 수 있다. 또한, 제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 복수의 나노시트(NW1)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 복수의 나노시트(NW1)의 양 측에 배치될 수 있다. 제1 소오스/드레인 영역(SD1)은 제1 식각 정지막(111) 상에 배치될 수 있다.
제1 소오스/드레인 영역(SD1)은 제1 식각 정지막(111)과 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)의 하면(SD1a)은 제1 식각 정지막(111)과 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)의 적어도 일부는 제1 식각 정지막(111)의 내부로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 소오스/드레인 영역(SD1)의 하면(SD1a)은 제1 식각 정지막(111)의 최상면과 동일 평면 상에 형성될 수 있다.
제1 소오스/드레인 영역(SD1)은 제1 복수의 나노시트(NW1)의 제1 수평 방향(DR1)의 측벽과 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)의 적어도 일부는 제1 복수의 나노시트(NW1) 각각 사이에서 제1 게이트 전극(G1)을 향해 만입되도록 형성될 수 있다. 또한, 제1 소오스/드레인 영역(SD1)의 적어도 일부는 제1 식각 정지막(111)과 제1 복수의 나노시트(NW1) 중 최하부 나노시트 사이에서 제1 게이트 전극(G1)을 향해 만입되도록 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 게이트 전극(G2)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 게이트 전극(G2)의 양 측에 배치될 수 있다. 또한, 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 복수의 나노시트(NW2)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 복수의 나노시트(NW2)의 양 측에 배치될 수 있다. 제2 소오스/드레인 영역(SD2)은 제2 식각 정지막(112) 상에 배치될 수 있다.
제2 소오스/드레인 영역(SD2)은 제2 식각 정지막(112)과 접할 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)과 접할 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)의 적어도 일부는 제2 식각 정지막(112)의 내부로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)의 최상면과 동일 평면 상에 형성될 수 있다. 제2 소오스/드레인 영역(SD2)은 제2 복수의 나노시트(NW2)의 제1 수평 방향(DR1)의 측벽과 접할 수 있다.
제1 게이트 절연막(122)은 제1 게이트 트렌치(GT1)의 측벽 및 바닥면을 따라 배치될 수 있다. 즉, 제1 게이트 절연막(122)은 제1 게이트 트렌치(GT1)의 내부에서 제1 게이트 전극(G1)과 제1 게이트 스페이서(121) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 필드 절연막(105) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 복수의 나노시트(NW1) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 식각 정지막(111) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 액티브 패턴(101) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 소오스/드레인 영역(SD1) 사이에 배치될 수 있다.
제2 게이트 절연막(132)은 제2 게이트 트렌치(GT2)의 측벽 및 바닥면을 따라 배치될 수 있다. 즉, 제2 게이트 절연막(132)은 제2 게이트 트렌치(GT2)의 내부에서 제2 게이트 전극(G2)과 제2 게이트 스페이서(131) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 필드 절연막(105) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 복수의 나노시트(NW2) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 식각 정지막(112) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 액티브 패턴(102) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다. 다만, 제2 게이트 절연막(132)은 제2 복수의 나노시트(NW2) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에는 배치되지 않는다.
제1 및 제2 게이트 절연막(122, 132) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(122, 132) 각각은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 및 제2 게이트 절연막(122, 132) 각각은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 및 제2 게이트 절연막(122, 132) 각각은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 및 제2 게이트 절연막(122, 132) 각각은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
내부 스페이서(134)는 제2 복수의 나노시트(NW2) 각각 사이에서 제2 게이트 전극(G2)의 제1 수평 방향(DR1)의 측벽 상에 배치될 수 있다. 또한, 내부 스페이서(134)는 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 제2 게이트 스페이서(131) 사이에서 제2 게이트 전극(G2)의 제1 수평 방향(DR1)의 측벽 상에 배치될 수 있다. 내부 스페이서(134)는 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다. 내부 스페이서(134)는 제2 소오스/드레인 영역(SD2) 및 제2 게이트 절연막(132) 각각과 접할 수 있다.
예를 들어, 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면 상에서, 제2 게이트 스페이서(131) 사이에 배치된 제2 게이트 전극(G2)의 일부는 내부 스페이서(134) 사이에 배치된 제2 게이트 전극(G2)의 일부와 접할 수 있다. 내부 스페이서(134)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 캡핑 패턴(123)은 제1 게이트 전극(G1) 및 제1 게이트 스페이서(121) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제1 캡핑 패턴(123)은 제1 게이트 스페이서(121)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 캡핑 패턴(123)은 제1 게이트 스페이서(121) 사이에 배치될 수 있다. 이 경우, 제1 캡핑 패턴(123)의 상면은 제1 게이트 스페이서(121)의 상면과 동일 평면 상에 형성될 수 있다.
제2 캡핑 패턴(133)은 제2 게이트 전극(G2) 및 제2 게이트 스페이서(131) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제2 캡핑 패턴(133)은 제2 게이트 스페이서(131)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 캡핑 패턴(133)은 제2 게이트 스페이서(131) 사이에 배치될 수 있다. 이 경우, 제2 캡핑 패턴(133)의 상면은 제2 게이트 스페이서(131)의 상면과 동일 평면 상에 형성될 수 있다.
제1 및 제2 캡핑 패턴(123, 133) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(140)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(140)은 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각을 둘러쌀 수 있다. 제1 층간 절연막(140)은 제1 및 제2 게이트 스페이서(121, 131) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 층간 절연막(140)의 상면은 제1 및 제2 캡핑 패턴(123, 133) 각각의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 컨택(CB1)은 제1 게이트 전극(G1) 상에 배치될 수 있다. 제1 게이트 컨택(CB1)은 제1 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결될 수 있다. 제2 게이트 컨택(CB2)은 제2 게이트 전극(G2) 상에 배치될 수 있다. 제2 게이트 컨택(CB2)은 제2 캡핑 패턴(133)을 수직 방향(DR3)으로 관통하여 제2 게이트 전극(G2)에 연결될 수 있다.
예를 들어, 제1 및 제2 게이트 컨택(CB1, CB2) 각각의 상면은 제1 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도 2 및 도 3에는 제1 및 제2 게이트 컨택(CB1, CB2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 게이트 컨택(CB1, CB2) 각각은 다중막으로 형성될 수 있다. 제1 및 제2 게이트 컨택(CB1, CB2) 각각은 도전성 물질을 포함할 수 있다.
제3 식각 정지막(150)은 제1 층간 절연막(140), 제1 및 제2 캡핑 패턴(123, 133) 각각의 상면 상에 배치될 수 있다. 제3 식각 정지막(150)은 예를 들어, 컨포말하게 형성될 수 있다. 도 2 및 도 3에는 제3 식각 정지막(150)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 식각 정지막(150)은 다중막으로 형성될 수 있다. 제3 식각 정지막(150)은 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(160)은 제3 식각 정지막(150) 상에 배치될 수 있다. 제2 층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 비아(V1)는 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1)에 연결될 수 있다. 제2 비아(V2)는 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제2 게이트 컨택(CB2)에 연결될 수 있다. 도 2 및 도 3에는 제1 및 제2 비아(V1, V2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 비아(V1, V2) 각각은 다중막으로 형성될 수 있다. 제1 및 제2 비아(V1, V2) 각각은 도전성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 PMOS 영역에 형성되는 나노시트를 실리콘 게르마늄(SiGe)으로 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 소오스/드레인 영역이 식각되는 것을 방지할 수 있다. 이로 인해, 본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 전극과 소오스/드레인 영역 사이의 누설 전류 특성을 개선할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 PMOS 영역의 나노시트 하부에 절연 물질을 포함하는 식각 정지막을 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 실리콘(Si)을 포함하는 액티브 패턴이 식각되는 것을 방지할 수 있다.
이하에서, 도 2 내지 도 18을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4 및 도 5를 참조하면, 기판(100)의 제1 영역(Ⅰ) 상에 제1 식각 정지막(111)이 형성되고, 기판(100)의 제2 영역(Ⅱ) 상에 제2 식각 정지막(112)이 형성될 수 있다. 제1 식각 정지막(111) 및 제2 식각 정지막(112)은 동일한 제조 공정을 통해 형성될 수 있다.
이어서, 제1 식각 정지막(111) 상에 제1 적층 구조체(10)가 형성되고, 제2 식각 정지막(112) 상에 제2 적층 구조체(20)가 형성될 수 있다. 제1 적층 구조체(10) 및 제2 적층 구조체(20)는 동일한 제조 공정을 통해 형성될 수 있다. 제1 적층 구조체(10)는 제1 식각 정지막(111) 상에 교대로 적층된 제1 반도체층(11) 및 제2 반도체층(12)을 포함할 수 있다. 예를 들어, 제1 적층 구조체(10)의 최하부에는 제1 반도체층(11)이 형성되고, 제1 적층 구조체(10)의 최상부에는 제2 반도체층(12)이 형성될 수 있다.
또한, 제2 적층 구조체(20)는 제2 식각 정지막(112) 상에 교대로 적층된 제3 반도체층(21) 및 제4 반도체층(22)을 포함할 수 있다. 예를 들어, 제2 적층 구조체(20)의 최하부에는 제3 반도체층(21)이 형성되고, 제2 적층 구조체(20)의 최상부에는 제4 반도체층(22)이 형성될 수 있다. 제1 반도체층(11) 및 제3 반도체층(21)은 동일한 제조 공정을 통해 형성될 수 있다. 또한, 제2 반도체층(12) 및 제4 반도체층(22)은 동일한 제조 공정을 통해 형성될 수 있다.
제1 반도체층(11) 및 제3 반도체층(21) 각각은 예를 들어, 실리콘(Si)을 포함할 수 있다. 제2 반도체층(12) 및 제4 반도체층(22) 각각은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다.
이어서, 제1 적층 구조체(10) 제1 식각 정지막(111) 각각의 일부가 식각될 수 있다. 제1 적층 구조체(10) 제1 식각 정지막(111) 각각이 식각되는 동안 기판(100)의 일부도 식각될 수 있다. 또한, 제2 적층 구조체(20) 및 제2 식각 정지막(112) 각각의 일부가 식각될 수 있다. 제2 적층 구조체(20) 및 제2 식각 정지막(112) 각각이 식각되는 동안 기판(100)의 일부도 식각될 수 있다. 이러한 식각 공정을 통해, 기판(100)의 제1 영역(Ⅰ) 상에서 제1 적층 구조체(10) 및 제1 식각 정지막(111)의 하부에 제1 액티브 패턴(101)이 정의되고, 기판(100)의 제2 영역(Ⅱ) 상에서 제2 적층 구조체(20) 및 제2 식각 정지막(112)의 하부에 제2 액티브 패턴(102)이 정의될 수 있다.
이어서, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각의 측벽을 둘러싸는 필드 절연막(105)이 형성될 수 있다. 예를 들어, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각의 상면은 필드 절연막(105)의 상면보다 높게 형성될 수 있다.
이어서, 필드 절연막(105)의 상면, 노출된 제1 및 제2 액티브 패턴(101, 102) 각각의 측벽, 노출된 제1 및 제2 식각 정지막(111, 112) 각각의 측벽, 제1 적층 구조체(10)의 측벽 및 상면, 제2 적층 구조체(20)의 측벽 및 상면을 덮도록 패드 산화막(30)이 형성될 수 있다. 예를 들어, 패드 산화막(30)은 컨포말하게 형성될 수 있다. 패드 산화막(30)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 적층 구조체(10) 및 필드 절연막(105) 상에서 패드 산화막(30) 상에 제2 수평 방향(DR2)으로 연장되는 제1 더미 게이트(DG1) 및 제1 더미 캡핑 패턴(DC1)이 형성될 수 있다. 제1 더미 캡핑 패턴(DC1)은 제1 더미 게이트(DG1) 상에 형성될 수 있다. 제1 더미 게이트(DG1) 및 제1 더미 캡핑 패턴(DC1)이 형성되는 동안, 기판(100)의 제1 영역(Ⅰ) 상에서 제1 더미 게이트(DG1)와 수직 방향(DR3)으로 오버랩되는 부분을 제외한 나머지 패드 산화막(30)이 제거될 수 있다.
또한, 제2 적층 구조체(20) 및 필드 절연막(105) 상에서 패드 산화막(30) 상에 제2 수평 방향(DR2)으로 연장되는 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2)이 형성될 수 있다. 제2 더미 캡핑 패턴(DC2)은 제2 더미 게이트(DG2) 상에 형성될 수 있다. 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2)이 형성되는 동안, 기판(100)의 제2 영역(Ⅱ) 상에서 제2 더미 게이트(DG2)와 수직 방향(DR3)으로 오버랩되는 부분을 제외한 나머지 패드 산화막(30)이 제거될 수 있다.
이어서, 제1 및 제2 더미 게이트(DG1, DG2) 각각의 측벽, 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 측벽 및 상면, 노출된 제1 적층 구조체(10)의 측벽 및 상면, 노출된 제2 적층 구조체(20)의 측벽 및 상면을 덮도록 스페이서 물질층(SM)이 형성될 수 있다. 도시되어 있지는 않지만, 스페이서 물질층(SM)은 노출된 필드 절연막(105)의 상면 상에도 형성될 수 있다. 예를 들어, 스페이서 물질층(SM)은 컨포말하게 형성될 수 있다. 스페이서 물질층(SM)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 기판(100)의 제2 영역(Ⅱ) 상에서 스페이서 물질층(SM)을 덮도록 제1 보호막(40)이 형성될 수 있다. 제1 보호막(40)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 더미 캡핑 패턴(DC1) 및 제1 더미 게이트(DG1)를 마스크로 이용하여 제1 적층 구조체(도 6의 10)가 식각되어 제1 소오스/드레인 트렌치(ST1)가 형성될 수 있다. 예를 들어, 제1 소오스/드레인 트렌치(ST1)는 제1 식각 정지막(111)의 내부로 연장될 수 있다.
제1 소오스/드레인 트렌치(ST1)가 형성되는 동안, 제1 반도체층(11)의 측벽의 일부도 식각될 수 있다. 또한, 제1 소오스/드레인 트렌치(ST1)가 형성되는 동안, 제1 더미 캡핑 패턴(DC1)의 상면 상에 형성된 스페이서 물질층(도 6의 SM) 및 제1 더미 캡핑 패턴(DC1) 각각의 일부가 제거될 수 있다. 제1 더미 게이트(DG1) 및 제1 더미 캡핑 패턴(DC1) 각각의 측벽 상에 남아있는 스페이서 물질층(도 6의 SM)은 제1 게이트 스페이서(121)로 정의될 수 있다. 제1 소오스/드레인 트렌치(ST1)가 형성된 후에, 제1 더미 게이트(DG1)의 하부에 남아있는 제2 반도체층(도 6의 12)은 제1 복수의 나노시트(NW1)로 정의될 수 있다.
도 9를 참조하면, 제1 소오스/드레인 트렌치(도 8의 ST1)의 내부에 제1 소오스/드레인 영역(SD1)이 형성될 수 있다. 제1 소오스/드레인 영역(SD1)의 하면(SD1a)은 제1 식각 정지막(111)과 접할 수 있다.
도 10을 참조하면, 제1 보호막(도 9의 40)이 제거된 후에, 기판(100)의 제1 영역(Ⅰ) 상에서 필드 절연막(105)의 상면, 제1 소오스/드레인 영역(SD1), 제1 게이트 스페이서(121) 및 제1 더미 캡핑 패턴(DC1) 각각을 덮도록 제2 보호막(50)이 형성될 수 있다. 제2 보호막(50)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제2 더미 캡핑 패턴(DC2) 및 제2 더미 게이트(DG2)를 마스크로 이용하여 제2 적층 구조체(도 9의 20)가 식각되어 제2 소오스/드레인 트렌치(ST2)가 형성될 수 있다. 예를 들어, 제2 소오스/드레인 트렌치(ST2)는 제2 식각 정지막(112)의 내부로 연장될 수 있다.
제2 소오스/드레인 트렌치(ST2)가 형성되는 동안, 제4 반도체층(22)의 측벽의 일부도 식각될 수 있다. 또한, 제2 소오스/드레인 트렌치(ST2)가 형성되는 동안, 제2 더미 캡핑 패턴(DC2)의 상면 상에 형성된 스페이서 물질층(도 9의 SM) 및 제2 더미 캡핑 패턴(DC2) 각각의 일부가 제거될 수 있다. 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2) 각각의 측벽 상에 남아있는 스페이서 물질층(도 9의 SM)은 제2 게이트 스페이서(131)로 정의될 수 있다. 제2 소오스/드레인 트렌치(ST2)가 형성된 후에, 제2 더미 게이트(DG2)의 하부에 남아있는 제3 반도체층(도 9의 21)은 제2 복수의 나노시트(NW2)로 정의될 수 있다.
도 11을 참조하면, 제4 반도체층(22)의 측벽의 일부가 제거된 부분에 내부 스페이서(134)가 형성될 수 있다. 예를 들어, 제2 복수의 나노시트(NW2) 각각 사이에서 제4 반도체층(22)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(134)가 형성될 수 있다. 또한, 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 제2 게이트 스페이서(131) 사이에서 제4 반도체층(22)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(134)가 형성될 수 있다.
이어서, 제2 소오스/드레인 트렌치(도 10의 ST2)의 내부에 제2 소오스/드레인 영역(SD2)이 형성될 수 있다. 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)과 접할 수 있다. 이어서, 제2 보호막(도 10의 50)이 제거될 수 있다.
도 12를 참조하면, 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 및 제2 게이트 스페이서(121, 131) 및 제1 및 제2 더미 캡핑 패턴(도 11의 DC1, DC2) 각각을 덮도록 제1 층간 절연막(140)이 형성될 수 있다. 이어서, 평탄화 공정을 통해 제1 및 제2 더미 게이트(DG1, DG2) 각각의 상면이 노출될 수 있다.
도 13 및 도 14를 참조하면, 기판(100)의 제2 영역(Ⅱ) 상에서 제1 층간 절연막(140), 제2 게이트 스페이서(131)의 상면 및 제2 더미 게이트(DG2)의 상면 각각 상에 제3 보호막(60)이 형성될 수 있다. 제3 보호막(60)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트(도 12의 DG1), 패드 산화막(도 12의 30) 및 제1 반도체층(도 12의 11) 각각이 제거될 수 있다. 이러한 식각 공정이 진행되는 동안, 제1 식각 정지막(111)은 제1 액티브 패턴(101)이 식각되는 것을 방지할 수 있다. 제1 더미 게이트(도 12의 DG1)가 제거된 부분은 제1 게이트 트렌치(GT1)로 정의될 수 있다.
도 15 및 도 16을 참조하면, 제3 보호막(도 13 및 도 14의 60)이 제거된 후에, 기판(100)의 제1 영역(Ⅰ) 상에서 제1 층간 절연막(140)의 상면, 제1 게이트 트렌치(GT1)의 내부, 제1 반도체층(도 12의 11)이 제거된 부분 각각에 제4 보호막(70)이 형성될 수 있다. 제4 보호막(70)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제2 더미 게이트(도 13 및 도 14의 DG2), 패드 산화막(도 13 및 도 14의 30) 및 제4 반도체층(도 13 및 도 14의 22) 각각이 제거될 수 있다. 이러한 식각 공정이 진행되는 동안, 제2 식각 정지막(112)은 제2 액티브 패턴(102)이 식각되는 것을 방지할 수 있다. 제2 더미 게이트(도 13 및 도 14의 DG2)가 제거된 부분은 제2 게이트 트렌치(GT2)로 정의될 수 있다.
도 17 및 도 18을 참조하면, 제4 보호막(도 15 및 도 16의 70)이 제거될 수 있다. 이어서, 제1 게이트 트렌치(GT1)의 내부 및 제1 반도체층(도 12의 11)이 제거된 부분 각각에 제1 게이트 절연막(122) 및 제1 게이트 전극(G1)이 순차적으로 형성될 수 있다. 또한, 제2 게이트 트렌치(GT2)의 내부 및 제4 반도체층(도 13 및 도 14의 22)이 제거된 부분 각각에 제2 게이트 절연막(132) 및 제2 게이트 전극(G2)이 순차적으로 형성될 수 있다.
이어서, 제1 게이트 스페이서(121), 제1 게이트 절연막(122) 및 제1 게이트 전극(G1) 각각 상에 제1 캡핑 패턴(123)이 형성될 수 있다. 또한, 제2 게이트 스페이서(131), 제2 게이트 절연막(132) 및 제2 게이트 전극(G2) 각각 상에 제2 캡핑 패턴(133)이 형성될 수 있다. 예를 들어, 제1 캡핑 패턴(123)의 상면 및 제2 캡핑 패턴(133)의 상면 각각은 제1 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다.
도 2 및 도 3을 참조하면, 제1 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 제1 게이트 컨택(CB1)이 형성되고, 제2 캡핑 패턴(133)을 수직 방향(DR3)으로 관통하여 제2 게이트 전극(G2)에 연결되는 제2 게이트 컨택(CB2)이 형성될 수 있다.
이어서, 제1 층간 절연막(140), 제1 및 제2 캡핑 패턴(123, 133), 제1 및 제2 게이트 컨택(CB1, CB2) 각각 상에 제3 식각 정지막(150) 및 제2 층간 절연막(160)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1) 및 제2 게이트 컨택(CB2) 각각에 연결되는 제1 비아(V1) 및 제2 비아(V2) 각각이 형성될 수 있다. 이러한 제조 공정을 통해, 도 2 및 도 3에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 19를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 내부 스페이서(도 2의 134)가 배치되지 않는다.
예를 들어, 제2 복수의 나노시트(NW2) 각각 사이에서 제2 소오스/드레인 영역(SD22)은 제2 게이트 절연막(132)과 접할 수 있다. 또한, 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 제2 게이트 스페이서(131) 사이에서 제2 소오스/드레인 영역(SD22)은 제2 게이트 절연막(132)과 접할 수 있다. 제2 소오스/드레인 영역(SD22)의 하면(SD22a)은 제2 식각 정지막(112)과 접할 수 있다.
이하에서, 도 20을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 영역(SD31)이 제1 액티브 패턴(101)과 접하고, 제2 소오스/드레인 영역(SD32)이 제2 액티브 패턴(102)과 접할 수 있다.
예를 들어, 제1 소오스/드레인 영역(SD31)은 제1 식각 정지막(311)을 수직 방향(DR3)으로 관통하여 제1 액티브 패턴(101)의 내부로 연장될 수 있다. 즉, 제1 소오스/드레인 영역(SD31)의 하면(SD31a)은 제1 식각 정지막(311)의 하면보다 낮게 형성될 수 있다. 또한, 제2 소오스/드레인 영역(SD32)은 제2 식각 정지막(312)을 수직 방향(DR3)으로 관통하여 제2 액티브 패턴(102)의 내부로 연장될 수 있다. 즉, 제2 소오스/드레인 영역(SD32)의 하면(SD32a)은 제2 식각 정지막(312)의 하면보다 낮게 형성될 수 있다.
이하에서, 도 21 및 도 22를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 21 및 도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 21 및 도 22를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 NMOS 영역인 기판(100)의 제2 영역(Ⅱ) 상에 배치되는 제2 복수의 나노시트(NW42)가 실리콘 게르마늄(SiGe)을 포함할 수 있다.
예를 들어, 제2 복수의 나노시트(NW42) 각각은 제1 복수의 나노시트(NW1) 각각과 동일 레벨에 배치될 수 있다. 제2 복수의 나노시트(NW42) 중 최하부 나노시트는 제2 식각 정지막(112)과 수직 방향(DR3)으로 이격될 수 있다. 제2 복수의 나노시트(NW42)는 제1 복수의 나노시트(NW1)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 복수의 나노시트(NW1) 및 제2 복수의 나노시트(NW42) 각각은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
제2 게이트 트렌치(GT42)는 제2 복수의 나노시트(NW42) 중 최상부 나노시트의 상면 상에서 제2 게이트 스페이서(131)에 의해 정의될 수 있다. 제2 게이트 전극(G42)은 제2 식각 정지막(112) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G42)은 제2 게이트 트렌치(GT42)의 내부에 배치될 수 있다. 또한, 제2 게이트 전극(G42)은 제2 복수의 나노시트(NW42)를 둘러쌀 수 있다. 예를 들어, 제2 게이트 전극(G42)은 제2 복수의 나노시트(NW42) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에 배치될 수 있다.
제2 게이트 절연막(432)은 제2 게이트 트렌치(GT42)의 측벽 및 바닥면을 따라 배치될 수 있다. 즉, 제2 게이트 절연막(432)은 제2 게이트 트렌치(GT42)의 내부에서 제2 게이트 전극(G42)과 제2 게이트 스페이서(131) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 필드 절연막(105) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 복수의 나노시트(NW42) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 식각 정지막(112) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 액티브 패턴(102) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다.
이하에서, 도 21 내지 도 28을 참조하여 도 21 및 도 22에 도시된 반도체 장치의 제조 방법을 설명한다. 도 4 내지 도 18에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 23 내지 도 28은 도 21 및 도 22에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23을 참조하면, 도 4 내지 도 9에 도시된 제조 공정을 수행한 후에, 제1 보호막(도 9의 40)이 제거될 수 있다. 이어서, 기판(100)의 제1 영역(Ⅰ) 상에서 필드 절연막(105)의 상면, 제1 소오스/드레인 영역(SD1), 제1 게이트 스페이서(121) 및 제1 더미 캡핑 패턴(DC1) 각각을 덮도록 제2 보호막(50)이 형성될 수 있다.
이어서, 제2 더미 캡핑 패턴(DC2) 및 제2 더미 게이트(DG2)를 마스크로 이용하여 제2 적층 구조체(도 9의 20)가 식각되어 제2 소오스/드레인 트렌치(ST42)가 형성될 수 있다. 예를 들어, 제2 소오스/드레인 트렌치(ST42)는 제2 식각 정지막(112)의 내부로 연장될 수 있다.
제2 소오스/드레인 트렌치(ST42)가 형성되는 동안, 제3 반도체층(21)의 측벽의 일부도 식각될 수 있다. 또한, 제2 소오스/드레인 트렌치(ST42)가 형성되는 동안, 제2 더미 캡핑 패턴(DC2)의 상면 상에 형성된 스페이서 물질층(도 9의 SM) 및 제2 더미 캡핑 패턴(DC2) 각각의 일부가 제거될 수 있다. 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2) 각각의 측벽 상에 남아있는 스페이서 물질층(도 9의 SM)은 제2 게이트 스페이서(131)로 정의될 수 있다. 제2 소오스/드레인 트렌치(ST42)가 형성된 후에, 제2 더미 게이트(DG2)의 하부에 남아있는 제4 반도체층(도 9의 22)은 제2 복수의 나노시트(NW42)로 정의될 수 있다.
도 24를 참조하면, 제3 반도체층(21)의 측벽의 일부가 제거된 부분에 내부 스페이서(434)가 형성될 수 있다. 예를 들어, 제2 복수의 나노시트(NW42) 각각 사이에서 제3 반도체층(21)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(434)가 형성될 수 있다. 또한, 제2 복수의 나노시트(NW42) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에서 제3 반도체층(21)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(434)가 형성될 수 있다.
이어서, 제2 소오스/드레인 트렌치(도 23의 ST42)의 내부에 제2 소오스/드레인 영역(SD2)이 형성될 수 있다. 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)과 접할 수 있다. 이어서, 제2 보호막(도 23의 50)이 제거될 수 있다.
이어서, 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 및 제2 게이트 스페이서(121, 131) 및 제1 및 제2 더미 캡핑 패턴(도 23의 DC1, DC2) 각각을 덮도록 제1 층간 절연막(140)이 형성될 수 있다. 이어서, 평탄화 공정을 통해 제1 및 제2 더미 게이트(DG1, DG2) 각각의 상면이 노출될 수 있다.
도 25 및 도 26을 참조하면, 제1 더미 게이트(도 24의 DG1), 제2 더미 게이트(도 24의 DG2), 패드 산화막(도 24의 30), 제1 반도체층(도 24의 11) 및 제3 반도체층(도 24의 21) 각각이 제거될 수 있다. 이러한 식각 공정이 진행되는 동안, 제1 식각 정지막(111)은 제1 액티브 패턴(101)이 식각되는 것을 방지하고, 제2 식각 정지막(112)은 제2 액티브 패턴(102)이 식각되는 것을 방지할 수 있다. 제1 더미 게이트(도 24의 DG1)가 제거된 부분은 제1 게이트 트렌치(GT1)로 정의될 수 있다. 또한, 제2 더미 게이트(도 24의 DG2)가 제거된 부분은 제2 게이트 트렌치(GT42)로 정의될 수 있다.
도 27 및 도 28을 참조하면, 제1 게이트 트렌치(GT1)의 내부 및 제1 반도체층(도 24의 11)이 제거된 부분 각각에 제1 게이트 절연막(122) 및 제1 게이트 전극(G1)이 순차적으로 형성될 수 있다. 또한, 제2 게이트 트렌치(GT42)의 내부 및 제3 반도체층(도 24의 21)이 제거된 부분 각각에 제2 게이트 절연막(432) 및 제2 게이트 전극(G42)이 순차적으로 형성될 수 있다.
이어서, 제1 게이트 스페이서(121), 제1 게이트 절연막(122) 및 제1 게이트 전극(G1) 각각 상에 제1 캡핑 패턴(123)이 형성될 수 있다. 또한, 제2 게이트 스페이서(131), 제2 게이트 절연막(432) 및 제2 게이트 전극(G42) 각각 상에 제2 캡핑 패턴(133)이 형성될 수 있다.
도 21 및 도 22를 참조하면, 제1 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 제1 게이트 컨택(CB1)이 형성되고, 제2 캡핑 패턴(133)을 수직 방향(DR3)으로 관통하여 제2 게이트 전극(G42)에 연결되는 제2 게이트 컨택(CB2)이 형성될 수 있다.
이어서, 제1 층간 절연막(140), 제1 및 제2 캡핑 패턴(123, 133), 제1 및 제2 게이트 컨택(CB1, CB2) 각각 상에 제3 식각 정지막(150) 및 제2 층간 절연막(160)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1) 및 제2 게이트 컨택(CB2) 각각에 연결되는 제1 비아(V1) 및 제2 비아(V2) 각각이 형성될 수 있다. 이러한 제조 공정을 통해, 도 21 및 도22에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 29를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 21 및 도 22에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 29는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 29를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 내부 스페이서(도 21의 434)가 배치되지 않는다.
예를 들어, 제2 복수의 나노시트(NW42) 각각 사이에서 제2 소오스/드레인 영역(SD52)은 제2 게이트 절연막(432)과 접할 수 있다. 또한, 제2 복수의 나노시트(NW2) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에서 제2 소오스/드레인 영역(SD52)은 제2 게이트 절연막(432)과 접할 수 있다. 제2 소오스/드레인 영역(SD52)의 하면(SD52a)은 제2 식각 정지막(112)과 접할 수 있다.
이하에서, 도 30을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 21 및 도 22에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 영역(SD61)이 제1 액티브 패턴(101)과 접하고, 제2 소오스/드레인 영역(SD62)이 제2 액티브 패턴(102)과 접할 수 있다.
예를 들어, 제1 소오스/드레인 영역(SD61)은 제1 식각 정지막(611)을 수직 방향(DR3)으로 관통하여 제1 액티브 패턴(101)의 내부로 연장될 수 있다. 즉, 제1 소오스/드레인 영역(SD61)의 하면(SD61a)은 제1 식각 정지막(611)의 하면보다 낮게 형성될 수 있다. 또한, 제2 소오스/드레인 영역(SD62)은 제2 식각 정지막(612)을 수직 방향(DR3)으로 관통하여 제2 액티브 패턴(102)의 내부로 연장될 수 있다. 즉, 제2 소오스/드레인 영역(SD62)의 하면(SD62a)은 제2 식각 정지막(612)의 하면보다 낮게 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
Ⅰ: 제1 영역(PMOS 영역) Ⅱ: 제2 영역(NMOS 영역)
101, 102: 제1 및 제2 액티브 패턴
NW1, NW2: 제1 및 제2 복수의 나노시트
121, 131: 제1 및 제2 게이트 스페이서
122, 132: 제1 및 제2 게이트 절연막
123, 133: 제1 및 제2 캡핑 패턴
G1, G2: 제1 및 제2 게이트 전극
SD1, SD2: 제1 및 제2 소오스/드레인 영역
134: 내부 스페이서 140: 제1 층간 절연막
150: 제3 식각 정지막 160: 제2 층간 절연막

Claims (20)

  1. 제1 영역 및 제2 영역이 정의되는 기판;
    상기 기판의 상기 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴;
    상기 기판의 상기 제2 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 패턴;
    상기 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막;
    상기 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제2 식각 정지막;
    상기 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트;
    상기 제2 식각 정지막 상에서 상기 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트;
    상기 제1 식각 정지막 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 상기 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극; 및
    상기 제2 식각 정지막 상에서 상기 제2 수평 방향으로 연장되고, 상기 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 식각 정지막 및 상기 제2 식각 정지막은 동일한 레벨에 배치되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 액티브 패턴 상에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 하면이 상기 제1 식각 정지막과 접하는 제1 소오스/드레인 영역; 및
    상기 제2 액티브 패턴 상에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 하면이 상기 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 액티브 패턴 상에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 식각 정지막을 관통하여 상기 제1 액티브 패턴과 접하는 제1 소오스/드레인 영역; 및
    상기 제2 액티브 패턴 상에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 상기 제2 식각 정지막을 관통하여 상기 제2 액티브 패턴과 접하는 제2 소오스/드레인 영역을 더 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 복수의 나노시트는 상기 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 복수의 나노시트 및 상기 제1 복수의 나노시트는 서로 다른 레벨에 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 복수의 나노시트 중 최하부 나노시트는 상기 제1 식각 정지막과 상기 수직 방향으로 이격되고,
    상기 제2 복수의 나노시트 중 최하부 나노시트는 상기 제2 식각 정지막과 접하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제2 복수의 나노시트는 실리콘 게르마늄(SiGe)을 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제2 복수의 나노시트 및 상기 제1 복수의 나노시트는 동일한 레벨에 배치되는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 복수의 나노시트 중 최하부 나노시트는 상기 제1 식각 정지막과 상기 수직 방향으로 이격되고,
    상기 제2 복수의 나노시트 중 최하부 나노시트는 상기 제2 식각 정지막과 상기 수직 방향으로 이격되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제2 복수의 나노시트 사이에서 상기 제2 게이트 전극의 상기 제1 수평 방향의 측벽 상에 배치되는 내부 스페이서를 더 포함하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS 영역인 반도체 장치.
  13. PMOS 영역 및 NMOS 영역이 정의되는 기판;
    상기 기판의 상기 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴;
    상기 기판의 상기 NMOS 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 패턴;
    상기 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막;
    상기 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 상기 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막;
    상기 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트;
    상기 제2 식각 정지막 상에서 상기 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트;
    상기 제1 액티브 패턴 상에서 상기 제1 복수의 나노시트의 적어도 일 측에 배치되고, 상기 제1 식각 정지막과 접하는 제1 소오스/드레인 영역; 및
    상기 제2 액티브 패턴 상에서 상기 제2 복수의 나노시트의 적어도 일 측에 배치되고, 상기 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 소오스/드레인 영역의 하면은 상기 제1 식각 정지막과 접하고,
    상기 제2 소오스/드레인 영역의 하면은 상기 제2 식각 정지막과 접하는 반도체 장치.
  15. 제 13항에 있어서,
    상기 제2 복수의 나노시트는 상기 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하는 반도체 장치.
  16. 제 13항에 있어서,
    상기 제2 복수의 나노시트 및 상기 제1 복수의 나노시트는 서로 다른 레벨에 배치되는 반도체 장치.
  17. 제 13항에 있어서,
    상기 제2 복수의 나노시트는 실리콘 게르마늄(SiGe)을 포함하는 반도체 장치.
  18. PMOS 영역 및 NMOS 영역이 정의되는 기판;
    상기 기판의 상기 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴;
    상기 기판의 상기 NMOS 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 패턴;
    상기 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막;
    상기 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 상기 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막;
    상기 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트;
    상기 제2 식각 정지막 상에서 상기 수직 방향으로 서로 이격되어 적층되고, 상기 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하고, 상기 제1 복수의 나노시트와 다른 레벨에 배치되는 제2 복수의 나노시트;
    상기 제1 식각 정지막 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 상기 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극;
    상기 제2 식각 정지막 상에서 상기 제2 수평 방향으로 연장되고, 상기 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극;
    상기 제1 액티브 패턴 상에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 식각 정지막과 접하는 제1 소오스/드레인 영역; 및
    상기 제2 액티브 패턴 상에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 상기 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 복수의 나노시트 중 최상부 나노시트의 상면과 접하는 제1 게이트 스페이서;
    상기 제2 복수의 나노시트 중 최상부 나노시트의 상면과 상기 수직 방향으로 이격된 제2 게이트 스페이서; 및
    상기 제2 복수의 나노시트 중 최상부 나노시트의 상면과 상기 제2 게이트 스페이서 사이에 배치된 내부 스페이서를 더 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 제2 복수의 나노시트 중 최상부 나노시트의 상면 상에서, 상기 제2 게이트 스페이서 사이에 배치된 상기 제2 게이트 전극의 일부는 상기 내부 스페이서 사이에 배치된 상기 제2 게이트 전극의 다른 일부와 접하는 반도체 장치.
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