KR20240051002A - 반도체 장치 - Google Patents

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KR20240051002A
KR20240051002A KR1020230033947A KR20230033947A KR20240051002A KR 20240051002 A KR20240051002 A KR 20240051002A KR 1020230033947 A KR1020230033947 A KR 1020230033947A KR 20230033947 A KR20230033947 A KR 20230033947A KR 20240051002 A KR20240051002 A KR 20240051002A
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장상신
백종민
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오나래
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 하부 층간 절연막, 제1 하부 층간 절연막의 상면 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 제1 하부 층간 절연막의 상면 상에서 액티브 패턴의 측벽을 둘러싸는 필드 절연막, 액티브 패턴 및 필드 절연막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극, 게이트 전극의 일 측에서 액티브 패턴 상에 배치되는 소오스/드레인 영역, 필드 절연막 상에서 소오스/드레인 영역을 덮는 상부 층간 절연막, 상부 층간 절연막을 수직 방향으로 관통하여 필드 절연막의 상면까지 연장되는 제1 관통 비아, 필드 절연막의 내부에 배치되고, 측벽이 필드 절연막과 접하고, 제1 관통 비아와 연결되는 제2 관통 비아, 및 제1 하부 층간 절연막의 내부에 배치되고, 제2 관통 비아와 연결되는 제3 관통 비아를 포함하되, 제2 관통 비아의 상면의 폭은 제1 관통 비아의 하면의 폭보다 크고, 제2 관통 비아의 하면의 폭은 제3 관통 비아의 상면의 폭보다 크고, 제2 관통 비아의 중심 부분의 폭은 제2 관통 비아의 상면의 폭 및 제2 관통 비아의 하면의 폭 각각보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 상부 층간 절연막을 수직 방향으로 관통하여 형성되는 관통 비아의 공정 난이도를 감소시키고, 복수의 관통 비아를 수직 방향으로 효과적으로 정렬시키는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 하부 층간 절연막, 제1 하부 층간 절연막의 상면 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 제1 하부 층간 절연막의 상면 상에서 액티브 패턴의 측벽을 둘러싸는 필드 절연막, 액티브 패턴 및 필드 절연막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극, 게이트 전극의 일 측에서 액티브 패턴 상에 배치되는 소오스/드레인 영역, 필드 절연막 상에서 소오스/드레인 영역을 덮는 상부 층간 절연막, 상부 층간 절연막을 수직 방향으로 관통하여 필드 절연막의 상면까지 연장되는 제1 관통 비아, 필드 절연막의 내부에 배치되고, 측벽이 필드 절연막과 접하고, 제1 관통 비아와 연결되는 제2 관통 비아, 및 제1 하부 층간 절연막의 내부에 배치되고, 제2 관통 비아와 연결되는 제3 관통 비아를 포함하되, 제2 관통 비아의 상면의 폭은 제1 관통 비아의 하면의 폭보다 크고, 제2 관통 비아의 하면의 폭은 제3 관통 비아의 상면의 폭보다 크고, 제2 관통 비아의 중심 부분의 폭은 제2 관통 비아의 상면의 폭 및 제2 관통 비아의 하면의 폭 각각보다 크다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 하부 층간 절연막, 제1 하부 층간 절연막의 상면 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 제1 하부 층간 절연막의 상면 상에서 액티브 패턴의 측벽을 둘러싸는 필드 절연막, 액티브 패턴 및 필드 절연막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극, 게이트 전극의 일 측에서 액티브 패턴 상에 배치되는 소오스/드레인 영역, 필드 절연막 상에서 소오스/드레인 영역을 덮는 상부 층간 절연막, 게이트 전극의 일 측에서 상부 층간 절연막의 내부에 배치되고, 소오스/드레인 영역과 연결되는 소오스/드레인 컨택, 상부 층간 절연막을 수직 방향으로 관통하여 필드 절연막의 상면까지 연장되고, 소오스/드레인 컨택과 연결되는 제1 관통 비아, 및 필드 절연막의 내부에 배치되고, 액티브 패턴과 제2 수평 방향으로 이격되고, 제1 관통 비아와 연결되는 제2 관통 비아를 포함하되, 제2 관통 비아의 상면의 폭은 제1 관통 비아의 하면의 폭보다 크고, 제2 관통 비아의 중심 부분의 폭은 제2 관통 비아의 상면의 폭 및 제2 관통 비아의 하면의 폭 각각보다 크다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 제1 하부 층간 절연막, 제1 하부 층간 절연막의 상면 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 제1 하부 층간 절연막의 상면 상에서 액티브 패턴의 측벽을 둘러싸는 필드 절연막, 액티브 패턴 및 필드 절연막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극, 게이트 전극의 일 측에서 액티브 패턴 상에 배치되는 소오스/드레인 영역, 필드 절연막 상에서 소오스/드레인 영역을 덮는 상부 층간 절연막, 게이트 전극의 일 측에서 상부 층간 절연막의 내부에 배치되고, 소오스/드레인 영역과 연결되는 소오스/드레인 컨택, 상부 층간 절연막을 수직 방향으로 관통하여 필드 절연막의 상면까지 연장되고, 소오스/드레인 컨택과 연결되고, 상면이 상부 층간 절연막의 상면과 동일 평면 상에 형성되는 제1 관통 비아, 필드 절연막의 내부에 배치되고, 액티브 패턴과 제2 수평 방향으로 이격되고, 제1 관통 비아와 연결되는 제2 관통 비아, 제1 하부 층간 절연막의 내부에 배치되고, 제2 관통 비아와 연결되는 제3 관통 비아, 제1 하부 층간 절연막의 하면 상에 배치되는 제2 하부 층간 절연막, 및 제2 하부 층간 절연막의 내부에 배치되고, 제3 관통 비아와 연결된 하부 배선층을 포함하되, 제1 관통 비아 및 제2 관통 비아는 일체형으로 형성되고, 제2 관통 비아의 상면의 폭은 제1 관통 비아의 하면의 폭보다 크고, 제2 관통 비아의 하면의 폭은 제3 관통 비아의 상면의 폭보다 크고, 제2 관통 비아의 중심 부분의 폭은 제2 관통 비아의 상면의 폭 및 제2 관통 비아의 하면의 폭 각각보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 5는 도 4의 R1 영역을 확대한 확대도이다.
도 6 내지 도 45는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 46은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 47은 도 46의 R2 영역을 확대한 확대도이다.
도 48은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 49는 도 48의 R3 영역을 확대한 확대도이다.
도 50 내지 도 56은 도 48에 도시된 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 57 내지 도 59는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
이하의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 반도체 장치가 나노시트(nanosheet)를 포함하는 트랜지스터(MBCFETTM(Multi-Bridge Channel Field Effect Transistor)) 및 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 포함하는 것으로 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 반도체 장치는 터널링 트랜지스터(tunneling FET) 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 또 다른 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터 또는 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하에서, 도 1 내지 도 5를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다. 도 5는 도 4의 R1 영역을 확대한 확대도이다.
도 1 내지 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 층간 절연막(100), 제1 및 제2 액티브 패턴(F1, F2), 필드 절연막(105), 제1 내지 제3 복수의 나노시트(NW1, NW2, NW3), 제1 및 제2 게이트 전극(G1, G2), 게이트 스페이서(111), 게이트 절연막(112), 캡핑 패턴(113), 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 상부 층간 절연막(120), 제1 내지 제3 관통 비아(130, 140, 150), 제1 및 제2 소오스/드레인 컨택(CA1, CA2), 게이트 컨택(CB), 실리사이드층(SL), 식각 정지막(160), 제2 상부 층간 절연막(165), 제1 및 제2 비아(V1, V2), 제3 상부 층간 절연막(170), 상부 배선층(175), 제2 하부 층간 절연막(180) 및 하부 배선층(185)을 포함한다.
제1 하부 층간 절연막(100)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethylcycloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoxySiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각은 제1 하부 층간 절연막(100)의 상면(100a)과 평행한 방향으로 정의될 수 있다. 제2 수평 방향(DR2)은 제1 수평 방향(DR1)과 다른 방향으로 정의될 수 있다. 수직 방향(DR3)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각과 수직인 방향으로 정의될 수 있다. 즉, 수직 방향(DR3)은 제1 하부 층간 절연막(100)의 상면(100a)과 수직인 방향으로 정의될 수 있다.
제1 및 제2 액티브 패턴(F1, F2) 각각은 제1 하부 층간 절연막(100)의 상면(100a) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(F2)은 제1 액티브 패턴(F1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 및 제2 액티브 패턴(F1, F2) 각각은 제1 하부 층간 절연막(100)의 상면(100a)으로부터 수직 방향(DR3)으로 돌출될 수 있다.
필드 절연막(105)은 제1 하부 층간 절연막(100)의 상면(100a) 상에 배치될 수 있다. 필드 절연막(105)은 제1 및 제2 액티브 패턴(F1, F2) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 및 제2 액티브 패턴(F1, F2) 각각의 상면은 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 및 제2 액티브 패턴(F1, F2) 각각의 상면은 필드 절연막(105)의 상면과 동일 평면 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 층간 절연막(100)과 다른 물질을 포함할 수 있다. 필드 절연막(105)은 제1 하부 층간 절연막(100)과 식각 선택비를 갖는 물질을 포함할 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 복수의 나노시트(NW1)는 제1 액티브 패턴(F1) 상에 배치될 수 있다. 제1 복수의 나노시트(NW1)는 제1 액티브 패턴(F1)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다. 제2 복수의 나노시트(NW2)는 제1 액티브 패턴(F1) 상에 배치될 수 있다. 제2 복수의 나노시트(NW2)는 제1 액티브 패턴(F1)과 제2 게이트 전극(G2)이 교차하는 부분에 배치될 수 있다. 제2 복수의 나노시트(NW2)는 제1 복수의 나노시트(NW1)와 제1 수평 방향(DR1)으로 이격될 수 있다. 제3 복수의 나노시트(NW3)는 제2 액티브 패턴(F2) 상에 배치될 수 있다. 제3 복수의 나노시트(NW3)는 제2 액티브 패턴(F2)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다. 제3 복수의 나노시트(NW3)는 제1 복수의 나노시트(NW1)와 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 내지 제3 복수의 나노시트(NW1, NW2, NW3) 각각은 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 도 2 및 도 3에는 제1 내지 제3 복수의 나노시트(NW1, NW2, NW3) 각각이 수직 방향(DR3)으로 서로 이격되어 적층된 3개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것을 아니다. 다른 몇몇 실시예에서, 제1 내지 제3 복수의 나노시트(NW1, NW2, NW3) 각각은 수직 방향(DR3)으로 서로 이격되어 적층된 4개 이상의 나노시트를 포함할 수 있다.
예를 들어, 제1 내지 제3 복수의 나노시트(NW1, NW2, NW3) 각각은 실리콘(Si)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 내지 제3 복수의 나노시트(NW1, NW2, NW3) 각각은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
제1 게이트 전극(G1)은 제1 액티브 패턴(F1), 제2 액티브 패턴(F2) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(G1)은 제1 복수의 나노시트(NW1) 및 제3 복수의 나노시트(NW3)를 둘러쌀 수 있다. 제2 게이트 전극(G2)은 제1 액티브 패턴(F1), 제2 액티브 패턴(F2) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G2)은 제1 게이트 전극(G1)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제2 게이트 전극(G2)은 제2 복수의 나노시트(NW2)를 둘러쌀 수 있다.
제1 및 제2 게이트 전극(G1, G2) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 전극(G1, G2) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 스페이서(111)는 제1 복수의 나노시트(NW1) 중 최상부 나노시트의 상면, 제3 복수의 나노시트(NW3) 중 최상부 나노시트의 상면 및 필드 절연막(105) 상에서 제1 게이트 전극(G1)의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 게이트 스페이서(111)는 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면 및 필드 절연막(105) 상에서 제2 게이트 전극(G2)의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다.
게이트 스페이서(111)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 절연막(112)은 제1 및 제2 게이트 전극(G1, G2) 각각과 게이트 스페이서(111) 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 및 제2 게이트 전극(G1, G2) 각각의 제1 수평 방향(DR1)의 측벽 상에 배치될 수 있다. 게이트 절연막(112)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제1 및 제2 액티브 패턴(F1, F2) 각각 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 및 제2 게이트 전극(G1, G2) 각각과 필드 절연막(105) 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 게이트 전극(G1)과 제1 복수의 나노시트(NW1) 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 게이트 전극(G1)과 제3 복수의 나노시트(NW3) 사이에 배치될 수 있다. 게이트 절연막(112)은 제2 게이트 전극(G2)과 제2 복수의 나노시트(NW2) 사이에 배치될 수 있다.
게이트 절연막(112)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(112)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(112)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(112)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(112)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
캡핑 패턴(113)은 제1 및 제2 게이트 전극(G1, G2), 게이트 절연막(112) 및 게이트 스페이서(111) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 캡핑 패턴(113)은 게이트 스페이서(111)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 캡핑 패턴(113)은 게이트 스페이서(111) 사이에 배치될 수 있다. 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(F1) 상에서 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(F1) 상에서 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 각각의 양 측에 배치될 수 있다. 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(F2) 상에서 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(F2) 상에서 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 각각의 양 측에 배치될 수 있다.
예를 들어, 제1 소오스/드레인 영역(SD1)은 제1 복수의 나노시트(NW1) 및 제2 복수의 나노시트(NW2) 각각의 제1 수평 방향(DR1)의 측벽과 접할 수 있다. 제2 소오스/드레인 영역(SD2)은 제3 복수의 나노시트(NW3)의 제1 수평 방향(DR1)의 측벽과 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1) 및 제2 소오스/드레인 영역(SD2) 각각은 게이트 절연막(112)과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 소오스/드레인 영역(SD1) 및 제2 소오스/드레인 영역(SD2) 각각과 게이트 절연막(112) 사이에 내부 스페이서가 배치될 수 있다. 이 경우, 내부 스페이서는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 상부 층간 절연막(120)은 필드 절연막(105) 상에 배치될 수 있다. 도 3에는 제1 상부 층간 절연막(120)이 필드 절연막(105)의 상면과 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 필드 절연막(105)의 상면과 제1 상부 층간 절연막(120) 사이에 식각 정지막이 배치될 수 있다. 제1 상부 층간 절연막(120)은 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각을 덮을 수 있다. 제1 상부 층간 절연막(120)은 게이트 스페이서(111) 및 캡핑 패턴(113) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 상부 층간 절연막(120)의 상면은 캡핑 패턴(113)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 상부 층간 절연막(120)은 캡핑 패턴(113)의 상면을 덮을 수 있다.
제1 상부 층간 절연막(120)은 필드 절연막(105)과 다른 물질을 포함할 수 있다. 제1 상부 층간 절연막(120)은 필드 절연막(105)과 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 상부 층간 절연막(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethylcycloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoxySiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 관통 비아(130)는 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제1 관통 비아(130)는 제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 각각과 제1 수평 방향(DR1)으로 이격될 수 있다. 제1 관통 비아(130)는 제1 소오스/드레인 영역(SD1)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다. 제1 관통 비아(130)는 제1 소오스/드레인 영역(SD1) 및 제2 소오스/드레인 영역(SD2) 각각과 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 관통 비아(130)는 제1 상부 층간 절연막(120)을 수직 방향(DR3)으로 관통할 수 있다. 제1 관통 비아(130)는 필드 절연막(105)의 상면으로부터 제1 상부 층간 절연막(120)의 상면까지 연장될 수 있다. 예를 들어, 제1 관통 비아(130)의 상면은 제1 상부 층간 절연막(120)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 필드 절연막(105)의 상면에 인접할수록 제1 관통 비아(130)의 제2 수평 방향(DR2)의 폭은 연속적으로 감소될 수 있다.
예를 들어, 제1 관통 비아(130)는 제1 배리어층(131) 및 제1 필링층(132)을 포함할 수 있다. 제1 배리어층(131)은 제1 관통 비아(130)의 측벽을 형성할 수 있다. 예를 들어, 제1 배리어층(131)은 컨포말하게 형성될 수 있다. 제1 배리어층(131)은 제1 상부 층간 절연막(120)과 접할 수 있다. 예를 들어, 제1 배리어층(131)의 최상면은 제1 상부 층간 절연막(120)의 상면과 동일 평면 상에 형성될 수 있다. 제1 필링층(132)은 제1 배리어층(131) 사이를 채울 수 있다. 예를 들어, 제1 필링층(132)의 상면은 제1 배리어층(131)의 최상면 및 제1 상부 층간 절연막(120)의 상면 각각과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 필링층(132)은 제1 상부 층간 절연막(120)과 접하지 않는다.
제1 배리어층(131) 및 제1 필링층(132) 각각은 도전성 물질을 포함할 수 있다. 제1 배리어층(131)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 제1 필링층(132)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제2 관통 비아(140)는 제1 액티브 패턴(F1)과 제2 액티브 패턴(F2) 사이에 배치될 수 있다. 제2 관통 비아(140)는 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 관통 비아(140)는 필드 절연막(105)의 내부에 배치될 수 있다. 제2 관통 비아(140)의 측벽은 필드 절연막(105)과 접할 수 있다. 제2 관통 비아(140)는 제1 관통 비아(130)와 연결될 수 있다. 제2 관통 비아(140)는 제1 관통 비아(130)와 수직 방향(DR3)으로 오버랩될 수 있다.
예를 들어, 제2 관통 비아(140)의 상면은 필드 절연막(105)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제2 관통 비아(140)의 상면의 적어도 일부는 제1 상부 층간 절연막(120)과 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제2 관통 비아(140)의 하면은 필드 절연막(105)의 하면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제2 관통 비아(140)의 하면의 적어도 일부는 제1 하부 층간 절연막(100)의 상면(100a)과 접할 수 있다. 예를 들어, 제2 관통 비아(140)는 제1 관통 비아(130)와 일체형으로 형성될 수 있다. 예를 들어, 제2 관통 비아(140)는 제2 배리어층(141) 및 제2 필링층(142)을 포함할 수 있다.
제2 배리어층(141)은 제2 관통 비아(140)의 상면의 일부, 측벽 및 바닥면을 형성할 수 있다. 예를 들어, 제2 배리어층(141)은 컨포말하게 형성될 수 있다. 제2 배리어층(141)은 필드 절연막(105) 및 제1 하부 층간 절연막(100)의 상면(100a)과 접할 수 있다. 예를 들어, 제2 배리어층(141)은 제1 배리어층(131)과 접할 수 있다. 제2 배리어층(141) 및 제1 배리어층(131)은 연속적으로 형성될 수 있다. 제2 필링층(142)은 제2 배리어층(141) 사이를 채울 수 있다. 예를 들어, 제2 필링층(142)의 상면은 제1 필링층(132)의 하면과 접할 수 있다. 제2 필링층(142) 및 제1 필링층(132)은 연속적으로 형성될 수 있다. 예를 들어, 제2 필링층(142)은 제1 하부 층간 절연막(100), 필드 절연막(105) 및 제1 상부 층간 절연막(120) 각각과 접하지 않는다.
제2 배리어층(141) 및 제2 필링층(142) 각각은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 배리어층(141)은 제1 배리어층(131)과 동일한 물질을 포함할 수 있다. 또한, 제2 필링층(142)은 제1 필링층(132)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 관통 비아(140)의 상면의 제2 수평 방향(DR2)의 폭(W2)은 제1 관통 비아(130)의 하면의 제2 수평 방향(DR2)의 폭(W1)보다 클 수 있다. 예를 들어, 제2 관통 비아(140)는 항아리 형상을 갖을 수 있다. 예를 들어, 제2 관통 비아(140)의 중심 부분의 제2 수평 방향(DR2)의 폭(W3)은 제2 관통 비아(140)의 상면의 제2 수평 방향(DR2)의 폭(W2)보다 클 수 있다. 또한, 제2 관통 비아(140)의 중심 부분의 제2 수평 방향(DR2)의 폭(W3)은 제2 관통 비아(140)의 하면의 제2 수평 방향(DR2)의 폭(W4)보다 클 수 있다. 예를 들어, 제2 관통 비아(140)의 측벽은 곡면 형상을 갖을 수 있다.
제3 관통 비아(150)는 제1 하부 층간 절연막(100)의 내부에 배치될 수 있다. 제3 관통 비아(150)의 측벽은 제1 하부 층간 절연막(100)과 접할 수 있다. 제3 관통 비아(150)는 제2 관통 비아(140)와 연결될 수 있다. 예를 들어, 제3 관통 비아(150)의 상면은 제2 관통 비아(140)의 하면과 접할 수 있다. 제3 관통 비아(150)는 제2 관통 비아(140)와 수직 방향(DR3)으로 오버랩될 수 있다. 즉, 제1 관통 비아(130), 제2 관통 비아(140) 및 제3 관통 비아(150) 각각은 서로 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제3 관통 비아(150)의 상면은 제1 하부 층간 절연막(100)의 상면(100a)과 동일 평면 상에 형성될 수 있다. 예를 들어, 제3 관통 비아(150)의 하면은 제1 하부 층간 절연막(100)의 하면(100b)과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 하부 층간 절연막(100)의 상면(100a)에 인접할수록 제3 관통 비아(150)의 제2 수평 방향(DR2)의 폭은 연속적으로 감소될 수 있다.
예를 들어, 제3 관통 비아(150)는 제3 배리어층(151) 및 제3 필링층(152)을 포함할 수 있다. 제3 배리어층(151)은 제3 관통 비아(150)의 측벽 및 상면을 형성할 수 있다. 예를 들어, 제3 배리어층(151)은 컨포말하게 형성될 수 있다. 예를 들어, 제3 배리어층(151)의 상면은 제1 하부 층간 절연막(100)의 상면(100a)과 동일 평면 상에 형성될 수 있다. 제3 배리어층(151)의 상면은 제2 배리어층(141)과 접할 수 있다. 예를 들어, 제3 배리어층(151)의 하면은 제1 하부 층간 절연막(100)의 하면(100b)과 동일 평면 상에 형성될 수 있다.
예를 들어, 제3 필링층(152)은 제3 배리어층(151) 사이를 채울 수 있다. 예를 들어, 제3 필링층(152)은 제2 관통 비아(140)와 접하지 않는다. 제3 필링층(152)의 상면과 제2 필링층(142)의 하면 사이에 제2 배리어층(141) 및 제3 배리어층(151)이 배치될 수 있다. 제3 필링층(152)은 제1 하부 층간 절연막(100)과 절연될 수 있다. 즉, 제3 필링층(152)은 제1 하부 층간 절연막(100)과 접하지 않는다.
제3 배리어층(151)은 도전성 물질을 포함할 수 있다. 제3 배리어층(151)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 제1 필링층(132)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 제3 필링층(152)은 도전성 물질을 포함할 수 있다. 예를 들어, 제3 필링층(152)은 제1 필링층(132) 및 제2 필링층(142) 각각과 동일한 물질을 포함할 수 있다. 다른 몇몇 실시예에서, 제3 필링층(152)은 제1 필링층(132) 및 제2 필링층(142) 각각과 다른 도전성 물질을 포함할 수 있다. 예를 들어, 제2 관통 비아(140)의 하면의 제2 수평 방향(DR2)의 폭(W4)은 제3 관통 비아(150)의 상면의 제2 수평 방향(DR2)의 폭(W5)보다 클 수 있다.
제1 소오스/드레인 컨택(CA1)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 소오스/드레인 컨택(CA1)은 제1 상부 층간 절연막(120)의 내부에 배치될 수 있다. 제1 소오스/드레인 컨택(CA1)은 제1 소오스/드레인 영역(SD1) 및 제1 관통 비아(130) 각각과 연결될 수 있다. 제1 소오스/드레인 컨택(CA1)은 제1 소오스/드레인 영역(SD1)과 제1 관통 비아(130)를 연결할 수 있다.
제2 소오스/드레인 컨택(CA2)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 소오스/드레인 컨택(CA1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 관통 비아(130)와 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 상부 층간 절연막(120)의 내부에 배치될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제2 소오스/드레인 영역(SD2)과 연결될 수 있다.
예를 들어, 제1 소오스/드레인 컨택(CA1)의 상면 및 제2 소오스/드레인 컨택(CA2)의 상면 각각은 제1 상부 층간 절연막(120)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(CA1)의 상면 및 제2 소오스/드레인 컨택(CA2)의 상면 각각은 제1 관통 비아(130)의 상면과 동일 평면 상에 형성될 수 있다. 도 2 및 도 4에는 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 각각은 다중막으로 형성될 수 있다. 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 각각은 도전성 물질을 포함할 수 있다.
실리사이드층(SL)은 제1 소오스/드레인 컨택(CA1)과 제1 소오스/드레인 영역(SD1) 사이에 배치될 수 있다. 또한, 실리사이드층(SL)은 제2 소오스/드레인 컨택(CA2)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다. 실리사이드층(SL)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
예를 들어, 게이트 컨택(CB)은 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결될 수 있다. 예를 들어, 게이트 컨택(CB)의 상면은 캡핑 패턴(113)의 상면 및 제1 상부 층간 절연막(120)의 상면 각각과 동일 평면 상에 형성될 수 있다. 도 3에는 게이트 컨택(CB)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 게이트 컨택(CB)은 다중막으로 형성될 수 있다. 게이트 컨택(CB)은 도전성 물질을 포함할 수 있다.
식각 정지막(160)은 제1 상부 층간 절연막(120), 캡핑 패턴(113), 게이트 컨택(CB), 제1 및 제2 소오스/드레인 컨택(CA1, CA2), 제1 관통 비아(130) 각각의 상면 상에 배치될 수 있다. 도 2 내지 도 4에는 식각 정지막(160)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 식각 정지막(160)은 다중막으로 형성될 수 있다. 식각 정지막(160)은 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 상부 층간 절연막(165)은 식각 정지막(160) 상에 배치될 수 있다. 제2 상부 층간 절연막(165)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 비아(V1)는 제2 상부 층간 절연막(165) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 중 어느 하나에 연결될 수 있다. 제2 비아(V2)는 제2 상부 층간 절연막(165) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 게이트 컨택(CB)에 연결될 수 있다. 도 2 내지 도 4에는 제1 비아(V1) 및 제2 비아(V2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 비아(V1) 및 제2 비아(V2) 각각은 다중막으로 형성될 수 있다. 제1 비아(V1) 및 제2 비아(V2) 각각은 도전성 물질을 포함할 수 있다.
제3 상부 층간 절연막(170)은 제2 상부 층간 절연막(165) 상에 배치될 수 있다. 제3 상부 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 상부 배선층(175)은 제3 상부 층간 절연막(170)의 내부에 배치될 수 있다. 상부 배선층(175)은 제1 비아(V1) 및 제2 비아(V2) 중 어느 하나에 연결될 수 있다. 도 2 내지 도 4에는 상부 배선층(175)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 상부 배선층(175)은 다중막으로 형성될 수 있다. 상부 배선층(175)은 도전성 물질을 포함할 수 있다.
제2 하부 층간 절연막(180)은 제1 하부 층간 절연막(100)의 하면(100b) 상에 배치될 수 있다. 제2 하부 층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 하부 배선층(185)은 제2 하부 층간 절연막(180)의 내부에 배치될 수 있다. 예를 들어, 하부 배선층(185)은 제1 수평 방향(DR1)으로 연장될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 하부 배선층(185)은 파워 레일 또는 접지 레일일 수 있다.
하부 배선층(185)은 제3 관통 비아(150)와 연결될 수 있다. 하부 배선층(185)은 제3 관통 비아(150)의 하면과 접할 수 있다. 예를 들어, 하부 배선층(185)은 제3 배리어층(151)의 하면 및 제3 필링층(152)의 하면 각각과 접할 수 있다. 도 3 및 도 4에는 하부 배선층(185)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 하부 배선층(185)은 다중막으로 형성될 수 있다. 하부 배선층(185)은 도전성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 필드 절연막(105)의 내부에 형성된 제2 관통 비아(140)의 폭이 제1 상부 층간 절연막(120)의 내부에 배치된 제1 관통 비아(130)의 폭 및 제1 하부 층간 절연막(100)의 내부에 배치된 제3 관통 비아(150)의 폭보다 크게 형성될 수 있다. 이로 인해, 제1 상부 층간 절연막(120)을 수직 방향(DR3)을 관통하여 형성되는 제1 관통 비아(130)의 공정 난이도를 감소시킬 수 있다. 또한, 제1 관통 비아(130) 및 제3 관통 비아(150) 각각을 제2 관통 비아(140)와 효과적으로 정렬시킬 수 있다.
이하에서, 도 2 내지 도 45를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 6 내지 도 45는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 6 및 도 7을 참조하면, 기판(1000) 상에 적층 구조체(10)가 형성될 수 있다. 기판(1000)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(1000)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
적층 구조체(10)는 기판(1000) 상에 교대로 적층된 제1 반도체층(11) 및 제2 반도체층(12)을 포함할 수 있다. 예를 들어, 적층 구조체(10)의 최하부에는 제1 반도체층(11)이 형성되고, 적층 구조체(10)의 최상부에는 제2 반도체층(12)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 반도체층(11)은 적층 구조체(10)의 최상부에도 형성될 수 있다. 제1 반도체층(11)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제2 반도체층(12)은 예를 들어, 실리콘(Si)을 포함할 수 있다.
이어서, 적층 구조체(10)의 일부가 식각될 수 있다. 적층 구조체(10)가 식각되는 동안 기판(1000)의 일부도 식각될 수 있다. 이러한 식각 공정을 통해, 기판(1000)의 상면(1000a) 상에서 적층 구조체(10)의 하부에 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각이 정의될 수 있다. 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(F2)은 제1 액티브 패턴(F1)과 제2 수평 방향(DR2)으로 이격될 수 있다.
도 8을 참조하면, 기판(1000)의 상면(1000a), 제1 액티브 패턴(F1)의 측벽, 제2 액티브 패턴(F2)의 측벽, 적층 구조체(10)의 측벽 및 상면을 덮도록 필드 물질층(105M)이 형성될 수 있다. 예를 들어, 필드 물질층(105M)은 컨포말하게 형성될 수 있다. 필드 물질층(105M)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 물질층(105M)에 의해 제1 액티브 패턴(F1)과 제2 액티브 패턴(F2) 사이에 제1 트렌치(T1)가 정의될 수 있다.
도 9 및 도 10을 참조하면, 필드 물질층(105M) 상에 보호층(20)이 형성될 수 있다. 예를 들어, 보호층(20)은 제1 트렌치(T1)의 일부 상에는 형성되지 않는다. 즉, 보호층(20)이 형성된 후에, 제1 트렌치(T1)의 일부가 노출될 수 있다. 또한, 보호층(20)이 형성된 후에, 노출된 제1 트렌치(T1)의 일부에 인접한 필드 물질층(105M)도 노출될 수 있다. 예를 들어, 노출된 제1 트렌치(T1)의 일부는 도 4에 도시된 제1 관통 비아(130)가 형성되는 부분일 수 있다. 보호층(20)은 예를 들어, SOH(Spin On Hardmask)를 포함할 수 있다.
이어서, 노출된 제1 트렌치(T1)의 내부에 희생층(30)이 형성될 수 있다. 희생층(30)은 노출된 제1 트렌치(T1)의 내부를 완전히 채울 수 있다. 예를 들어, 희생층(30)은 노출된 필드 물질층(105M)의 상면 및 보호층(20) 상에도 형성될 수 있다. 희생층(30)은 예를 들어, 알루미늄 산화물(Al2O3), 티타늄 질화물(TiN) 또는 티타늄 산화물(TiO2)을 포함할 수 있다.
도 11 및 도 12를 참조하면, 에치백(etch back) 공정을 수행하여, 희생층(30)의 일부가 식각될 수 있다. 에치백(etch back) 공정이 수행된 후에, 필드 물질층(105M)의 상면 및 보호층(20) 각각 상에 형성된 희생층(30)은 식각될 수 있다. 또한, 에치백(etch back) 공정이 수행된 후에, 제1 트렌치(T1)의 바닥면 상에 희생층(30)의 일부가 남아있을 수 있다.
도 13 및 도 14를 참조하면, 보호층(20)이 제거될 수 있다.
도 15 및 도 16을 참조하면, 희생층(30) 상에서 제1 트렌치(T1)의 내부를 채우도록 필드 물질층(105M)이 추가적으로 형성될 수 있다. 추가적으로 형성되는 필드 물질층(105M)은 기존의 필드 물질층(105M) 상에도 형성될 수 있다.
도 17 및 도 18을 참조하면, 필드 물질층(도 15 및 도 16의 105M)의 일부를 식각하여 필드 절연막(105)이 형성될 수 있다. 예를 들어, 필드 절연막(105)의 상면은 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각의 상면보다 낮게 형성될 수 있다. 이러한 식각 공정이 수행된 후에, 희생층(30)의 상면이 노출될 수 있다.
도 19 내지 도 21을 참조하면, 필드 절연막(105)의 상면, 희생층(30)의 상면, 노출된 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각의 측벽, 적층 구조체(10)의 측벽 및 상면을 덮도록 패드 산화막(40)이 형성될 수 있다. 예를 들어, 패드 산화막(40)은 컨포말하게 형성될 수 있다. 패드 산화막(40)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
도 22 내지 도 24를 참조하면, 적층 구조체(도 19 내지 도 21의 10) 및 필드 절연막(105) 상에서 패드 산화막(40) 상에 제2 수평 방향(DR2)으로 연장되는 제1 및 제2 더미 게이트(DG1, DG2) 및 제1 및 제2 더미 캡핑 패턴(DC1, DC2)이 형성될 수 있다. 구체적으로, 제2 더미 게이트(DG2)는 제1 더미 게이트(DG1)와 제1 수평 방향(DR1)으로 이격될 수 있다. 제1 더미 캡핑 패턴(DC1)은 제1 더미 게이트(DG1) 상에 배치될 수 있다. 제2 더미 캡핑 패턴(DC2)은 제2 더미 게이트(DG2) 상에 배치될 수 있다. 제1 및 제2 더미 게이트(DG1, DG2) 및 제1 및 제2 더미 캡핑 패턴(DC1, DC2)이 형성되는 동안, 제1 및 제2 더미 게이트(DG1, DG2) 각각과 수직 방향(DR3)으로 오버랩되는 부분을 제외한 나머지 패드 산화막(40)이 제거될 수 있다.
이어서, 제1 및 제2 더미 게이트(DG1, DG2) 각각의 측벽, 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 측벽 및 상면, 노출된 적층 구조체(도 19 내지 도 21의 10)의 측벽 및 상면, 필드 절연막(105)의 상면을 덮도록 스페이서 물질층이 형성될 수 있다. 예를 들어, 스페이서 물질층은 컨포말하게 형성될 수 있다. 스페이서 물질층은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 및 제2 더미 게이트(DG1, DG2) 및 제1 및 제2 더미 캡핑 패턴(DC1, DC2)을 마스크로 이용하여 적층 구조체(도 19 내지 도 21의 10)가 식각되어 소오스/드레인 트렌치(ST)가 형성될 수 있다. 예를 들어, 소오스/드레인 트렌치(ST)는 제1 액티브 패턴(F1)의 내부로 연장될 수 있다.
소오스/드레인 트렌치(ST)가 형성되는 동안, 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 상면 상에 형성된 스페이서 물질층 및 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 일부가 제거될 수 있다. 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 및 제1 및 제2 더미 게이트(DG1, DG2) 각각의 측벽 상에 남아있는 스페이서 물질층은 게이트 스페이서(111)로 정의될 수 있다.
예를 들어, 소오스/드레인 트렌치(ST)가 형성된 후에, 희생층(30)의 상면이 노출될 수 있다. 예를 들어, 소오스/드레인 트렌치(ST)가 형성된 후에, 제1 액티브 패턴(F1) 상에서 제1 더미 게이트(DG1)의 하부에 남아있는 제2 반도체층(도 19 내지 도 21의 12)은 제1 복수의 나노시트(NW1)로 정의될 수 있다. 소오스/드레인 트렌치(ST)가 형성된 후에, 제1 액티브 패턴(F1) 상에서 제2 더미 게이트(DG2)의 하부에 남아있는 제2 반도체층(도 19 내지 도 21의 12)은 제2 복수의 나노시트(NW2)로 정의될 수 있다. 소오스/드레인 트렌치(ST)가 형성된 후에, 제2 액티브 패턴(F2) 상에서 제1 더미 게이트(DG1)의 하부에 남아있는 제2 반도체층(도 19 내지 도 21의 12)은 제3 복수의 나노시트(NW3)로 정의될 수 있다.
도 25 내지 도 27을 참조하면, 소오스/드레인 트렌치(도 22 내지 도 24의 ST)의 내부에 제1 소오스/드레인 영역(SD1) 및 제2 소오스/드레인 영역(SD2)이 형성될 수 있다. 예를 들어, 제1 더미 게이트(DG1)와 제2 더미 게이트(DG2) 사이에서 제1 액티브 패턴(F1) 상에 제1 소오스/드레인 영역(SD1)이 형성될 수 있다. 또한, 제1 더미 게이트(DG1)와 제2 더미 게이트(DG2) 사이에서 제2 액티브 패턴(F2) 상에 제2 소오스/드레인 영역(SD2)이 형성될 수 있다.
이어서, 필드 절연막(105) 상에서 제1 소오스/드레인 영역(SD1) 및 제2 소오스/드레인 영역(SD2)을 덮도록 제1 상부 층간 절연막(120)이 형성될 수 있다. 제1 상부 층간 절연막(120)은 게이트 스페이서(111), 제1 더미 캡핑 패턴(DC1) 및 제2 더미 캡핑 패턴(DC2)을 덮을 수 있다.
도 28 내지 도 30을 참조하면, 평탄화 공정을 통해 제1 및 제2 더미 게이트(도 25 및 도 26의 DG1, DG2) 각각의 상면이 노출될 수 있다. 이어서, 제1 및 제2 더미 게이트(도 25 및 도 26의 DG1, DG2), 패드 산화막(도 25 및 도 26의 40) 및 제1 반도체층(도 25 및 도 26의 11) 각각이 제거될 수 있다. 제1 더미 게이트(도 25 및 도 26의 DG1)가 제거된 부분은 제1 게이트 트렌치(GT1)로 정의될 수 있다. 제2 더미 게이트(도 25의 DG2)가 제거된 부분은 제2 게이트 트렌치(GT2)로 정의될 수 있다.
도 31 및 도 32를 참조하면, 제1 게이트 트렌치(도 28의 GT1)의 내부에 게이트 절연막(112) 및 제1 게이트 전극(G1)이 형성될 수 있다. 또한, 제2 게이트 트렌치(도 28의 GT2)의 내부에 게이트 절연막(112) 및 제2 게이트 전극(G2)이 형성될 수 있다. 이어서, 게이트 스페이서(111), 게이트 절연막(112) 및 제1 게이트 전극(G1) 상에 캡핑 패턴(113)이 형성될 수 있다. 또한, 게이트 스페이서(111), 게이트 절연막(112) 및 제2 게이트 전극(G2) 상에 캡핑 패턴(113)이 형성될 수 있다.
도 33을 참조하면, 제1 상부 층간 절연막(120)을 수직 방향(DR3)으로 관통하는 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 제1 소오스/드레인 영역(SD1)과 제2 소오스/드레인 영역(SD2) 사이에 형성될 수 있다. 제2 트렌치(T2)를 통해 희생층(30)의 상면이 노출될 수 있다.
도 34를 참조하면, 제2 트렌치(T2)를 통해 희생층(30)이 제거될 수 있다.
도 35를 참조하면, 제2 트렌치(T2) 및 희생층(도 34의 30)이 제거된 부분을 통해 필드 절연막(105)이 식각되어 필드 절연막(105)의 내부에 제3 트렌치(T3)가 형성될 수 있다. 즉, 제2 트렌치(T2)의 하부에 제3 트렌치(T3)가 형성될 수 있다. 제3 트렌치(T3)가 제2 트렌치(T2)를 통해 형성됨으로써, 제3 트렌치(T3)가 제2 트렌치(T2)가 수직 방향(DR3)으로 정렬될 수 있다. 제3 트렌치(T3)는 습식 식각 공정을 통해 형성될 수 있다.
예를 들어, 제3 트렌치(T3)를 통해, 기판(1000)의 상면(1000a)의 일부가 노출될 수 있다. 또한, 제3 트렌치(T3)를 통해, 제1 상부 층간 절연막(120)의 하면의 일부가 노출될 수 있다. 제3 트렌치(T3)는 항아리 형상을 갖을 수 있다. 예를 들어, 제3 트렌치(T3)의 중심 부분의 제2 수평 방향(DR2)의 폭은 제3 트렌치(T3)의 상면의 제2 수평 방향(DR2)의 폭 및 제3 트렌치(T3)의 하면의 제2 수평 방향(DR2)의 폭 각각보다 크게 형성될 수 있다.
도 36을 참조하면, 제2 트렌치(도 35의 T2)의 내부에 제1 배리어층(131)이 형성될 수 있다. 또한, 제3 트렌치(도 35의 T3)의 내부에 제2 배리어층(141)이 형성될 수 있다. 예를 들어, 제1 배리어층(131)은 제2 트렌치(도 35의 T2)의 측벽을 따라 형성될 수 있다. 제2 배리어층(141)은 제3 트렌치(도 35의 T3)의 상면의 일부, 측벽 및 바닥면을 따라 형성될 수 있다. 제1 배리어층(131) 및 제2 배리어층(141)은 연속적으로 형성될 수 있다. 제1 배리어층(131) 및 제2 배리어층(141)은 동일한 공정에 의해 형성될 수 있다. 예를 들어, 제1 배리어층(131) 및 제2 배리어층(141)은 컨포말하게 형성될 수 있다. 제1 배리어층(131) 및 제2 배리어층(141)은 동일한 물질을 포함할 수 있다.
이어서, 제2 트렌치(도 35의 T2)의 내부에서 제1 배리어층(131) 사이에 제1 필링층(132)이 형성될 수 있다. 또한, 제3 트렌치(도 35의 T3)의 내부에서 제2 배리어층(141) 사이에 제2 필링층(142)이 형성될 수 있다. 제1 필링층(132) 및 제2 필링층(142)은 연속적으로 형성될 수 있다. 제1 필링층(132) 및 제2 필링층(142)은 동일한 공정에 의해 형성될 수 있다. 즉, 제1 필링층(132)의 하면은 제2 필링층(142)의 상면과 접할 수 있다. 제1 필링층(132) 및 제2 필링층(142)은 동일한 물질을 포함할 수 있다.
도 37 내지 도 39를 참조하면, 제1 상부 층간 절연막(120)의 내부에 제1 소오스/드레인 컨택(CA1) 및 제2 소오스/드레인 컨택(CA2)이 형성될 수 있다. 예를 들어, 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에서 제1 소오스/드레인 영역(SD1)에 연결되는 제1 소오스/드레인 컨택(CA1)이 형성될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(CA1)은 제1 관통 비아(130)의 일부가 식각된 부분에 형성될 수 있다. 제1 소오스/드레인 컨택(CA1)은 제1 관통 비아(130)와 연결될 수 있다.
또한, 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에서 제2 소오스/드레인 영역(SD2)에 연결되는 제2 소오스/드레인 컨택(CA2)이 형성될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 소오스/드레인 컨택(CA1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 관통 비아(130)와 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 소오스/드레인 영역(SD1)과 제1 소오스/드레인 컨택(CA1) 사이 및 제2 소오스/드레인 영역(SD2)과 제2 소오스/드레인 컨택(CA2) 사이 각각에 실리사이드층(SL)이 형성될 수 있다. 또한, 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 게이트 컨택(CB)이 형성될 수 있다.
도 40 내지 도 42를 참조하면, 제1 상부 층간 절연막(120), 캡핑 패턴(113), 게이트 컨택(CB), 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 및 제1 관통 비아(130) 각각의 상면 상에 식각 정지막(160) 및 제2 상부 층간 절연막(165)이 순차적으로 형성될 수 있다.
이어서, 제2 상부 층간 절연막(165) 및 식각 정지막(160) 각각을 수직 방향(DR3)으로 관통하여 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 중 어느 하나에 연결되는 제1 비아(V1)가 형성될 수 있다. 또한, 제2 상부 층간 절연막(165) 및 식각 정지막(160) 각각을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 게이트 컨택(CB)에 연결되는 제2 비아(V2)가 형성될 수 있다. 이어서, 제2 상부 층간 절연막(165) 상에 제3 상부 층간 절연막(170) 및 상부 배선층(175)이 형성될 수 있다.
도 43을 참조하면, 도 42에 도시된 공정이 수행된 후에, 상하가 반전될 수 있다. 이어서, 평탄화 공정을 수행하여 기판(도 42의 1000)이 식각될 수 있다. 예를 들어, 평탄화 공정이 수행된 후에, 제2 관통 비아(140), 필드 절연막(105), 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각이 노출될 수 있다.
도 44를 참조하면, 제2 관통 비아(140), 필드 절연막(105), 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각 상에 제1 하부 층간 절연막(100)이 형성될 수 있다. 이어서, 제1 하부 층간 절연막(100)을 수직 방향(DR3)으로 관통하여 제2 관통 비아(140)가 노출되는 제4 트렌치(T4)가 형성될 수 있다.
도 45를 참조하면, 제4 트렌치(도 44의 T4)의 측벽 및 바닥면을 따라 제3 배리어층(151)이 형성될 수 있다. 또한, 제4 트렌치(도 44의 T4)의 내부에서 제3 배리어층(151)의 사이에 제3 필링층(152)이 형성될 수 있다. 이러한 제조 공정을 통해, 제4 트렌치(도 44의 T4)의 내부에 제3 배리어층(151) 및 제3 필링층(152)을 포함하는 제3 관통 비아(150)가 형성될 수 있다.
도 2 내지 도 4를 참조하면, 제1 하부 층간 절연막(100)의 하면(100b) 상에 제2 하부 층간 절연막(180)이 형성될 수 있다. 이어서, 제2 하부 층간 절연막(180)의 내부에 하부 배선층(185)이 형성될 수 있다. 하부 배선층(185)은 제3 관통 비아(150)와 연결될 수 있다. 이어서, 상하를 반전시키면 도 2 내지 도 4에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 46 및 도 47을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 46은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 47은 도 46의 R2 영역을 확대한 확대도이다.
도 46 및 도 47을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제3 관통 비아(250)의 적어도 일부가 제2 관통 비아(140)의 내부에 배치될 수 있다.
예를 들어, 제3 관통 비아(250)의 적어도 일부가 제2 관통 비아(140)의 내부로 연장될 수 있다. 즉, 제2 관통 비아(140)의 측벽의 적어도 일부는 제3 관통 비아(250)에 의해 둘러싸일 수 있다. 제3 관통 비아(250)의 상면은 제1 하부 층간 절연막(100)의 상면(100a)보다 높게 형성될 수 있다. 또한, 제3 관통 비아(250)의 상면은 제2 관통 비아(140)의 하면보다 높게 형성될 수 있다.
제3 관통 비아(250)는 제3 배리어층(251) 및 제3 필링층(252)을 포함할 수 있다. 제3 배리어층(251)은 제3 관통 비아(250)의 측벽 및 상면을 형성할 수 있다. 제3 배리어층(251)의 측벽의 적어도 일부 및 상면은 제2 필링층(142)과 접할 수 있다. 제3 필링층(252)은 제3 배리어층(251) 사이를 채울 수 있다. 예를 들어, 제3 필링층(252)은 제2 관통 비아(140)와 접하지 않는다. 제3 필링층(252)은 제1 하부 층간 절연막(100)과 절연될 수 있다. 즉, 제3 필링층(252)은 제1 하부 층간 절연막(100)과 접하지 않는다.
이하에서, 도 48 및 도 49를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 48은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 49는 도 48의 R3 영역을 확대한 확대도이다.
도 48 및 도 49를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제2 관통 비아(340) 및 제3 관통 비아(350)가 일체형으로 형성될 수 있다.
예를 들어, 제1 관통 비아(330)는 제1 배리어층(331) 및 제1 필링층(332)을 포함할 수 있다. 제1 배리어층(331)은 제1 관통 비아(330)의 측벽 및 바닥면을 형성할 수 있다. 예를 들어, 제1 배리어층(331)은 컨포말하게 형성될 수 있다. 제1 필링층(332)은 제1 배리어층(331) 사이를 채울 수 있다.
예를 들어, 제2 관통 비아(340)는 제2 배리어층(341) 및 제2 필링층(342)을 포함할 수 있다. 제2 배리어층(341)은 제2 관통 비아(340)의 상면, 측벽 및 바닥면의 일부를 형성할 수 있다. 예를 들어, 제2 배리어층(341)은 컨포말하게 형성될 수 있다. 제2 배리어층(341)은 필드 절연막(105) 및 제1 하부 층간 절연막(100)의 상면(100a)의 일부와 접할 수 있다. 예를 들어, 제2 배리어층(341)은 제1 필링층(332)과 접하지 않는다. 제2 필링층(342)은 제2 배리어층(341)은 사이를 채울 수 있다. 예를 들어, 제2 필링층(342)의 상면은 제1 배리어층(331)과 접하지 않는다. 예를 들어, 제2 필링층(342)은 제1 하부 층간 절연막(100) 및 필드 절연막(105) 각각과 접하지 않는다.
예를 들어, 제3 관통 비아(350)는 제3 배리어층(351) 및 제3 필링층(352)을 포함할 수 있다. 제3 배리어층(351)은 제3 관통 비아(350)의 측벽을 형성할 수 있다. 예를 들어, 제3 배리어층(351)은 컨포말하게 형성될 수 있다. 예를 들어, 제3 배리어층(351)은 제2 배리어층(341)과 접할 수 있다. 제3 배리어층(351) 및 제2 배리어층(341)은 연속적으로 형성될 수 있다. 제3 필링층(352)은 제3 배리어층(351)은 사이를 채울 수 있다. 예를 들어, 제3 필링층(352)의 상면은 제2 필링층(342)의 하면과 접할 수 있다. 제3 필링층(352) 및 제2 필링층(342)은 연속적으로 형성될 수 있다. 예를 들어, 제3 필링층(352)은 제1 하부 층간 절연막(100) 및 필드 절연막(105) 각각과 접하지 않는다.
이하에서, 도 48 내지 도 56을 참조하여 도 48에 도시된 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 6 내지 도 45에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 50 내지 도 56은 도 48에 도시된 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 50을 참조하면, 도 6 내지 도 33에 도시된 제조 공정을 수행한 후에, 제2 트렌치(도 33의 T2)의 측벽 및 바닥면을 따라 제1 배리어층(331)이 형성될 수 있다. 제1 배리어층(331)은 희생층(30)과 접할 수 있다. 이어서, 제2 트렌치(도 33의 T2) 내부에서 제1 배리어층(331) 사이에 제1 필링층(332)이 형성될 수 있다.
도 51을 참조하면, 제1 상부 층간 절연막(120)의 내부에 제1 소오스/드레인 컨택(CA1) 및 제2 소오스/드레인 컨택(CA2)이 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1) 상에서 제1 소오스/드레인 영역(SD1)에 연결되는 제1 소오스/드레인 컨택(CA1)이 형성될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(CA1)은 제1 관통 비아(330)의 일부가 식각된 부분에 형성될 수 있다. 제1 소오스/드레인 컨택(CA1)은 제1 관통 비아(330)와 연결될 수 있다.
또한, 제2 소오스/드레인 영역(SD2) 상에서 제2 소오스/드레인 영역(SD2)에 연결되는 제2 소오스/드레인 컨택(CA2)이 형성될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 소오스/드레인 컨택(CA1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 소오스/드레인 컨택(CA2)은 제1 관통 비아(330)와 제2 수평 방향(DR2)으로 이격될 수 있다. 또한, 제1 소오스/드레인 영역(SD1)과 제1 소오스/드레인 컨택(CA1) 사이 및 제2 소오스/드레인 영역(SD2)과 제2 소오스/드레인 컨택(CA2) 사이 각각에 실리사이드층(SL)이 형성될 수 있다.
도 52를 참조하면, 제1 상부 층간 절연막(120), 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 및 제1 관통 비아(330) 각각의 상면 상에 식각 정지막(160) 및 제2 상부 층간 절연막(165)이 순차적으로 형성될 수 있다. 이어서, 제2 상부 층간 절연막(165) 및 식각 정지막(160) 각각을 수직 방향(DR3)으로 관통하여 제1 및 제2 소오스/드레인 컨택(CA1, CA2) 중 어느 하나에 연결되는 제1 비아(V1)가 형성될 수 있다. 이어서, 제2 상부 층간 절연막(165) 상에 제3 상부 층간 절연막(170) 및 상부 배선층(175)이 형성될 수 있다.
도 53을 참조하면, 도 52에 도시된 공정이 수행된 후에, 상하가 반전될 수 있다. 이어서, 평탄화 공정을 수행하여 기판(도 52의 1000)이 식각될 수 있다. 예를 들어, 평탄화 공정이 수행된 후에, 필드 절연막(105), 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각이 노출될 수 있다.
도 54를 참조하면, 필드 절연막(105), 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각 상에 제1 하부 층간 절연막(100)이 형성될 수 있다. 이어서, 제1 하부 층간 절연막(100) 및 필드 절연막(105)을 수직 방향(DR3)으로 관통하여 희생층(30)이 노출되는 제5 트렌치(T5)가 형성될 수 있다. 예를 들어, 제5 트렌치(T5)는 희생층(30) 및 제1 관통 비아(330) 각각과 수직 방향(DR3)으로 오버랩될 수 있다.
도 55를 참조하면, 제5 트렌치(T5)를 통해 희생층(도 54의 30)이 제거될 수 있다. 제5 트렌치(T5) 및 희생층(도 54의 30)이 제거된 부분을 통해 필드 절연막(105)이 식각되어 필드 절연막(105)의 내부에 제6 트렌치(T6)가 형성될 수 있다. 즉, 제5 트렌치(T5)의 하부에 제6 트렌치(T6)가 형성될 수 있다. 제6 트렌치(T6)가 제5 트렌치(T5)를 통해 형성됨으로써, 제6 트렌치(T6)가 제5 트렌치(T5)가 수직 방향(DR3)으로 정렬될 수 있다. 제6 트렌치(T6)는 습식 식각 공정을 통해 형성될 수 있다.
예를 들어, 제6 트렌치(T6)를 통해, 제1 상부 층간 절연막(120)의 일부 및 제1 배리어층(331)이 노출될 수 있다. 제6 트렌치(T6)는 항아리 형상을 갖을 수 있다. 예를 들어, 제6 트렌치(T6)의 중심 부분의 제2 수평 방향(DR2)의 폭은 제6 트렌치(T6)의 상면의 제2 수평 방향(DR2)의 폭 및 제6 트렌치(T6)의 하면의 제2 수평 방향(DR2)의 폭 각각보다 크게 형성될 수 있다.
도 56을 참조하면, 제6 트렌치(도 55의 T6)의 내부에 제2 배리어층(341)이 형성될 수 있다. 또한, 제5 트렌치(도 55의 T5)의 내부에 제3 배리어층(351)이 형성될 수 있다. 예를 들어, 제2 배리어층(341)은 제6 트렌치(T6)의 상면의 일부, 측벽 및 바닥면을 따라 형성될 수 있다. 제3 배리어층(351)은 제5 트렌치(도 55의 T5)의 측벽을 따라 형성될 수 있다. 제2 배리어층(341) 및 제3 배리어층(351)은 연속적으로 형성될 수 있다. 제2 배리어층(341) 및 제3 배리어층(351)은 동일한 공정에 의해 형성될 수 있다. 예를 들어, 제2 배리어층(341) 및 제3 배리어층(351)은 컨포말하게 형성될 수 있다. 제2 배리어층(341) 및 제3 배리어층(351)은 동일한 물질을 포함할 수 있다.
또한, 제6 트렌치(도 55의 T6)의 내부에서 제2 배리어층(341) 사이에 제2 필링층(342)이 형성될 수 있다. 이로 인해, 제6 트렌치(도 55의 T6)의 내부에 제2 배리어층(341) 및 제2 필링층(342)을 포함하는 제2 관통 비아(340)가 형성될 수 있다. 또한, 제5 트렌치(도 55의 T5)의 내부에서 제3 배리어층(351) 사이에 제3 필링층(352)이 형성될 수 있다. 이로 인해, 제5 트렌치(도 55의 T5)의 내부에 제3 배리어층(351) 및 제3 필링층(352)을 포함하는 제3 관통 비아(350)가 형성될 수 있다.
도 48을 참조하면, 제1 하부 층간 절연막(100)의 하면(100b) 상에 제2 하부 층간 절연막(180)이 형성될 수 있다. 이어서, 제2 하부 층간 절연막(180)의 내부에 하부 배선층(185)이 형성될 수 있다. 하부 배선층(185)은 제3 관통 비아(350)와 연결될 수 있다. 이어서, 상하를 반전시키면 도 48에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 57 내지 도 59를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 5에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 57 내지 도 59는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 57 내지 도 59를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터(FinFET)를 포함할 수 있다. 예를 들어, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 층간 절연막(100), 제1 및 제2 액티브 패턴(F41, F42), 필드 절연막(105), 제1 및 제2 게이트 전극(G41, G42), 게이트 스페이서(411), 게이트 절연막(412), 캡핑 패턴(413), 제1 및 제2 소오스/드레인 영역(SD41, SD42), 제1 상부 층간 절연막(120), 제1 내지 제3 관통 비아(130, 140, 150), 제1 및 제2 소오스/드레인 컨택(CA1, CA2), 게이트 컨택(CB), 실리사이드층(SL), 식각 정지막(160), 제2 상부 층간 절연막(165), 제1 및 제2 비아(V1, V2), 제3 상부 층간 절연막(170), 상부 배선층(175), 제2 하부 층간 절연막(180) 및 하부 배선층(185)을 포함할 수 있다. 이하에서는 도 1 내지 도 5에서 설명된 구성들에 대하여는 설명을 생략한다.
제1 및 제2 액티브 패턴(F41, F42) 각각은 제1 하부 층간 절연막(100)의 상면(100a) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 예를 들어, 제2 액티브 패턴(F42)은 제1 액티브 패턴(F41)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 및 제2 액티브 패턴(F41, F42) 각각은 제1 하부 층간 절연막(100)의 상면(100a)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 게이트 전극(G41)은 제1 액티브 패턴(F41), 제2 액티브 패턴(F42) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G42)은 제1 액티브 패턴(F41), 제2 액티브 패턴(F42) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G42)은 제1 게이트 전극(G41)과 제1 수평 방향(DR1)으로 이격될 수 있다.
게이트 스페이서(411)는 제1 게이트 전극(G41) 및 제2 게이트 전극(G42) 각각의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 게이트 절연막(412)은 제1 게이트 전극(G41) 및 제2 게이트 전극(G42) 각각과 필드 절연막(105) 사이에 배치될 수 있다. 게이트 절연막(412)은 제1 게이트 전극(G41)과 제1 및 제2 액티브 패턴(F41, F42) 각각 사이에 배치될 수 있다. 게이트 절연막(412)은 제2 게이트 전극(G42)과 제1 및 제2 액티브 패턴(F41, F42) 각각 사이에 배치될 수 있다. 게이트 절연막(412)은 제1 및 제2 게이트 전극(G41, G42) 각각과 게이트 스페이서(411) 사이에 배치될 수 있다. 캡핑 패턴(413)은 제1 및 제2 게이트 전극(G41, G42) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다.
제1 소오스/드레인 영역(SD41)은 제1 액티브 패턴(F41) 상에서 제1 게이트 전극(G41) 및 제2 게이트 전극(G42) 각각의 양 측에 배치될 수 있다. 제2 소오스/드레인 영역(SD42)은 제2 액티브 패턴(F42) 상에서 제1 게이트 전극(G41) 및 제2 게이트 전극(G42) 각각의 양 측에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 하부 층간 절연막 105: 필드 절연막
F1, F2: 제1 및 제2 액티브 패턴
NW1 내지 NW3: 제1 내지 제3 복수의 나노시트
G1, G2: 제1 및 제2 게이트 전극
111: 게이트 스페이서 112: 게이트 절연막
SD1, SD2: 제1 및 제2 소오스/드레인 영역
120: 제1 상부 층간 절연막 130: 제1 관통 비아
140: 제2 관통 비아 150: 제3 관통 비아
CA1, CA2: 제1 및 제2 소오스/드레인 컨택
SL: 실리사이드층 CB: 게이트 컨택
식각 정지막:160 165: 제2 상부 층간 절연막
V1, V2: 제1 및 제2 비아 170: 제3 상부 층간 절연막
175: 상부 배선층 180: 제2 하부 층간 절연막
185: 하부 배선층

Claims (10)

  1. 제1 하부 층간 절연막;
    상기 제1 하부 층간 절연막의 상면 상에서 제1 수평 방향으로 연장되는 액티브 패턴;
    상기 제1 하부 층간 절연막의 상면 상에서 상기 액티브 패턴의 측벽을 둘러싸는 필드 절연막;
    상기 액티브 패턴 및 상기 필드 절연막 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 일 측에서 상기 액티브 패턴 상에 배치되는 소오스/드레인 영역;
    상기 필드 절연막 상에서 상기 소오스/드레인 영역을 덮는 상부 층간 절연막;
    상기 상부 층간 절연막을 수직 방향으로 관통하여 상기 필드 절연막의 상면까지 연장되는 제1 관통 비아;
    상기 필드 절연막의 내부에 배치되고, 측벽이 상기 필드 절연막과 접하고, 상기 제1 관통 비아와 연결되는 제2 관통 비아; 및
    상기 제1 하부 층간 절연막의 내부에 배치되고, 상기 제2 관통 비아와 연결되는 제3 관통 비아를 포함하되,
    상기 제2 관통 비아의 상면의 폭은 상기 제1 관통 비아의 하면의 폭보다 크고,
    상기 제2 관통 비아의 하면의 폭은 상기 제3 관통 비아의 상면의 폭보다 크고,
    상기 제2 관통 비아의 중심 부분의 폭은 상기 제2 관통 비아의 상면의 폭 및 상기 제2 관통 비아의 하면의 폭 각각보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 관통 비아의 상면은 상기 필드 절연막의 상면과 동일 평면 상에 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 관통 비아의 상면은 상기 상부 층간 절연막의 상면과 동일 평면 상에 형성되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 관통 비아는 측벽을 형성하는 제1 배리어층 및 상기 제1 배리어층 사이를 채우는 제1 필링층을 포함하고,
    상기 제2 관통 비아는 측벽 및 바닥면을 형성하는 제2 배리어층 및 상기 제2 배리어층 사이를 채우는 제2 필링층을 포함하고,
    상기 제1 필링층의 하면은 상기 제2 필링층의 상면과 접하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제3 관통 비아는 측벽 및 상면을 형성하는 제3 배리어층 및 상기 제3 배리어층 사이를 채우는 제3 필링층을 포함하고,
    상기 제3 필링층은 상기 제2 관통 비아와 접하지 않는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제3 관통 비아의 측벽의 적어도 일부는 상기 제2 관통 비아에 의해 둘러싸이는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 관통 비아는 측벽 및 바닥면을 형성하는 제1 배리어층 및 상기 제1 배리어층 사이를 채우는 제1 필링층을 포함하고,
    상기 제2 관통 비아는 측벽 및 상면을 형성하는 제2 배리어층 및 상기 제2 배리어층 사이를 채우는 제2 필링층을 포함하고,
    상기 제3 관통 비아는 측벽을 형성하는 제3 배리어층 및 상기 제3 배리어층 사이를 채우는 제3 필링층을 포함하고,
    상기 제2 필링층의 상면은 상기 제1 배리어층과 접하지 않고,
    상기 제2 필링층의 하면은 상기 제3 필링층의 상면과 접하는 반도체 장치.
  8. 제1 하부 층간 절연막;
    상기 제1 하부 층간 절연막의 상면 상에서 제1 수평 방향으로 연장되는 액티브 패턴;
    상기 제1 하부 층간 절연막의 상면 상에서 상기 액티브 패턴의 측벽을 둘러싸는 필드 절연막;
    상기 액티브 패턴 및 상기 필드 절연막 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 일 측에서 상기 액티브 패턴 상에 배치되는 소오스/드레인 영역;
    상기 필드 절연막 상에서 상기 소오스/드레인 영역을 덮는 상부 층간 절연막;
    상기 게이트 전극의 일 측에서 상기 상부 층간 절연막의 내부에 배치되고, 상기 소오스/드레인 영역과 연결되는 소오스/드레인 컨택;
    상기 상부 층간 절연막을 수직 방향으로 관통하여 상기 필드 절연막의 상면까지 연장되고, 상기 소오스/드레인 컨택과 연결되는 제1 관통 비아; 및
    상기 필드 절연막의 내부에 배치되고, 상기 액티브 패턴과 상기 제2 수평 방향으로 이격되고, 상기 제1 관통 비아와 연결되는 제2 관통 비아를 포함하되,
    상기 제2 관통 비아의 상면의 폭은 상기 제1 관통 비아의 하면의 폭보다 크고,
    상기 제2 관통 비아의 중심 부분의 폭은 상기 제2 관통 비아의 상면의 폭 및 상기 제2 관통 비아의 하면의 폭 각각보다 큰 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 하부 층간 절연막의 내부에 배치되고, 상기 제2 관통 비아와 연결되고, 상면의 폭이 상기 제2 관통 비아의 하면의 폭보다 작은 제3 관통 비아를 더 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 하부 층간 절연막의 하면 상에 배치되는 제2 하부 층간 절연막; 및
    상기 제2 하부 층간 절연막의 내부에 배치되고, 상기 제3 관통 비아와 연결된 하부 배선층을 더 포함하는 반도체 장치.
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