KR20240061871A - 반도체 장치 - Google Patents

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KR20240061871A
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강명일
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판, 기판 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극, 액티브 패턴 상에서 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역, 하부 소오스/드레인 영역과 수직 방향으로 이격된 상부 소오스/드레인 영역, 하부 소오스/드레인 영역과 상부 소오스/드레인 영역 사이에 배치되고, 하부 소오스/드레인 영역에 연결되는 하부 소오스/드레인 컨택, 상부 소오스/드레인 영역 상에 배치되고, 상부 소오스/드레인 영역에 연결되는 상부 소오스/드레인 컨택, 상부 소오스/드레인 영역을 둘러싸는 층간 절연막, 상부 소오스/드레인 영역의 제2 수평 방향의 측벽 상에서 층간 절연막을 수직 방향으로 관통하고, 상부 소오스/드레인 영역 및 상부 소오스/드레인 컨택 각각과 제2 수평 방향으로 이격되고, 하부 소오스/드레인 컨택에 연결되는 관통 비아, 및 상부 소오스/드레인 영역의 제2 수평 방향의 양 측벽 상에 배치되고, 상부 소오스/드레인 영역과 접하고, 관통 비아와 제2 수평 방향으로 이격된 댐 구조체를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 하부 채널 영역 상에 상부 채널 영역이 적층되는 구조에서, 하부 소오스/드레인 컨택에 연결된 관통 비아와 상부 소오스/드레인 영역 사이에 댐 구조체를 배치함으로써, 관통 비아와 상부 소오스/드레인 영역 사이에서 쇼트(short)가 발생하는 것을 방지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판, 기판 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극, 액티브 패턴 상에서 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역, 하부 소오스/드레인 영역과 수직 방향으로 이격된 상부 소오스/드레인 영역, 하부 소오스/드레인 영역과 상부 소오스/드레인 영역 사이에 배치되고, 하부 소오스/드레인 영역에 연결되는 하부 소오스/드레인 컨택, 상부 소오스/드레인 영역 상에 배치되고, 상부 소오스/드레인 영역에 연결되는 상부 소오스/드레인 컨택, 상부 소오스/드레인 영역을 둘러싸는 층간 절연막, 상부 소오스/드레인 영역의 제2 수평 방향의 측벽 상에서 층간 절연막을 수직 방향으로 관통하고, 상부 소오스/드레인 영역 및 상부 소오스/드레인 컨택 각각과 제2 수평 방향으로 이격되고, 하부 소오스/드레인 컨택에 연결되는 관통 비아, 및 상부 소오스/드레인 영역의 제2 수평 방향의 양 측벽 상에 배치되고, 상부 소오스/드레인 영역과 접하고, 관통 비아와 제2 수평 방향으로 이격된 댐 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판, 기판 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극, 액티브 패턴 상에서 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역, 하부 소오스/드레인 영역과 수직 방향으로 이격된 상부 소오스/드레인 영역, 하부 소오스/드레인 영역과 상부 소오스/드레인 영역 사이에 배치되고, 하부 소오스/드레인 영역에 연결되는 하부 소오스/드레인 컨택, 상부 소오스/드레인 영역과 제2 수평 방향으로 이격되고, 하부 소오스/드레인 컨택에 연결되는 관통 비아, 및 상부 소오스/드레인 영역의 제2 수평 방향의 양 측벽 상에 배치되고, 상부 소오스/드레인 영역과 접하고, 관통 비아와 제2 수평 방향으로 이격되고, 하부 소오스/드레인 컨택과 수직 방향으로 오버랩되는 댐 구조체를 포함하되, 댐 구조체는, 상부 소오스/드레인 영역의 제1 측벽과 접하는 제1 부분과, 상부 소오스/드레인 영역의 제1 측벽과 제2 수평 방향으로 대향하는 상부 소오스/드레인 영역의 제2 측벽과 접하고, 제1 부분과 제2 수평 방향으로 이격된 제2 부분을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 기판, 기판 상에서 제1 수평 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 수직 방향으로 서로 이격되어 적층된 복수의 하부 나노시트, 복수의 하부 나노시트 상에 배치되는 분리층, 분리층 상에서 수직 방향으로 서로 이격되어 적층된 복수의 상부 나노시트, 액티브 패턴 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 복수의 하부 나노시트, 분리층 및 복수의 상부 나노시트 각각을 둘러싸는 게이트 전극, 액티브 패턴 상에서 복수의 하부 나노시트의 적어도 일 측에 배치되는 하부 소오스/드레인 영역, 하부 소오스/드레인 영역 상에서 복수의 상부 나노시트의 적어도 일 측에 배치되는 상부 소오스/드레인 영역, 하부 소오스/드레인 영역과 상부 소오스/드레인 영역 사이에 배치되고, 하부 소오스/드레인 영역에 연결되는 하부 소오스/드레인 컨택, 상부 소오스/드레인 영역 상에 배치되고, 상부 소오스/드레인 영역에 연결되는 상부 소오스/드레인 컨택, 상부 소오스/드레인 영역을 둘러싸는 층간 절연막, 상부 소오스/드레인 영역의 제2 수평 방향의 측벽 상에서 층간 절연막을 수직 방향으로 관통하고, 상부 소오스/드레인 영역 및 상부 소오스/드레인 컨택 각각과 제2 수평 방향으로 이격되고, 하부 소오스/드레인 컨택에 연결되는 관통 비아, 및 상부 소오스/드레인 영역의 제2 수평 방향의 양 측벽 상에 배치되고, 상부 소오스/드레인 영역 및 상부 소오스/드레인 컨택 각각과 접하고, 관통 비아와 제2 수평 방향으로 이격되고, 하부 소오스/드레인 컨택과 수직 방향으로 오버랩되는 댐 구조체를 포함하되, 댐 구조체는, 상부 소오스/드레인 영역의 제1 측벽과 접하는 제1 부분과, 상부 소오스/드레인 영역의 제1 측벽과 제2 수평 방향으로 대향하는 상부 소오스/드레인 영역의 제2 측벽과 접하고, 제1 부분과 제2 수평 방향으로 이격된 제2 부분을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1에 도시된 반도체 장치의 하부 구조를 설명하기 위한 레이아웃도이다.
도 3은 도 1에 도시된 반도체 장치의 상부 구조를 설명하기 위한 레이아웃도이다.
도 4는 도 1 내지 도 3 각각의 A-A' 선을 따라 절단한 단면도이다.
도 5는 도 1 내지 도 3 각각의 B-B' 선을 따라 절단한 단면도이다.
도 6은 도 1 내지 도 3 각각의 C-C' 선을 따라 절단한 단면도이다.
도 7 내지 도 42는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 43은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 44는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 45는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 46 내지 도 48은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
이하의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 반도체 장치가 나노시트(nanosheet)를 포함하는 트랜지스터(MBCFETTM(Multi-Bridge Channel Field Effect Transistor)) 또는 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 포함하는 것으로 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 반도체 장치는 터널링 트랜지스터(tunneling FET) 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 또 다른 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터 또는 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하에서, 도 1 내지 도 6을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1에 도시된 반도체 장치의 하부 구조를 설명하기 위한 레이아웃도이다. 도 3은 도 1에 도시된 반도체 장치의 상부 구조를 설명하기 위한 레이아웃도이다. 도 4는 도 1 내지 도 3 각각의 A-A' 선을 따라 절단한 단면도이다. 도 5는 도 1 내지 도 3 각각의 B-B' 선을 따라 절단한 단면도이다. 도 6은 도 1 내지 도 3 각각의 C-C' 선을 따라 절단한 단면도이다.
도 1 내지 도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 및 제2 액티브 패턴(F1, F2), 필드 절연막(105), 제1 내지 제3 복수의 하부 나노시트(BNW1, BNW2, BNW3), 제1 내지 제3 복수의 상부 나노시트(UNW1, UNW2, UNW3), 제1 내지 제3 분리층(111, 112, 113), 제1 및 제2 게이트 전극(G1, G2), 게이트 스페이서(121), 게이트 절연막(122), 캡핑 패턴(123), 제1 및 제2 하부 소오스/드레인 영역(BSD1, BSD2), 제1 및 제2 상부 소오스/드레인 영역(USD1, USD2), 제1 층간 절연막(130), 제2 층간 절연막(140), 제1 및 제2 하부 소오스/드레인 컨택(BCA1, BCA2), 제1 및 제2 상부 소오스/드레인 컨택(UCA1, UCA2), 제1 및 제2 실리사이드층(SL1, SL2), 제1 및 제2 관통 비아(TV1, TV2), 게이트 컨택(CB), 제1 댐 구조체(150), 제2 댐 구조체(160), 식각 정지막(170), 제3 층간 절연막(180), 제1 내지 제3 비아(V1, V2, V3)를 포함한다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각은 기판(100)의 상면과 평행한 방향으로 정의될 수 있다. 제2 수평 방향(DR2)은 제1 수평 방향(DR1)과 다른 방향으로 정의될 수 있다. 수직 방향(DR3)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각과 수직인 방향으로 정의될 수 있다.
제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각은 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각은 기판(100) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(F2)은 제1 액티브 패턴(F1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각의 상면은 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각의 상면은 필드 절연막(105)의 상면과 동일 평면 상에 형성될 수 있다.
제1 복수의 하부 나노시트(BNW1)는 제1 액티브 패턴(F1) 상에 배치될 수 있다. 제1 복수의 하부 나노시트(BNW1)는 제1 액티브 패턴(F1) 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제1 복수의 하부 나노시트(BNW1)는 제1 액티브 패턴(F1)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다.
제2 복수의 하부 나노시트(BNW2)는 제1 액티브 패턴(F1) 상에 배치될 수 있다. 제2 복수의 하부 나노시트(BNW2)는 제1 액티브 패턴(F1) 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제2 복수의 하부 나노시트(BNW2)는 제1 복수의 하부 나노시트(BNW1)와 제1 수평 방향(DR1)으로 이격될 수 있다. 제2 복수의 하부 나노시트(BNW2)는 제1 액티브 패턴(F1)과 제2 게이트 전극(G2)이 교차하는 부분에 배치될 수 있다.
제3 복수의 하부 나노시트(BNW3)는 제2 액티브 패턴(F2) 상에 배치될 수 있다. 제3 복수의 하부 나노시트(BNW3)는 제2 액티브 패턴(F2) 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제3 복수의 하부 나노시트(BNW3)는 제1 복수의 하부 나노시트(BNW1)와 제2 수평 방향(DR2)으로 이격될 수 있다. 제3 복수의 하부 나노시트(BNW3)는 제2 액티브 패턴(F2)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다.
도시되어 있지는 않지만, 제4 복수의 하부 나노시트는 제2 액티브 패턴(F2) 상에 배치될 수 있다. 제4 복수의 하부 나노시트는 제2 액티브 패턴(F2) 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제4 복수의 하부 나노시트는 제3 복수의 하부 나노시트(BNW3)와 제1 수평 방향(DR1)으로 이격될 수 있다. 제4 복수의 하부 나노시트는 제2 액티브 패턴(F2)과 제2 게이트 전극(G2)이 교차하는 부분에 배치될 수 있다.
도 4 및 도 6에는 제1 내지 제3 복수의 하부 나노시트(BNW1, BNW2, BNW3) 각각이 수직 방향(DR3)으로 적층된 2개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이다. 다른 몇몇 실시예에서, 제1 내지 제3 복수의 하부 나노시트(BNW1, BNW2, BNW3) 각각은 수직 방향(DR3)으로 적층된 3개 이상의 나노시트를 포함할 수 있다.
제1 복수의 상부 나노시트(UNW1)는 제1 복수의 하부 나노시트(BNW1) 상에 배치될 수 있다. 제1 복수의 상부 나노시트(UNW1)는 제1 복수의 하부 나노시트(BNW1) 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제1 복수의 상부 나노시트(UNW1)는 제1 액티브 패턴(F1)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다.
제2 복수의 상부 나노시트(UNW2)는 제2 복수의 하부 나노시트(BNW2) 상에 배치될 수 있다. 제2 복수의 상부 나노시트(UNW2)는 제2 복수의 하부 나노시트(BNW2) 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제2 복수의 상부 나노시트(UNW2)는 제1 복수의 상부 나노시트(UNW1)와 제1 수평 방향(DR1)으로 이격될 수 있다. 제2 복수의 상부 나노시트(UNW2)는 제1 액티브 패턴(F1)과 제2 게이트 전극(G2)이 교차하는 부분에 배치될 수 있다.
제3 복수의 상부 나노시트(UNW3)는 제3 복수의 하부 나노시트(BNW3) 상에 배치될 수 있다. 제3 복수의 상부 나노시트(UNW3)는 제3 복수의 하부 나노시트(BNW1) 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제3 복수의 상부 나노시트(UNW3)는 제1 복수의 상부 나노시트(UNW1)와 제2 수평 방향(DR2)으로 이격될 수 있다. 제3 복수의 상부 나노시트(UNW3)는 제2 액티브 패턴(F2)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다.
도시되어 있지는 않지만, 제4 복수의 상부 나노시트는 제4 복수의 하부 나노시트 상에 배치될 수 있다. 제4 복수의 상부 나노시트는 제4 복수의 하부 나노시트 상에서 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제4 복수의 상부 나노시트는 제3 복수의 상부 나노시트(UNW3)와 제1 수평 방향(DR1)으로 이격될 수 있다. 제4 복수의 상부 나노시트는 제2 액티브 패턴(F2)과 제2 게이트 전극(G2)이 교차하는 부분에 배치될 수 있다.
도 4 및 도 6에는 제1 내지 제3 복수의 상부 나노시트(UNW1, UNW2, UNW3) 각각이 수직 방향(DR3)으로 적층된 2개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이다. 다른 몇몇 실시예에서, 제1 내지 제3 복수의 상부 나노시트(UNW1, UNW2, UNW3) 각각은 수직 방향(DR3)으로 적층된 3개 이상의 나노시트를 포함할 수 있다.
예를 들어, 제1 내지 제3 복수의 하부 나노시트(BNW1, BNW2, BNW3), 제1 내지 제3 복수의 상부 나노시트(UNW1, UNW2, UNW3) 각각은 실리콘(Si)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 내지 제3 복수의 하부 나노시트(BNW1, BNW2, BNW3), 제1 내지 제3 복수의 상부 나노시트(UNW1, UNW2, UNW3) 각각은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
제1 분리층(111)은 제1 복수의 하부 나노시트(BNW1)와 제1 복수의 상부 나노시트(UNW1) 사이에 배치될 수 있다. 예를 들어, 제1 분리층(111)은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1) 각각과 수직 방향(DR3)으로 이격될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제2 분리층(112)은 제2 복수의 하부 나노시트(BNW2)와 제2 복수의 상부 나노시트(UNW2) 사이에 배치될 수 있다. 예를 들어, 제2 분리층(112)은 제2 복수의 하부 나노시트(BNW2) 및 제2 복수의 상부 나노시트(UNW2) 각각과 수직 방향(DR3)으로 이격될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 분리층(113)은 제3 복수의 하부 나노시트(BNW3)와 제3 복수의 상부 나노시트(UNW3) 사이에 배치될 수 있다. 예를 들어, 제3 분리층(113)은 제3 복수의 하부 나노시트(BNW3) 및 제3 복수의 상부 나노시트(UNW3) 각각과 수직 방향(DR3)으로 이격될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시되어 있지는 않지만, 제4 분리층은 제4 복수의 하부 나노시트와 제4 복수의 상부 나노시트 사이에 배치될 수 있다. 예를 들어, 제4 분리층은 제4 복수의 하부 나노시트 및 제4 복수의 상부 나노시트 각각과 수직 방향(DR3)으로 이격될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 분리층(111, 112, 113) 각각은 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 분리층(111, 112, 113) 각각은 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 전극(G1)은 제1 액티브 패턴(F1), 제2 액티브 패턴(F2) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(G1)은 제1 복수의 하부 나노시트(BNW1), 제3 복수의 하부 나노시트(BNW3), 제1 분리층(111), 제3 분리층(113), 제1 복수의 상부 나노시트(UNW1) 및 제3 복수의 상부 나노시트(UNW3) 각각을 둘러쌀 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 게이트 전극(G1)은 제1 하부 게이트 전극 및 제1 상부 게이트 전극으로 분리될 수 있다. 이 경우, 제1 하부 게이트 전극은 제1 복수의 하부 나노시트(BNW1), 제3 복수의 하부 나노시트(BNW3), 제1 분리층(111)의 일부, 제3 분리층(113)의 일부를 둘러쌀 수 있다. 또한, 제1 상부 게이트 전극은 제1 복수의 상부 나노시트(UNW1), 제3 복수의 상부 나노시트(UNW3), 제1 분리층(111)의 다른 일부, 제3 분리층(113)의 다른 일부를 둘러쌀 수 있다.
제2 게이트 전극(G2)은 제1 액티브 패턴(F1), 제2 액티브 패턴(F2) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G2)은 제1 게이트 전극(G1)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제2 게이트 전극(G2)은 제2 복수의 하부 나노시트(BNW2), 제4 복수의 하부 나노시트, 제2 분리층(112), 제4 분리층, 제2 복수의 상부 나노시트(UNW2) 및 제4 복수의 상부 나노시트 각각을 둘러쌀 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 게이트 전극(G2)은 제2 하부 게이트 전극 및 제2 상부 게이트 전극으로 분리될 수 있다. 이 경우, 제2 하부 게이트 전극은 제2 복수의 하부 나노시트(BNW2), 제4 복수의 하부 나노시트, 제2 분리층(112)의 일부, 제4 분리층의 일부를 둘러쌀 수 있다. 또한, 제2 상부 게이트 전극은 제2 복수의 상부 나노시트(UNW2), 제4 복수의 상부 나노시트, 제2 분리층(112)의 다른 일부, 제4 분리층의 다른 일부를 둘러쌀 수 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(121)는 제1 복수의 상부 나노시트(UNW1) 중 최상부 나노시트, 제3 복수의 상부 나노시트(UNW3) 중 최상부 나노시트 및 필드 절연막(105) 상에서 제1 게이트 전극(G1)의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 또한, 게이트 스페이서(121)는 제3 복수의 상부 나노시트(UNW3) 중 최상부 나노시트, 제4 복수의 상부 나노시트 중 최상부 나노시트 및 필드 절연막(105) 상에서 제2 게이트 전극(G2)의 양 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다.
게이트 스페이서(121)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스/드레인 트렌치(ST)는 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 형성될 수 있다. 예를 들어, 소오스/드레인 트렌치(ST)는 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 형성될 수 있다. 소오스/드레인 트렌치(ST)는 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각의 내부로 연장될 수 있다.
제1 하부 소오스/드레인 영역(BSD1)은 제1 액티브 패턴(F1) 상에서 소오스/드레인 트렌치(ST)의 내부에 배치될 수 있다. 제1 하부 소오스/드레인 영역(BSD1)은 제1 액티브 패턴(F1) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 하부 소오스/드레인 영역(BSD1)은 제1 액티브 패턴(F1) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제1 하부 소오스/드레인 영역(BSD1)은 제1 복수의 하부 나노시트(BNW1) 및 제2 복수의 하부 나노시트(BNW2) 각각과 접할 수 있다. 예를 들어, 제1 하부 소오스/드레인 영역(BSD1)은 제1 분리층(111) 및 제2 분리층(112) 각각의 제1 수평 방향(DR1)의 양 측벽과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 하부 소오스/드레인 영역(BSD2)은 제2 액티브 패턴(F2) 상에서 소오스/드레인 트렌치(ST)의 내부에 배치될 수 있다. 제2 하부 소오스/드레인 영역(BSD2)은 제2 액티브 패턴(F2) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 하부 소오스/드레인 영역(BSD2)은 제2 액티브 패턴(F2) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제2 하부 소오스/드레인 영역(BSD2)은 제2 복수의 하부 나노시트(BNW2) 및 제4 복수의 하부 나노시트 각각과 접할 수 있다. 도시되어 있지는 않지만, 예를 들어, 제2 하부 소오스/드레인 영역(BSD2)은 제3 분리층(113) 및 제4 분리층 각각의 제1 수평 방향(DR1)의 양 측벽과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 상부 소오스/드레인 영역(USD1)은 제1 하부 소오스/드레인 영역(BSD1) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 상부 소오스/드레인 영역(USD1)은 제1 하부 소오스/드레인 영역(BSD1) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제1 상부 소오스/드레인 영역(USD1)은 제1 하부 소오스/드레인 영역(BSD1)과 수직 방향(DR3)으로 이격될 수 있다. 제1 상부 소오스/드레인 영역(USD1)은 제1 복수의 상부 나노시트(UNW1) 및 제2 복수의 상부 나노시트(UNW2) 각각과 접할 수 있다.
제2 상부 소오스/드레인 영역(USD2)은 제2 하부 소오스/드레인 영역(BSD2) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 상부 소오스/드레인 영역(USD2)은 제2 하부 소오스/드레인 영역(BSD2) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제2 상부 소오스/드레인 영역(USD2)은 제2 하부 소오스/드레인 영역(BSD2)과 수직 방향(DR3)으로 이격될 수 있다. 제2 상부 소오스/드레인 영역(USD2)은 제3 복수의 상부 나노시트(UNW3) 및 제4 복수의 상부 나노시트 각각과 접할 수 있다.
게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 필드 절연막(105) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제1 내지 제4 복수의 하부 나노시트(BNW1, BNW2, BNW3) 각각 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제1 내지 제4 분리층(111, 112, 113) 각각 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제1 하부 소오스/드레인 영역(BSD1) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제2 하부 소오스/드레인 영역(BSD2) 사이에 배치될 수 있다.
또한, 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제1 내지 제4 복수의 상부 나노시트(UNW1, UNW2, UNW3) 각각 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제1 상부 소오스/드레인 영역(USD1) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 제2 상부 소오스/드레인 영역(USD2) 사이에 배치될 수 있다. 게이트 절연막(122)은 제1 및 제2 게이트 전극(G1, G2) 각각과 게이트 스페이서(121) 사이에 배치될 수 있다.
게이트 절연막(122)은 제1 하부 소오스/드레인 영역(BSD1), 제2 하부 소오스/드레인 영역(BSD2), 제1 상부 소오스/드레인 영역(USD1) 및 제2 상부 소오스/드레인 영역(USD2) 각각과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 하부 소오스/드레인 영역(BSD1) 및 제2 하부 소오스/드레인 영역(BSD2) 각각과 게이트 절연막(122) 사이에 내부 스페이서가 배치될 수 있다. 또한, 또 다른 몇몇 실시예에서, 제1 상부 소오스/드레인 영역(USD1) 및 제2 상부 소오스/드레인 영역(USD2) 각각과 게이트 절연막(122) 사이에 내부 스페이서가 배치될 수 있다.
게이트 절연막(122)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(122)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(122)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(122)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(122)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
캡핑 패턴(123)은 제1 및 제2 게이트 전극(G1, G2) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 캡핑 패턴(123)은 게이트 스페이서(121)의 최상면 및 게이트 절연막(122)의 최상면 각각과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 캡핑 패턴(123)은 제1 및 제2 게이트 전극(G1, G2) 각각 상에서 게이트 스페이서(121) 사이에 배치될 수 있다. 캡핑 패턴(123)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(130)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(130)은 제1 하부 소오스/드레인 영역(BSD1) 및 제2 하부 소오스/드레인 영역(BSD2) 각각을 덮을 수 있다. 제1 층간 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethylcyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoxySiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 층간 절연막(140)은 제1 층간 절연막(130) 상에 배치될 수 있다. 제2 층간 절연막(140)은 및 제1 내지 제4 분리층(111, 112, 113) 각각의 제1 수평 방향(DR1)의 측벽, 게이트 스페이서(121)의 측벽 및 캡핑 패턴(123)의 측벽을 둘러쌀 수 있다. 예를 들어, 제2 층간 절연막(140)의 상면은 캡핑 패턴(123)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 층간 절연막(140)은 캡핑 패턴(123)의 상면을 덮을 수 있다. 제2 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 층간 절연막(140)은 제1 층간 절연막(130)과 동일한 물질을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 하부 소오스/드레인 컨택(BCA1)은 제1 하부 소오스/드레인 영역(BSD1) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 하부 소오스/드레인 컨택(BCA1)은 제1 하부 소오스/드레인 영역(BSD1) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제1 하부 소오스/드레인 컨택(BCA1)은 제1 하부 소오스/드레인 영역(BSD1)과 제1 상부 소오스/드레인 영역(USD1) 사이에 배치될 수 있다. 제1 하부 소오스/드레인 컨택(BCA1)은 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 하부 소오스/드레인 컨택(BCA1)은 제1 하부 소오스/드레인 영역(BSD1)에 연결될 수 있다. 제1 하부 소오스/드레인 컨택(BCA1)은 제1 상부 소오스/드레인 영역(USD1)과 이격될 수 있다.
제1 하부 소오스/드레인 컨택(BCA1)의 제1 수평 방향(DR1)의 측벽은 제1 분리층(111) 및 제2 분리층(112) 각각과 접할 수 있다. 제1 하부 소오스/드레인 컨택(BCA1)의 하면은 제1 층간 절연막(130)과 접할 수 있다. 제1 하부 소오스/드레인 컨택(BCA1)의 상면 및 제2 수평 방향(DR2)의 측벽은 제2 층간 절연막(140)과 접할 수 있다. 예를 들어, 제1 하부 소오스/드레인 컨택(BCA1)의 제1 수평 방향(DR1)의 측벽은 제2 층간 절연막(140)과 접하지 않는다. 도시되어 있지는 않지만, 제1 하부 소오스/드레인 컨택(BCA1)은 필드 절연막(105) 상에서 게이트 스페이서(121)와 접할 수 있다.
제2 하부 소오스/드레인 컨택(BCA2)은 제2 하부 소오스/드레인 영역(BSD2) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 하부 소오스/드레인 컨택(BCA2)은 제2 하부 소오스/드레인 영역(BSD2) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제2 하부 소오스/드레인 컨택(BCA2)은 제2 하부 소오스/드레인 영역(BSD2)과 제2 상부 소오스/드레인 영역(USD2) 사이에 배치될 수 있다. 제2 하부 소오스/드레인 컨택(BCA2)은 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 하부 소오스/드레인 컨택(BCA2)은 제1 하부 소오스/드레인 컨택(BCA1)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 하부 소오스/드레인 컨택(BCA2)은 제2 하부 소오스/드레인 영역(BSD2)에 연결될 수 있다. 제2 하부 소오스/드레인 컨택(BCA2)은 제2 상부 소오스/드레인 영역(USD2)과 제2 수평 방향(DR2)으로 이격될 수 있다.
도시되어 있지는 않지만, 제2 하부 소오스/드레인 컨택(BCA2)의 제1 수평 방향(DR1)의 측벽은 제3 분리층(113) 및 제4 분리층 각각과 접할 수 있다. 제2 하부 소오스/드레인 컨택(BCA2)의 하면은 제1 층간 절연막(130)과 접할 수 있다. 제2 하부 소오스/드레인 컨택(BCA2)의 상면 및 제2 수평 방향(DR2)의 측벽은 제2 층간 절연막(140)과 접할 수 있다. 예를 들어, 제2 하부 소오스/드레인 컨택(BCA2)의 제1 수평 방향(DR1)의 측벽은 제2 층간 절연막(140)과 접하지 않는다. 도시되어 있지는 않지만, 제2 하부 소오스/드레인 컨택(BCA2)은 필드 절연막(105) 상에서 게이트 스페이서(121)와 접할 수 있다.
예를 들어, 제1 하부 소오스/드레인 컨택(BCA1) 및 제2 하부 소오스/드레인 컨택(BCA2) 각각은 도전성 물질을 포함할 수 있다. 도 4 및 도 6에는 제1 하부 소오스/드레인 컨택(BCA1) 및 제2 하부 소오스/드레인 컨택(BCA2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 하부 소오스/드레인 컨택(BCA1) 및 제2 하부 소오스/드레인 컨택(BCA2) 각각은 다중막으로 형성될 수 있다.
제1 상부 소오스/드레인 컨택(UCA1)은 제1 상부 소오스/드레인 영역(USD1) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 상부 소오스/드레인 컨택(UCA1)은 제1 상부 소오스/드레인 영역(USD1) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제1 상부 소오스/드레인 컨택(UCA1)은 제2 층간 절연막(140)을 수직 방향(DR3)으로 관통하여 제1 상부 소오스/드레인 영역(USD1)에 연결될 수 있다.
예를 들어, 제1 상부 소오스/드레인 컨택(UCA1)의 제2 수평 방향(DR2)의 측벽은 제1 댐 구조체(150)와 접할 수 있다. 예를 들어, 제1 상부 소오스/드레인 컨택(UCA1)의 제2 수평 방향(DR2)의 측벽은 제2 층간 절연막(140)과 접하지 않는다. 예를 들어, 제1 상부 소오스/드레인 컨택(UCA1)의 제2 수평 방향(DR2)의 폭은 제1 상부 소오스/드레인 영역(USD1)의 제2 수평 방향(DR2)의 폭과 동일할 수 있다. 예를 들어, 제1 상부 소오스/드레인 컨택(UCA1)의 제2 수평 방향(DR2)의 측벽 및 제1 상부 소오스/드레인 영역(USD1)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다.
제2 상부 소오스/드레인 컨택(UCA2)은 제2 상부 소오스/드레인 영역(USD2) 상에서 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 상부 소오스/드레인 컨택(UCA2)은 제2 상부 소오스/드레인 영역(USD2) 상에서 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치될 수 있다. 제2 상부 소오스/드레인 컨택(UCA2)은 제2 층간 절연막(140)을 수직 방향(DR3)으로 관통하여 제2 상부 소오스/드레인 영역(USD2)에 연결될 수 있다. 제2 상부 소오스/드레인 컨택(UCA2)은 제1 상부 소오스/드레인 컨택(UCA1)과 제2 수평 방향(DR2)으로 이격될 수 있다.
예를 들어, 제2 상부 소오스/드레인 컨택(UCA2)의 제2 수평 방향(DR2)의 측벽은 제2 댐 구조체(160)와 접할 수 있다. 예를 들어, 제2 상부 소오스/드레인 컨택(UCA2)의 제2 수평 방향(DR2)의 측벽은 제2 층간 절연막(140)과 접하지 않는다. 예를 들어, 제2 상부 소오스/드레인 컨택(UCA2)의 제2 수평 방향(DR2)의 폭은 제2 상부 소오스/드레인 영역(USD2)의 제2 수평 방향(DR2)의 폭과 동일할 수 있다. 예를 들어, 제2 상부 소오스/드레인 컨택(UCA2)의 제2 수평 방향(DR2)의 측벽 및 제2 상부 소오스/드레인 영역(USD2)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다.
예를 들어, 제1 상부 소오스/드레인 컨택(UCA1)의 상면 및 제2 상부 소오스/드레인 컨택(UCA2)의 상면 각각은 제2 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 상부 소오스/드레인 컨택(UCA1) 및 제2 상부 소오스/드레인 컨택(UCA2) 각각은 도전성 물질을 포함할 수 있다. 도 4 및 도 6에는 제1 상부 소오스/드레인 컨택(UCA1) 및 제2 상부 소오스/드레인 컨택(UCA2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 상부 소오스/드레인 컨택(UCA1) 및 제2 상부 소오스/드레인 컨택(UCA2) 각각은 다중막으로 형성될 수 있다.
제1 실리사이드층(SL1)은 제1 하부 소오스/드레인 영역(BSD1)과 제1 하부 소오스/드레인 컨택(BCA1) 사이의 경계면을 따라 배치될 수 있다. 제1 실리사이드층(SL1)은 제2 하부 소오스/드레인 영역(BSD2)과 제2 하부 소오스/드레인 컨택(BCA2) 사이의 경계면을 따라 배치될 수 있다. 제2 실리사이드층(SL2)은 제1 상부 소오스/드레인 영역(USD1)과 제1 상부 소오스/드레인 컨택(UCA1) 사이의 경계면을 따라 배치될 수 있다. 제2 실리사이드층(SL2)은 제2 상부 소오스/드레인 영역(USD2)과 제2 상부 소오스/드레인 컨택(UCA2) 사이의 경계면을 따라 배치될 수 있다. 제1 실리사이드층(SL1) 및 제2 실리사이드층(SL2) 각각은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
예를 들어, 게이트 컨택(CB)은 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결될 수 있다. 예를 들어, 게이트 컨택(CB)의 상면은 제2 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 게이트 컨택(CB)의 상면은 제1 상부 소오스/드레인 컨택(UCA1)의 상면 및 제2 상부 소오스/드레인 컨택(UCA2)의 상면 각각과 동일 평면 상에 형성될 수 있다. 예를 들어, 게이트 컨택(CB)은 도전성 물질을 포함할 수 있다. 도 5에는 게이트 컨택(CB)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 게이트 컨택(CB)은 다중막으로 형성될 수 있다.
제1 댐 구조체(150)는 제1 상부 소오스/드레인 영역(USD1) 및 제1 상부 소오스/드레인 컨택(UCA1) 각각의 제2 수평 방향(DR2)의 양 측벽 상에 배치될 수 있다. 제1 댐 구조체(150)는 제2 층간 절연막(140)의 내부에서 수직 방향(DR3)으로 연장될 수 있다. 예를 들어, 제1 댐 구조체(150)의 하면은 제2 층간 절연막(140)의 내부에 형성될 수 있다. 예를 들어, 제1 댐 구조체(150)의 상면은 제2 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 제1 상부 소오스/드레인 컨택(UCA1)의 상면과 동일 평면 상에 형성될 수 있다. 제1 댐 구조체(150)는 제1 하부 소오스/드레인 컨택(BCA1)과 수직 방향(DR3)으로 오버랩될 수 있다. 제1 댐 구조체(150)는 제1 하부 소오스/드레인 컨택(BCA1)과 수직 방향(DR3)으로 이격될 수 있다.
제1 댐 구조체(150)는 제1 부분(151) 및 제2 부분(152)을 포함할 수 있다. 제1 댐 구조체(150)의 제1 부분(151)은 제1 상부 소오스/드레인 영역(USD1)의 제1 측벽 상에 배치될 수 있다. 제1 댐 구조체(150)의 제1 부분(151)은 제1 상부 소오스/드레인 컨택(UCA1)의 제1 측벽 상에 배치될 수 있다. 제1 댐 구조체(150)의 제1 부분(151)은 제1 상부 소오스/드레인 영역(USD1)의 제1 측벽 및 제1 상부 소오스/드레인 컨택(UCA1)의 제1 측벽 각각과 접할 수 있다.
제1 댐 구조체(150)의 제2 부분(152)은 제1 상부 소오스/드레인 영역(USD1)의 제1 측벽과 제2 수평 방향(DR2)으로 대향하는 제1 상부 소오스/드레인 영역(USD1)의 제2 측벽 상에 배치될 수 있다. 제1 댐 구조체(150)의 제2 부분(152)은 제1 상부 소오스/드레인 컨택(UCA1)의 제1 측벽과 제2 수평 방향(DR2)으로 대향하는 제1 상부 소오스/드레인 컨택(UCA1)의 제2 측벽 상에 배치될 수 있다. 제1 댐 구조체(150)의 제2 부분(152)은 제1 댐 구조체(150)의 제1 부분(151)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 댐 구조체(150)의 제2 부분(152)은 제1 상부 소오스/드레인 영역(USD1)의 제2 측벽 및 제1 상부 소오스/드레인 컨택(UCA1)의 제2 측벽 각각과 접할 수 있다.
예를 들어, 제1 상부 소오스/드레인 영역(USD1)과 접하는 제1 댐 구조체(150)의 제1 부분(151)의 제2 수평 방향(DR2)의 두께는 제1 상부 소오스/드레인 컨택(UCA1)과 접하는 제1 댐 구조체(150)의 제1 부분(151)의 제2 수평 방향(DR2)의 두께와 동일할 수 있다. 예를 들어, 제1 상부 소오스/드레인 영역(USD1)과 접하는 제1 댐 구조체(150)의 제2 부분(152)의 제2 수평 방향(DR2)의 두께는 제1 상부 소오스/드레인 컨택(UCA1)과 접하는 제1 댐 구조체(150)의 제2 부분(152)의 제2 수평 방향(DR2)의 두께와 동일할 수 있다.
제2 댐 구조체(160)는 제2 상부 소오스/드레인 영역(USD2) 및 제2 상부 소오스/드레인 컨택(UCA2) 각각의 제2 수평 방향(DR2)의 양 측벽 상에 배치될 수 있다. 제2 댐 구조체(160)는 제1 댐 구조체(150)와 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 댐 구조체(160)는 제1 부분(161) 및 제2 부분(162)을 포함할 수 있다. 제2 댐 구조체(160)의 제1 부분(161)은 제2 상부 소오스/드레인 영역(USD2) 및 제2 상부 소오스/드레인 컨택(UCA2) 각각의 제1 측벽 상에 배치될 수 있다. 제2 댐 구조체(160)의 제2 부분(162)은 제2 상부 소오스/드레인 영역(USD2) 및 제2 상부 소오스/드레인 컨택(UCA2) 각각의 제2 측벽 상에 배치될 수 있다. 제2 댐 구조체(160)는 제1 댐 구조체(150)와 유사한 구조를 갖을 수 있다. 따라서, 제2 댐 구조체(160)에 대한 더 이상의 상세한 설명은 생략한다.
제1 댐 구조체(150) 및 제2 댐 구조체(160) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 관통 비아(TV1)는 제2 층간 절연막(140)을 수직 방향(DR3)으로 관통하여 제1 하부 소오스/드레인 컨택(BCA1)에 연결될 수 있다. 제1 관통 비아(TV1)는 제1 상부 소오스/드레인 영역(USD1) 및 제1 상부 소오스/드레인 컨택(UCA1) 각각과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 관통 비아(TV1)는 제1 댐 구조체(150)의 제2 부분(152)과 제2 수평 방향(DR2)으로 이격될 수 있다. 예를 들어, 제1 관통 비아(TV1)의 상면은 제2 층간 절연막(140)의 상면, 제1 댐 구조체(150)의 상면 및 제1 상부 소오스/드레인 컨택(UCA1)의 상면 각각과 동일 평면 상에 형성될 수 있다.
제2 관통 비아(TV2)는 제2 층간 절연막(140)을 수직 방향(DR3)으로 관통하여 제2 하부 소오스/드레인 컨택(BCA2)에 연결될 수 있다. 제2 관통 비아(TV2)는 제2 상부 소오스/드레인 영역(USD2) 및 제2 상부 소오스/드레인 컨택(UCA2) 각각과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 관통 비아(TV2)는 제2 댐 구조체(160)의 제2 부분(162)과 제2 수평 방향(DR2)으로 이격될 수 있다. 예를 들어, 제2 관통 비아(TV2)의 상면은 제2 층간 절연막(140)의 상면, 제2 댐 구조체(160)의 상면 및 제2 상부 소오스/드레인 컨택(UCA2)의 상면 각각과 동일 평면 상에 형성될 수 있다.
예를 들어, 제1 관통 비아(TV1) 및 제2 관통 비아(TV2) 각각은 도전성 물질을 포함할 수 있다. 도 6에는 제1 관통 비아(TV1) 및 제2 관통 비아(TV2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 관통 비아(TV1) 및 제2 관통 비아(TV2) 각각은 다중막으로 형성될 수 있다.
식각 정지막(170)은 제2 층간 절연막(140) 상에 배치될 수 있다. 식각 정지막(170)은 예를 들어, 컨포말하게 형성될 수 있다. 도 4 내지 도 6에는 식각 정지막(170)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 식각 정지막(170)은 다중막으로 형성될 수 있다. 식각 정지막(170)은 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제3 층간 절연막(180)은 식각 정지막(170) 상에 배치될 수 있다. 제3 층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 비아(V1)는 제3 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 제1 및 제2 상부 소오스/드레인 컨택(UCA1, UCA2) 각각에 연결될 수 있다. 제2 비아(V2)는 제3 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 제1 및 제2 관통 비아(TV1, TV2) 각각에 연결될 수 있다. 제3 비아(V3)는 제3 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 게이트 컨택(CB)에 연결될 수 있다.
제1 내지 제3 비아(V1, V2, V3) 각각은 도전성 물질을 포함할 수 있다. 도 4 내지 도 6에는 제1 내지 제3 비아(V1, V2, V3) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 비아(V1, V2, V3) 각각은 다중막으로 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 채널 영역인 복수의 하부 나노시트(BNW1) 상에 상부 채널 영역인 복수의 상부 나노시트(UNW1)가 적층되는 구조에서, 하부 소오스/드레인 컨택(BCA1)에 연결된 관통 비아(TV1)와 상부 소오스/드레인 영역(USD1) 사이에 댐 구조체(150)를 배치함으로써, 관통 비아(TV1)와 상부 소오스/드레인 영역(USD1) 사이에서 쇼트(short)가 발생하는 것을 방지할 수 있다.
이하에서, 도 4 내지 도 42를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 7 내지 도 42는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7 및 도 8을 참조하면, 기판(100) 상에 제1 적층 구조체(10), 분리 물질층(110M) 및 제2 적층 구조체(20)가 순차적으로 적층될 수 있다. 제1 적층 구조체(10)는 기판(100) 상에 교대로 적층된 제1 반도체층(11) 및 제2 반도체층(12)을 포함할 수 있다. 예를 들어, 제1 적층 구조체(10)의 최하부 및 최상부 각각에는 제1 반도체층(11)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 반도체층(11)이 제1 적층 구조체(10)의 최상부에 형성될 수 있다. 분리 물질층(110M)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 적층 구조체(20)는 분리 물질층(110M) 상에 교대로 적층된 제3 반도체층(21) 및 제4 반도체층(22)을 포함할 수 있다. 예를 들어, 제2 적층 구조체(20)의 최하부에는 제3 반도체층(21)이 형성되고, 제2 적층 구조체(20)의 최상부에는 제4 반도체층(22)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 반도체층(21)은 제2 적층 구조체(20)의 최상부에도 형성될 수 있다. 제1 반도체층(11) 및 제3 반도체층(21) 각각은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제2 반도체층(12) 및 제4 반도체층(22) 각각은 예를 들어, 실리콘(Si)을 포함할 수 있다.
이어서, 제1 적층 구조체(10), 분리 물질층(110M), 제2 적층 구조체(20) 및 기판(100)의 일부를 식각하여 기판(100) 상에 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2)이 형성될 수 있다. 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(F2)은 제1 액티브 패턴(F1)과 제2 수평 방향(DR2)으로 이격될 수 있다.
이어서, 기판(100) 상에서 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각의 측벽을 둘러싸는 필드 절연막(105)이 형성될 수 있다. 예를 들어, 제1 액티브 패턴(F1) 및 제2 액티브 패턴(F2) 각각은 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 이어서, 필드 절연막(105), 제1 적층 구조체(10), 분리 물질층(110M) 및 제2 적층 구조체(20) 각각을 덮도록 패드 산화막(30)이 형성될 수 있다. 예를 들어, 패드 산화막(30)은 컨포말하게 형성될 수 있다. 패드 산화막(30)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
도 9 및 도 10을 참조하면, 필드 절연막(105), 제1 적층 구조체(10), 분리 물질층(110M) 및 제2 적층 구조체(20) 상의 패드 산화막(30) 상에 제1 및 제2 더미 게이트(DG1, DG2)가 형성될 수 있다. 제1 및 제2 더미 게이트(DG1, DG2) 각각은 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 더미 게이트(DG2)는 제1 더미 게이트(DG1)와 제1 수평 방향(DR1)으로 이격될 수 있다. 또한, 제1 더미 게이트(DG1) 상에 제1 더미 캡핑 패턴(DC1)이 형성되고, 제2 더미 게이트(DG2) 상에 제2 더미 캡핑 패턴(DC2)이 형성될 수 있다. 예를 들어, 제1 및 제2 더미 게이트(DG1, DG2) 각각과 수직 방향(DR3)으로 오버랩되는 부분을 제외한 나머지 부분의 패드 산화막(30)은 제거될 수 있다.
이어서, 제1 및 제2 더미 게이트(DG1, DG2) 각각의 측벽, 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 측벽 및 상면, 제1 적층 구조체(10)의 측벽, 분리 물질층(110M)의 측벽, 제2 적층 구조체(20)의 측벽 및 상면, 필드 절연막(105)의 상면을 덮도록 스페이서 물질층(SM)이 형성될 수 있다. 예를 들어, 스페이서 물질층(SM)은 컨포말하게 형성될 수 있다. 스페이서 물질층(SM)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 11 내지 도 13을 참조하면, 제1 및 제2 더미 캡핑 패턴(DC1, DC2), 제1 및 제2 더미 게이트(DG1, DG2)을 마스크로 이용하여 제1 적층 구조체(10), 분리 물질층(110M) 및 제2 적층 구조체(20)가 식각되어 소오스/드레인 트렌치(ST)가 형성될 수 있다. 예를 들어, 소오스/드레인 트렌치(ST)는 제1 및 제2 액티브 패턴(F1, F2) 각각 상에서 제1 더미 게이트(DG1)와 제2 더미 게이트(DG2) 사이에 형성될 수 있다. 예를 들어, 소오스/드레인 트렌치(ST)는 제1 및 제2 액티브 패턴(F1, F2) 각각의 내부로 연장될 수 있다.
소오스/드레인 트렌치(ST)가 형성되는 동안, 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 상면 상에 형성된 스페이서 물질층(도 9 및 도 10의 SM) 및 제1 및 제2 더미 캡핑 패턴(DC1, DC2)의 일부가 제거될 수 있다. 제1 및 제2 더미 게이트(DG1, DG2), 남아있는 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 측벽 상에 남아있는 스페이서 물질층(도 9 및 도 10의 SM)은 게이트 스페이서(121)로 정의될 수 있다.
예를 들어, 소오스/드레인 트렌치(ST)가 형성된 후에, 제1 액티브 패턴(F1) 상에서 제1 더미 게이트(DG1)의 하부에 남아있는 제2 반도체층(도 9 및 도 10의 12) 및 제4 반도체 층(도 9 및 도 10의 22) 각각은 제1 복수의 하부 나노시트(BNW1) 및 제1 복수의 상부 나노시트(UNW1) 각각으로 정의될 수 있다. 제1 액티브 패턴(F1) 상에서 제2 더미 게이트(DG2)의 하부에 남아있는 제2 반도체층(도 9 및 도 10의 12) 및 제4 반도체 층(도 9 및 도 10의 22) 각각은 제2 복수의 하부 나노시트(BNW2) 및 제2 복수의 상부 나노시트(UNW2) 각각으로 정의될 수 있다. 제2 액티브 패턴(F2) 상에서 제1 더미 게이트(DG1)의 하부에 남아있는 제2 반도체층(도 9 및 도 10의 12) 및 제4 반도체 층(도 9 및 도 10의 22) 각각은 제3 복수의 하부 나노시트(BNW3) 및 제3 복수의 상부 나노시트(UNW3) 각각으로 정의될 수 있다.
예를 들어, 소오스/드레인 트렌치(ST)가 형성된 후에, 제1 액티브 패턴(F1) 상에서 제1 더미 게이트(DG1)의 하부에 남아있는 분리 물질층(도 9 및 도 10의 110M)은 제1 분리층(111)으로 정의될 수 있다. 제1 액티브 패턴(F1) 상에서 제2 더미 게이트(DG2)의 하부에 남아있는 분리 물질층(도 9 및 도 10의 110M)은 제2 분리층(112)으로 정의될 수 있다. 제2 액티브 패턴(F2) 상에서 제1 더미 게이트(DG1)의 하부에 남아있는 분리 물질층(도 9 및 도 10의 110M)은 제3 분리층(113)으로 정의될 수 있다.
도 14 및 도 15를 참조하면, 소오스/드레인 트렌치(ST)의 하부에 제1 하부 소오스/드레인 영역(BSD1) 및 제2 하부 소오스/드레인 영역(BSD2) 각각이 형성될 수 있다. 예를 들어, 제1 하부 소오스/드레인 영역(BSD1)은 제1 액티브 패턴(F1) 상에 형성되고, 제2 하부 소오스/드레인 영역(BSD2)은 제2 액티브 패턴(F2) 상에 형성될 수 있다. 예를 들어, 제1 및 제2 하부 소오스/드레인 영역(BSD1, BSD2) 각각의 상면은 제1 분리층(111)의 하면보다 높게 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 이어서, 필드 절연막(105) 상에서 제1 및 제2 하부 소오스/드레인 영역(BSD1, BSD2) 각각을 덮도록 제1 층간 절연막(130)이 형성될 수 있다.
도 16 및 도 17을 참조하면, 제1 층간 절연막(130)의 일부가 식각될 수 있다. 제1 층간 절연막(130)의 일부가 식각된 후에, 제1 및 제2 하부 소오스/드레인 영역(BSD1, BSD2) 각각의 상부가 노출될 수 있다. 이어서, 남아있는 제1 층간 절연막(130), 노출된 제1 및 제2 하부 소오스/드레인 영역(BSD1, BSD2) 상에 희생층(40)이 형성될 수 있다. 예를 들어, 희생층(40)의 상면은 제1 분리층(111)의 상면보다 낮게 형성될 수 있다. 예를 들어, 희생층(40)은 산화막 및 질화막과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생층(40)은 폴리 실리콘(Poly Si)을 포함할 수 있다.
도 18 및 도 19를 참조하면, 희생층(40) 상에 제2 층간 절연막(140)이 형성될 수 있다. 예를 들어, 제2 층간 절연막(140)은 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각을 덮도록 형성될 수 있다.
도 20 및 도 21을 참조하면, 제2 층간 절연막(140)의 일부가 식각되어, 필드 절연막(105) 상에 제1 트렌치(T1)가 형성될 수 있다. 예를 들어, 제1 트렌치(T1)는 제1 하부 소오스/드레인 영역(BSD1)과 제2 하부 소오스/드레인 영역(BSD2) 사이에서 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 제1 트렌치(T1)의 하면은 희생층(40)의 상면보다 높게 형성될 수 있다.
이어서, 제2 층간 절연막(140) 상에 댐 물질층(150M)이 형성될 수 있다. 예를 들어, 댐 물질층(150M)은 컨포말하게 형성될 수 있다. 댐 물질층(150M)은 제1 트렌치(T1)의 측벽 및 하면을 따라 형성될 수 있다.
도 22 및 도 23을 참조하면, 제1 트렌치(T1)의 내부에 제2 층간 절연막(140)이 추가적으로 형성될 수 있다. 예를 들어, 제2 층간 절연막(140)은 제1 트렌치(T1)의 내부를 완전히 채울 수 있다. 이어서, 제1 하부 소오스/드레인 영역(BSD1) 및 제2 하부 소오스/드레인 영역(BSD2) 각각 상에 형성된 댐 물질층(150M)을 노출시키는 제1 마스크 패턴(M1)이 형성될 수 있다. 예를 들어, 제1 마스크 패턴(M1)은 제1 트렌치(T1)의 측벽을 따라 형성된 댐 물질층(150M)의 상면 상에도 형성될 수 있다.
이어서, 제1 마스크 패턴(M1)을 마스크로 이용하여 제1 하부 소오스/드레인 영역(BSD1) 및 제2 하부 소오스/드레인 영역(BSD2) 각각 상에 형성된 댐 물질층(150M) 및 제2 층간 절연막(140)이 식각될 수 있다. 이러한 식각 공정을 통해 제2 트렌치(T2)가 형성될 수 있다. 예를 들어, 제2 트렌치(T2)의 하면은 제1 트렌치(T1)의 하면보다 낮게 형성될 수 있다. 예를 들어, 제1 복수의 상부 나노시트(UNW1), 제2 복수의 상부 나노시트(UNW2), 제3 반도체층(21), 게이트 스페이서(121) 각각의 제1 수평 방향(DR1)의 측벽이 제2 트렌치(T2)를 통해 노출될 수 있다. 이 경우, 제2 트렌치(T2)의 제2 수평 방향(DR2)의 측벽을 따라 댐 물질층(150M)이 남아있을 수 있다.
도 24 및 도 25를 참조하면, 제2 트렌치(도 23의 T2)의 내부에 제1 상부 소오스/드레인 영역(USD1) 및 제2 상부 소오스/드레인 영역(USD2) 각각이 형성될 수 있다. 예를 들어, 제1 상부 소오스/드레인 영역(USD1)은 제1 하부 소오스/드레인 영역(BSD1) 상에 형성될 수 있다. 또한, 제2 상부 소오스/드레인 영역(USD2)은 제2 하부 소오스/드레인 영역(BSD2) 상에 형성될 수 있다. 제1 상부 소오스/드레인 영역(USD1) 및 제2 상부 소오스/드레인 영역(USD2) 각각은 댐 물질층(150M)과 접할 수 있다. 이어서, 제2 트렌치(도 23의 T2)의 내부에 제2 층간 절연막(140)이 추가적으로 형성될 수 있다. 제2 층간 절연막(140)은 제2 트렌치(도 23의 T2)의 내부를 완전히 채울 수 있다.
도 26 내지 도 28을 참조하면, 평탄화 공정을 통해, 제1 및 제2 더미 게이트(도 24의 DG1, DG2) 각각의 상면이 노출될 수 있다. 이어서, 제1 및 제2 더미 게이트(도 24의 DG1, DG2), 제1 반도체층(도 24의 11), 제3 반도체층(도 24의 21) 및 패드 산화막(도 24의 30) 각각이 제거될 수 있다. 제1 더미 게이트(도 24의 DG1)가 제거된 부분은 제1 게이트 트렌치(GT1)로 정의되고, 제2 더미 게이트(도 24의 DG2)가 제거된 부분은 제2 게이트 트렌치(GT2)로 정의될 수 있다.
도 29 및 도 30을 참조하면, 제1 게이트 트렌치(GT1)의 하부에서 제1 반도체층(도 24의 11) 및 제3 반도체층(도 24의 21) 각각이 제거된 부분, 제1 게이트 트렌치(GT1)의 내부 각각에 게이트 절연막(122), 제1 게이트 전극(G1) 및 캡핑 패턴(123)이 순차적으로 형성될 수 있다. 또한, 제2 게이트 트렌치(GT2)의 하부에서 제1 반도체층(도 24의 11) 및 제3 반도체층(도 24의 21) 각각이 제거된 부분, 제2 게이트 트렌치(GT2)의 내부 각각에 게이트 절연막(122), 제2 게이트 전극(G2) 및 캡핑 패턴(123)이 순차적으로 형성될 수 있다.
도 31 및 도 32를 참조하면, 제2 층간 절연막(140) 및 캡핑 패턴(123) 상에 제2 마스크 패턴(M2)이 형성될 수 있다. 제2 마스크 패턴(M2)은 필드 절연막(105) 상에서 제1 상부 소오스/드레인 영역(USD1) 및 제2 상부 소오스/드레인 영역(USD2) 각각의 제2 수평 방향(DR2)의 양 측 상에 형성된 제2 층간 절연막(140)을 노출시킬 수 있다.
이어서, 제2 마스크 패턴(M2)을 마스크로 이용하여 제2 층간 절연막(140) 및 제1 트렌치(도 28의 T1)의 하면에 형성된 댐 물질층(도 28의 150M)이 식각되어 제3 트렌치(T3)가 형성될 수 있다. 제3 트렌치(T3)는 희생층(40)을 노출시킬 수 있다. 또한, 제3 트렌치(T3)의 측벽을 따라 댐 물질층(도 28의 150M)이 남아있을 수 있다. 제3 트렌치(T3)가 형성된 후에, 남아있는 댐 물질층(도 28의 150M)은 제1 댐 구조체(150) 및 제2 댐 구조체(160)로 정의될 수 있다. 제1 댐 구조체(150)는 제1 상부 소오스/드레인 영역(USD1)의 제2 수평 방향(DR2)의 양 측벽과 접하는 제1 부분(151) 및 제2 부분(152)을 포함할 수 있다. 제2 댐 구조체(160)는 제2 상부 소오스/드레인 영역(USD2)의 제2 수평 방향(DR2)의 양 측벽과 접하는 제1 부분(161) 및 제2 부분(162)을 포함할 수 있다.
도 33 및 도 34를 참조하면, 제3 트렌치(T3)를 통해 노출된 희생층(도 32 및 도 33의 40)이 제거될 수 있다. 이로 인해, 제1 하부 소오스/드레인 영역(BSD1) 및 제2 하부 소오스/드레인 영역(BSD2) 각각의 상부가 노출될 수 있다.
도 35 및 도 36을 참조하면, 희생층(도 32 및 도 33의 40)이 제거된 부분에 도전성 물질층(50)이 형성될 수 있다. 예를 들어, 도전성 물질층(50)은 도전성 물질을 포함할 수 있다. 또한, 제1 하부 소오스/드레인 영역(BSD1)과 도전성 물질층(50)의 경계면을 따라 제1 실리사이드층(SL1)이 형성될 수 있다. 제2 하부 소오스/드레인 영역(BSD2)과 도전성 물질층(50)의 경계면을 따라 제1 실리사이드층(SL1)이 형성될 수 있다.
도 37을 참조하면, 도전성 물질층(도 36의 50) 상에서 제2 층간 절연막(140), 제1 댐 구조체(150) 및 제2 댐 구조체(160) 각각을 덮도록 보호층(60)이 형성될 수 있다. 보호층(60)은 예를 들어, SOH를 포함할 수 있다.
이어서, 필드 절연막(105) 상에서 보호층(60) 및 도전성 물질층(도 36의 50)을 수직 방향(DR3)으로 관통하여 제1 층간 절연막(130)의 내부로 연장되는 제4 트렌치(T4)가 형성될 수 있다. 제4 트렌치(T4)에 의해 도전성 물질층(도 36의 50)이 분리될 수 있다. 제4 트렌치(T4)가 형성된 후에, 제1 하부 소오스/드레인 영역(BSD1) 상에 남아있는 도전성 물질층(도 36의 50)은 제1 하부 소오스/드레인 컨택(BCA1)로 정의될 수 있다. 또한, 제2 하부 소오스/드레인 영역(BSD2) 상에 남아있는 도전성 물질층(도 36의 50)은 제2 하부 소오스/드레인 컨택(BCA2)로 정의될 수 있다.
도 38을 참조하면, 보호층(60)이 제거될 수 있다.
도 39를 참조하면, 제1 층간 절연막(130), 제1 하부 소오스/드레인 컨택(BCA1), 제2 하부 소오스/드레인 컨택(BCA2), 제1 댐 구조체(150) 및 제2 댐 구조체(160)를 덮도록 제2 층간 절연막(140)이 추가적으로 형성될 수 있다.
도 40 내지 도 42를 참조하면, 제1 댐 구조체(150)의 제1 부분(151)과 제1 댐 구조체(150)의 제2 부분(152) 사이에서, 제1 상부 소오스/드레인 영역(USD1) 상에 제1 상부 소오스/드레인 컨택(UCA1)이 형성될 수 있다. 제2 댐 구조체(160)의 제1 부분(161)과 제2 댐 구조체(160)의 제2 부분(162) 사이에서, 제2 상부 소오스/드레인 영역(USD2) 상에 제2 상부 소오스/드레인 컨택(UCA2)이 형성될 수 있다. 또한, 제1 상부 소오스/드레인 영역(USD1)과 제1 상부 소오스/드레인 컨택(UCA1)의 경계면을 따라 제2 실리사이드층(SL2)이 형성될 수 있다. 제2 상부 소오스/드레인 영역(USD2)과 제2 상부 소오스/드레인 컨택(UCA2)의 경계면을 따라 제2 실리사이드층(SL2)이 형성될 수 있다.
또한, 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 게이트 컨택(CB)이 형성될 수 있다. 또한, 제1 댐 구조체(150)의 제2 부분(152)의 제2 수평 방향(DR2)의 측벽 상에서, 제2 층간 절연막(140)의 수직 방향(DR3)으로 관통하여 제1 하부 소오스/드레인 컨택(BCA1)에 연결되는 제1 관통 비아(TV1)가 형성될 수 있다. 제2 댐 구조체(160)의 제2 부분(162)의 제2 수평 방향(DR2)의 측벽 상에서, 제2 층간 절연막(140)의 수직 방향(DR3)으로 관통하여 제2 하부 소오스/드레인 컨택(BCA2)에 연결되는 제2 관통 비아(TV2)가 형성될 수 있다.
도 4 내지 도 6을 참조하면, 제2 층간 절연막(140) 상에 식각 정지막(170) 및 제3 층간 절연막(180)이 순차적으로 형성될 수 있다. 이어서, 제3 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 제1 및 제2 상부 소오스/드레인 컨택(UCA1, UCA2) 각각에 연결되는 제1 비아(V1)가 형성될 수 있다. 또한, 제3 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 제1 및 제2 관통 비아(TV1, TV2) 각각에 연결되는 제2 비아(V2)가 형성될 수 있다. 또한, 제3 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 게이트 컨택(CB)에 연결되는 제3 비아(V3)가 형성될 수 있다. 이러한 제조 공정을 통해 도 4 내지 도 6에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 43을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 43은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 43을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 상부 소오스/드레인 컨택(UCA21)의 제2 수평 방향(DR2)의 폭이 제1 상부 소오스/드레인 영역(USD1)의 제2 수평 방향(DR2)의 폭보다 클 수 있다. 또한, 제2 상부 소오스/드레인 컨택(UCA22)의 제2 수평 방향(DR2)의 폭은 제2 상부 소오스/드레인 영역(USD2)의 제2 수평 방향(DR2)의 폭보다 클 수 있다.
제1 상부 소오스/드레인 영역(USD1)과 접하는 제1 댐 구조체(250)의 제1 부분(251)의 제2 수평 방향(DR2)의 두께는 제1 상부 소오스/드레인 컨택(UCA21)과 접하는 제1 댐 구조체(250)의 제1 부분(251)의 제2 수평 방향(DR2)의 두께보다 클 수 있다. 제1 상부 소오스/드레인 영역(USD1)과 접하는 제1 댐 구조체(250)의 제2 부분(252)의 제2 수평 방향(DR2)의 두께는 제1 상부 소오스/드레인 컨택(UCA21)과 접하는 제1 댐 구조체(250)의 제2 부분(252)의 제2 수평 방향(DR2)의 두께보다 클 수 있다.
또한, 제2 상부 소오스/드레인 영역(USD1)과 접하는 제2 댐 구조체(260)의 제1 부분(261)의 제2 수평 방향(DR2)의 두께는 제2 상부 소오스/드레인 컨택(UCA22)과 접하는 제2 댐 구조체(260)의 제1 부분(261)의 제2 수평 방향(DR2)의 두께보다 클 수 있다. 제2 상부 소오스/드레인 영역(USD2)과 접하는 제2 댐 구조체(260)의 제2 부분(262)의 제2 수평 방향(DR2)의 두께는 제2 상부 소오스/드레인 컨택(UCA22)과 접하는 제2 댐 구조체(260)의 제2 부분(262)의 제2 수평 방향(DR2)의 두께보다 클 수 있다.
이하에서, 도 44를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 44는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 44를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 댐 구조체(350) 및 제2 댐 구조체(360) 각각은 식각 정지막(170)과 수직 방향(DR3)으로 이격될 수 있다.
예를 들어, 제1 댐 구조체(350)의 제1 부분(351)의 상면 및 제1 댐 구조체(350)의 제2 부분(352)의 상면 각각은 제2 층간 절연막(140)의 상면 및 제1 상부 소오스/드레인 컨택(UCA1)의 상면 각각보다 낮게 형성될 수 있다. 또한, 제2 댐 구조체(360)의 제1 부분(361)의 상면 및 제2 댐 구조체(360)의 제2 부분(362)의 상면 각각은 제2 층간 절연막(140)의 상면 및 제2 상부 소오스/드레인 컨택(UCA2)의 상면 각각보다 낮게 형성될 수 있다.
예를 들어, 제1 댐 구조체(350)의 상면 상에서, 제1 상부 소오스/드레인 컨택(UCA1)의 제2 수평 방향(DR2)의 측벽은 제2 층간 절연막(140)과 접할 수 있다. 또한, 제2 댐 구조체(360)의 상면 상에서, 제2 상부 소오스/드레인 컨택(UCA2)의 제2 수평 방향(DR2)의 측벽은 제2 층간 절연막(140)과 접할 수 있다.
이하에서, 도 45를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 45는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 45를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 상부 소오스/드레인 영역(USD41) 및 제2 상부 소오스/드레인 영역(USD42) 각각이 제2 수평 방향(DR2)으로 비대칭으로 형성될 수 있다.
예를 들어, 제1 댐 구조체(450)의 제1 부분(451)과 접하는 제1 상부 소오스/드레인 영역(USD41)의 면적은 제1 댐 구조체(450)의 제2 부분(152)과 접하는 제1 상부 소오스/드레인 영역(USD41)의 면적보다 작을 수 있다. 또한, 제2 댐 구조체(460)의 제1 부분(461)과 접하는 제2 상부 소오스/드레인 영역(USD42)의 면적은 제2 댐 구조체(460)의 제2 부분(162)과 접하는 제2 상부 소오스/드레인 영역(USD42)의 면적보다 작을 수 있다.
제1 상부 소오스/드레인 컨택(UCA41)은 제1 댐 구조체(450)의 제1 부분(451)과 제1 댐 구조체(450)의 제2 부분(152) 사이에서 제1 상부 소오스/드레인 영역(USD41) 상에 배치될 수 있다. 제2 상부 소오스/드레인 컨택(UCA42)은 제2 댐 구조체(460)의 제1 부분(461)과 제2 댐 구조체(460)의 제2 부분(162) 사이에서 제2 상부 소오스/드레인 영역(USD42) 상에 배치될 수 있다.
이하에서, 도 46 내지 도 48을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 46 내지 도 48은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 46 내지 도 48을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터(FinFET)를 포함할 수 있다. 예를 들어, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(500), 제1 및 제2 하부 액티브 패턴(BF51, BF52), 제1 및 제2 상부 액티브 패턴(UF51, UF52), 필드 절연막(505), 제1 및 제2 하부 게이트 전극(BG51, BG52), 제1 및 제2 상부 게이트 전극(UG51, UG52), 하부 게이트 스페이서(B521), 상부 게이트 스페이서(U521), 하부 게이트 절연막(B522), 상부 게이트 절연막(U522), 하부 캡핑 패턴(B523), 상부 캡핑 패턴(U523), 제1 및 제2 하부 소오스/드레인 영역(BSD51, BSD52), 제1 및 제2 상부 소오스/드레인 영역(USD51, USD52), 제1 및 제2 하부 소오스/드레인 컨택(BCA51, BCA52), 제1 및 제2 상부 소오스/드레인 컨택(UCA51, UCA52), 제1 및 제2 실리사이드층(SL51, SL52), 게이트 컨택(CB), 제1 층간 절연막(530), 제2 층간 절연막(540), 제1 및 제2 댐 구조체(550, 560), 제1 및 제2 관통 비아(TV51, TV52), 식각 정지막(570), 제3 층간 절연막(580), 제1 내지 제3 비아(V51, V52, V53)를 포함할 수 있다. 도 1 내지 도 6에서 설명된 구성들과 명칭이 동일 또는 유사한 경우 동일한 물질을 포함할 수 있다.
제1 및 제2 하부 액티브 패턴(BF51, BF52) 각각은 기판(500) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 하부 액티브 패턴(BF52)은 제1 하부 액티브 패턴(BF51)과 제2 수평 방향(DR2)으로 이격될 수 있다. 필드 절연막(505)은 기판(500) 상에서 제1 및 제2 하부 액티브 패턴(BF51, BF52)의 측벽을 둘러쌀 수 있다. 제1 및 제2 하부 게이트 전극(BG51, BG52) 각각은 필드 절연막(505), 제1 및 제2 하부 액티브 패턴(BF51, BF52) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 하부 게이트 전극(BG52)은 제1 하부 게이트 전극(BG51)과 제1 수평 방향(DR1)으로 이격될 수 있다.
하부 게이트 스페이서(B521)는 제1 및 제2 하부 게이트 전극(BG51, BG52) 각각의 양 측벽 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 하부 게이트 절연막(B522)은 제1 및 제2 하부 게이트 전극(BG51, BG52) 각각과 제1 및 제2 하부 액티브 패턴(BF51, BF52) 각각 사이에 배치될 수 있다. 또한, 제1 및 제2 하부 게이트 전극(BG51, BG52) 각각과 하부 게이트 스페이서(B521) 사이에 배치될 수 있다. 하부 캡핑 패턴(B523)은 제1 및 제2 하부 게이트 전극(BG51, BG52) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다.
제1 하부 소오스/드레인 영역(BSD51)은 제1 하부 액티브 패턴(BF51) 상에서 제1 및 제2 하부 게이트 전극(BG51, BG52) 각각의 양 측에 배치될 수 있다. 제2 하부 소오스/드레인 영역(BSD52)은 제2 하부 액티브 패턴(BF52) 상에서 제1 및 제2 하부 게이트 전극(BG51, BG52) 각각의 양 측에 배치될 수 있다. 제1 층간 절연막(530)은 필드 절연막(505) 상에서 제1 및 제2 하부 소오스/드레인 영역(BSD51, BSD52) 각각의 적어도 일부를 둘러쌀 수 있다.
제1 하부 소오스/드레인 컨택(BCA51)은 제1 하부 소오스/드레인 영역(BSD51)에 연결될 수 있다. 제2 하부 소오스/드레인 컨택(BCA52)은 제2 하부 소오스/드레인 영역(BSD52)에 연결될 수 있다. 제2 하부 소오스/드레인 영역(BSD52)은 제1 하부 소오스/드레인 영역(BSD51)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 실리사이드층(SL51)은 제1 및 제2 하부 소오스/드레인 영역(BSD51, BSD52) 각각과 제1 및 제2 하부 소오스/드레인 컨택(BCA51, BCA52) 각각 사이에 배치될 수 있다. 제2 층간 절연막(540)은 제1 층간 절연막(530) 상에서 하부 게이트 스페이서(B521), 하부 캡핑 패턴(B523), 제1 및 제2 하부 소오스/드레인 컨택(BCA51, BCA52) 각각을 덮을 수 있다.
제1 및 제2 상부 액티브 패턴(UF51, UF52) 각각은 제2 층간 절연막(540)의 내부에 배치될 수 있다. 제1 상부 액티브 패턴(UF51)은 제1 하부 액티브 패턴(BF51)과 수직 방향(DR3)으로 오버랩될 수 있다. 제1 상부 액티브 패턴(UF51)은 제1 하부 액티브 패턴(BF51)과 수직 방향(DR3)으로 오버랩될 수 있다. 제2 상부 액티브 패턴(UF52)은 제2 하부 액티브 패턴(BF52)과 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제1 상부 액티브 패턴(UF51)은 제1 수평 방향(DR1)으로 분리되고, 제2 상부 액티브 패턴(UF52)은 제1 수평 방향(DR1)으로 분리될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 상부 액티브 패턴(UF51)은 일체형으로 형성되고, 제2 상부 액티브 패턴(UF52)은 일체형으로 형성될 수 있다. 제1 및 제2 상부 액티브 패턴(UF51, UF52) 각각과 하부 캡핑 패턴(B523) 사이에 제2 층간 절연막(540)이 배치될 수 있다.
제1 및 제2 상부 게이트 전극(UG51, UG52) 각각은 제2 층간 절연막(540)의 내부에 배치될 수 있다. 제1 및 제2 상부 게이트 전극(UG51, UG52) 각각은 제1 및 제2 상부 액티브 패턴(UF51, UF51) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 상부 게이트 전극(UG52)은 제1 상부 게이트 전극(UG51)과 제1 수평 방향(DR1)으로 이격될 수 있다. 예를 들어, 제1 상부 게이트 전극(UG51)은 제1 하부 게이트 전극(BG51)과 수직 방향(DR3)으로 오버랩될 수 있다. 제2 상부 게이트 전극(UG52)은 제2 하부 게이트 전극(BG52)과 수직 방향(DR3)으로 오버랩될 수 있다.
상부 게이트 스페이서(U521)는 제1 및 제2 상부 게이트 전극(UG51, UG52) 각각의 양 측벽 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 상부 게이트 절연막(U522)은 제1 및 제2 상부 게이트 전극(UG51, UG52) 각각과 제1 및 제2 상부 액티브 패턴(UF51, UF52) 각각 사이에 배치될 수 있다. 또한, 제1 및 제2 상부 게이트 전극(UG51, UG52) 각각과 상부 게이트 스페이서(U521) 사이에 배치될 수 있다. 상부 캡핑 패턴(U523)은 제1 및 제2 상부 게이트 전극(UG51, UG52) 각각 상에서 제2 수평 방향(DR2)으로 연장될 수 있다.
제1 상부 소오스/드레인 영역(USD51)은 제1 및 제2 상부 게이트 전극(UG51, UG52) 각각의 양 측에 배치될 수 있다. 제1 상부 소오스/드레인 영역(USD51)은 제1 상부 액티브 패턴(UF51)을 분리할 수 있다. 제2 상부 소오스/드레인 영역(USD52)은 제1 및 제2 상부 게이트 전극(UG51, UG52) 각각의 양 측에 배치될 수 있다. 제2 상부 소오스/드레인 영역(USD52)은 제2 상부 액티브 패턴(UF52)을 분리할 수 있다. 제1 및 제2 상부 소오스/드레인 영역(USD51, USD52) 각각은 제1 및 제2 하부 소오스/드레인 영역(BSD51, BSD52) 각각과 수직 방향(DR3)으로 오버랩될 수 있다.
제1 상부 소오스/드레인 컨택(UCA51)은 제1 상부 소오스/드레인 영역(USD51)에 연결될 수 있다. 제2 상부 소오스/드레인 컨택(UCA52)은 제2 상부 소오스/드레인 영역(USD52)에 연결될 수 있다. 제2 상부 소오스/드레인 컨택(UCA52)은 제1 상부 소오스/드레인 컨택(UCA51)과 제2 수평 방향(DR2)으로 이격될 수 있다. 예를 들어, 제1 및 제2 상부 소오스/드레인 컨택(UCA51, UCA52) 각각의 상면은 제2 층간 절연막(540)의 상면과 동일 평면 상에 형성될 수 있다. 제2 실리사이드층(SL52)은 제1 및 제2 상부 소오스/드레인 영역(USD51, USD52) 각각과 제1 및 제2 상부 소오스/드레인 컨택(UCA51, UCA52) 각각 사이에 배치될 수 있다. 예를 들어, 게이트 컨택(CB5)은 상부 캡핑 패턴(U523)을 수직 방향(DR3)으로 관통하여 제1 상부 게이트 전극(UG51)에 연결될 수 있다.
제1 댐 구조체(550)는 제1 상부 소오스/드레인 영역(USD51) 및 제1 상부 소오스/드레인 컨택(UCA51) 각각의 제2 수평 방향(DR2)의 양 측벽 상에 배치될 수 있다. 제1 댐 구조체(550)의 제1 부분(551)은 제1 상부 소오스/드레인 영역(USD51) 및 제1 상부 소오스/드레인 컨택(UCA51) 각각의 제1 측벽과 접할 수 있다. 제1 댐 구조체(550)의 제2 부분(552)은 제1 상부 소오스/드레인 영역(USD51) 및 제1 상부 소오스/드레인 컨택(UCA51) 각각의 제2 측벽과 접할 수 있다. 제2 댐 구조체(560)는 제2 상부 소오스/드레인 영역(USD52) 및 제2 상부 소오스/드레인 컨택(UCA52) 각각의 제2 수평 방향(DR2)의 양 측벽 상에 배치될 수 있다. 제2 댐 구조체(560)의 제1 부분(561)은 제2 상부 소오스/드레인 영역(USD52) 및 제2 상부 소오스/드레인 컨택(UCA52) 각각의 제1 측벽과 접할 수 있다. 제2 댐 구조체(560)의 제2 부분(562)은 제2 상부 소오스/드레인 영역(USD52) 및 제2 상부 소오스/드레인 컨택(UCA52) 각각의 제2 측벽과 접할 수 있다. 제1 및 제2 댐 구조체(550, 560) 각각의 상면은 제2 층간 절연막(540)의 상면과 동일 평면 상에 형성될 수 있다.
제1 관통 비아(TV51)는 제1 댐 구조체(550)의 제2 부분(552)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제1 관통 비아(TV51)는 제2 층간 절연막(540)을 수직 방향(DR3)으로 관통하여 제1 하부 소오스/드레인 컨택(BCA51)에 연결될 수 있다. 제2 관통 비아(TV52)는 제2 댐 구조체(560)의 제2 부분(562)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 관통 비아(TV52)는 제2 층간 절연막(540)을 수직 방향(DR3)으로 관통하여 제2 하부 소오스/드레인 컨택(BCA52)에 연결될 수 있다. 제1 및 제2 관통 비아(TV51, TV52) 각각의 상면은 제1 및 제2 댐 구조체(550, 560) 각각의 상면과 동일 평면 상에 형성될 수 있다.
식각 정지막(570)은 제2 층간 절연막(540) 상에 배치될 수 있다. 제3 층간 절연막(580)은 식각 정지막(570) 상에 배치될 수 있다. 제1 비아(V51)는 제3 층간 절연막(580) 및 식각 정지막(570)을 수직 방향(DR3)으로 관통하여 제1 및 제2 상부 소오스/드레인 컨택(UCA51, UCA52) 각각에 연결될 수 있다. 제2 비아(V52)는 제3 층간 절연막(580) 및 식각 정지막(570)을 수직 방향(DR3)으로 관통하여 제1 및 제2 관통 비아(TV51, TV52) 각각에 연결될 수 있다. 제3 비아(V53)는 제3 층간 절연막(580) 및 식각 정지막(570)을 수직 방향(DR3)으로 관통하여 게이트 컨택(CB5)에 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
F1, F2: 제1 및 제2 액티브 패턴
BNW1, BNW2: 제1 및 제2 복수의 하부 나노시트
UNW1, UNW2: 제1 및 제2 복수의 상부 나노시트
111, 112, 113: 제1 내지 제3 분리층
G1, G2: 제1 및 제2 게이트 전극
BSD1, BSD2: 제1 및 제2 하부 소오스/드레인 영역
USD1, USD2: 제1 및 제2 상부 소오스/드레인 영역
130: 제1 층간 절연막 140: 제2 층간 절연막
BCA1, BCA2: 제1 및 제2 하부 소오스/드레인 컨택
UCA1, UCA2: 제1 및 제2 상부 소오스/드레인 컨택
TV1, TV2: 제1 및 제2 관통 비아

Claims (10)

  1. 기판;
    상기 기판 상에서 제1 수평 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극;
    상기 액티브 패턴 상에서 상기 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역;
    상기 하부 소오스/드레인 영역과 수직 방향으로 이격된 상부 소오스/드레인 영역;
    상기 하부 소오스/드레인 영역과 상기 상부 소오스/드레인 영역 사이에 배치되고, 상기 하부 소오스/드레인 영역에 연결되는 하부 소오스/드레인 컨택;
    상기 상부 소오스/드레인 영역 상에 배치되고, 상기 상부 소오스/드레인 영역에 연결되는 상부 소오스/드레인 컨택;
    상기 상부 소오스/드레인 영역을 둘러싸는 층간 절연막;
    상기 상부 소오스/드레인 영역의 상기 제2 수평 방향의 측벽 상에서 상기 층간 절연막을 상기 수직 방향으로 관통하고, 상기 상부 소오스/드레인 영역 및 상기 상부 소오스/드레인 컨택 각각과 상기 제2 수평 방향으로 이격되고, 상기 하부 소오스/드레인 컨택에 연결되는 관통 비아; 및
    상기 상부 소오스/드레인 영역의 상기 제2 수평 방향의 양 측벽 상에 배치되고, 상기 상부 소오스/드레인 영역과 접하고, 상기 관통 비아와 상기 제2 수평 방향으로 이격된 댐 구조체를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 댐 구조체는,
    상기 상부 소오스/드레인 영역의 제1 측벽과 접하는 제1 부분과,
    상기 상부 소오스/드레인 영역의 상기 제1 측벽과 상기 제2 수평 방향으로 대향하는 상기 상부 소오스/드레인 영역의 제2 측벽과 접하는 제2 부분을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 댐 구조체는 상기 하부 소오스/드레인 컨택과 상기 수직 방향으로 이격된 반도체 장치.
  4. 제 1항에 있어서,
    상기 댐 구조체는 상기 상부 소오스/드레인 컨택의 상기 제2 수평 방향의 양 측벽과 접하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 댐 구조체의 상면은 상기 층간 절연막의 상면과 동일 평면 상에 형성되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 댐 구조체의 상면은 상기 상부 소오스/드레인 컨택의 상면보다 낮게 형성되고,
    상기 댐 구조체의 상면 상에서 상기 상부 소오스/드레인 컨택의 상기 제2 수평 방향의 측벽은 상기 층간 절연막과 접하는 반도체 장치.
  7. 기판;
    상기 기판 상에서 제1 수평 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되는 게이트 전극;
    상기 액티브 패턴 상에서 상기 게이트 전극의 적어도 일 측에 배치되는 하부 소오스/드레인 영역;
    상기 하부 소오스/드레인 영역과 수직 방향으로 이격된 상부 소오스/드레인 영역;
    상기 하부 소오스/드레인 영역과 상기 상부 소오스/드레인 영역 사이에 배치되고, 상기 하부 소오스/드레인 영역에 연결되는 하부 소오스/드레인 컨택;
    상기 상부 소오스/드레인 영역과 상기 제2 수평 방향으로 이격되고, 상기 하부 소오스/드레인 컨택에 연결되는 관통 비아; 및
    상기 상부 소오스/드레인 영역의 상기 제2 수평 방향의 양 측벽 상에 배치되고, 상기 상부 소오스/드레인 영역과 접하고, 상기 관통 비아와 상기 제2 수평 방향으로 이격되고, 상기 하부 소오스/드레인 컨택과 상기 수직 방향으로 오버랩되는 댐 구조체를 포함하되,
    상기 댐 구조체는,
    상기 상부 소오스/드레인 영역의 제1 측벽과 접하는 제1 부분과,
    상기 상부 소오스/드레인 영역의 상기 제1 측벽과 상기 제2 수평 방향으로 대향하는 상기 상부 소오스/드레인 영역의 제2 측벽과 접하고, 상기 제1 부분과 상기 제2 수평 방향으로 이격된 제2 부분을 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 상부 소오스/드레인 영역 상에 배치되고, 상기 상부 소오스/드레인 영역에 연결되고, 상기 댐 구조체의 상기 제1 부분과 상기 댐 구조체의 상기 제2 부분 사이에 배치되는 상부 소오스/드레인 컨택을 더 포함하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 댐 구조체의 상면은 상기 관통 비아의 상면과 동일 평면 상에 형성되는 반도체 장치.
  10. 제 7항에 있어서,
    상기 액티브 패턴 상에서 상기 수직 방향으로 서로 이격되어 적층된 복수의 하부 나노시트;
    상기 복수의 하부 나노시트 상에 배치되고, 상기 하부 소오스/드레인 컨택의 상기 제1 수평 방향의 측벽과 접하는 분리층; 및
    상기 분리층 상에서 상기 수직 방향으로 서로 이격되어 적층된 복수의 상부 나노시트를 더 포함하되,
    상기 게이트 전극은 상기 복수의 하부 나노시트, 상기 분리층 및 상기 복수의 상부 나노시트 각각을 둘러싸는 반도체 장치.
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